TWI799177B - 半導體裝置及其製造方法 - Google Patents

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陳振平
林志翰
張銘慶
陳昭成
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Abstract

揭露一種半導體裝置。 半導體裝置包括基板，基板包含一半導體材料。半導體裝置包括電晶體的導電通道，電晶體的導電通道設置在基板上方。導電通道及基板包含類似的半導體材料。半導體裝置包括從導電通道的一端延伸出來的源極/汲極區。半導體裝置包括介電結構。源極/汲極區電性耦接至導電通道，並透過介電結構與基板電性隔離。

Description

半導體裝置及其製造方法
本揭露實施例是關於半導體裝置，特別是關於非平面場效電晶體及其製造方法。
由於各種電子元件(例如，電晶體、二極體、電阻器、電容器等)的積體密度不斷提高，半導體產業經歷了快速增長。在大多數情況下，積集密度的改善是從反覆減少最小部件尺寸而來，這使更多組件得以整合至給定的區域中。
本發明實施例提供一種半導體裝置，包括：基板；半導體鰭片，位於基板上且沿軸線橫向延伸；第一源極/汲極區，從半導體鰭片的第一末端沿軸線延伸；第二源極/汲極區，從半導體鰭片的第二末端沿軸線延伸；第一介電結構；以及第二介電結構，其中第一源極/汲極區及第二源極/汲極區分別透過第一及第二介電結構從基板的表面垂直抬升。
本發明實施例提供一種半導體裝置，包括：基板，包括半導體材 料；電晶體的導電通道，設置於基板上方，其中導電通道及基板包含類似的半導體材料；源極/汲極區，從導電材料的末端延伸；以及介電結構；其中源極/汲極區電性耦接至導電通道，並且透過介電結構與基板電性隔離。
本發明實施例提供一種半導體裝置的製造方法，包括：形成半導體鰭片於基板上，其中半導體鰭片凸出於多個隔離區的頂表面，這些隔離區設置在半導體鰭片的下部的各側上；形成虛設閘極結構，虛設閘極結構跨騎半導體鰭片的中央部分；移除半導體鰭片的至少末端部分，以形成溝槽並暴露半導體鰭片的末端，其中溝槽從頂表面凹入；形成介電結構，介電結構具有嵌入於溝槽中的下部及凸出於頂表面的上部；成長源極/汲極區於介電結構上，其中源極/汲極區從半導體鰭片的末端延伸；以及以主動閘極結構取代虛設閘極結構。
200:半導體裝置
202:基板
204:襯層
206:遮罩層
208:感光層
210:開口
212:鰭片
212A:鰭片
213:溝槽
217:表面
400:隔離區
401:頂表面
500:虛設閘極結構
502:虛設閘極介電
504:虛設閘極電極
506:遮罩
600:源極/汲極溝槽
602A:閘極間隔物部分
602B:延伸部分
700:毯覆介電
800:介電結構
900:源極/汲極區
1000:層間介電(interlayer dielectric；ILD)
1002:接觸蝕刻停止層(contact etch stop layer；CESL)
1100:主動閘極結構
1102:閘極介電層
1104:導電閘極電極
1200:電晶體
1202:基板
1204:導電通道
1204A-C:奈米結構
1206:主動閘極結構
1208:源極/汲極區
1210:介電結構
W1:寬度
W2:寬度
H1:高度
H2:高度
由以下的詳細敘述配合所附圖式，可最好地理解本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製。事實上，可任意地放大或縮小各種元件的尺寸，以清楚地表現出本發明實施例之特徵。
第1圖是根據本揭露的一些實施例，繪示出非平面電晶體的示例性製造方法之流程圖。
第2A、3A、4A、5A、6A、7A、8A、9A、10A及11A圖是根據本揭露的一些實施例，繪示出在不同的製造階段，透過第1圖的方法製造的示例性半導體裝置之透視圖。
第2B、3B、4B、5B、6B、7B、8B、9B、10B及11B圖是根據本揭露的一些實施例，分別繪示出第2A、3A、4A、5A、6A、7A、8A、9A、10A及11A圖的 相應剖面圖。
第12圖是根據本揭露的一些實施例，繪示出另一示例性鰭式場效電晶體之透視圖。
以下配合所附圖式詳述本揭露各實施例，以便本揭露所屬技術領域中具有通常知識者可製作及使用本揭露。在本揭露所屬技術領域中具有通常知識者應理解，他們能在閱讀本揭露後，在不脫離本揭露的範圍下將此處描述的示例進行各種改變或修改。因此，本揭露不限於在此描述及說明的示例性實施例及應用。另外，本文揭露的方法中，步驟的特定順序及/或層級僅為示例性方法。根據設計偏好，可以在本揭露的範圍內重新設置所揭露的方法或製程中步驟的特定順序或層級。因此，所屬技術領域中具有通常知識者將理解，本文揭露的方法及技術以示例順序呈現各種步驟或動作，除非另有明示，否則本揭露內容不限於所呈現的特定順序或層級。
再者，其中可能用到與空間相對用詞，例如「在...之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個(些)部件或特徵與另一個(些)部件或特徵之間的關係。空間相對用詞用以包括使用中或操作程序中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，其中所使用的空間相對形容詞也將依轉向後的方位來解釋。諸如「附接」、「固定」、「連接」及「互連」之類的術語是指一種關係，結構透過中間結構直接或間接地彼此固定或附接，以及可移動的或固定的附件或關係，除非另有明示。
本揭露的實施例是在形成非平面電晶體的背景下討論的，特別是在設置有基板的平面外形成具有導電通道的電晶體的背景下。在一些實施例中，在基板上形成鰭片。形成隔離區以嵌入鰭片的下部，從而使鰭片的上部凸出於隔離區。在鰭片的上部形成虛設閘極結構。在虛設閘極結構周圍形成閘極間隔物。同時或隨後，將鰭片的末端部分移除，以在虛設閘極結構的各側形成源極/汲極溝槽。接著在每個源極/汲極溝槽中形成介電結構，鰭片的側壁部分暴露出來。接著，源極/汲極區分別在介電結構上磊晶生長，這些介電結構從暴露的鰭片側壁延伸出來。在源極/汲極區上形成層間介電(interlayer dielectric；ILD)層後，移除虛設閘極結構，以在ILD層上形成閘極溝槽。接著，在閘極溝槽中形成一個主動閘極部件(active gate feature)。
透過上述方法所形成的鰭式電晶體(fin-based transistor)可有利地最小化源極/汲極區經由基板或鰭片下部傳導到另一個源極/汲極區的漏電路徑。這種漏電流路徑的發生現象有時被稱為汲極導引位障下降(drain induced barrier lowering；DIBL)效應，會導致非期望的漏電流。一般來說，當電晶體的尺寸變小時，DIBL效應會變得更加顯著。儘管現有技術中已經提出了各種方法來改善漏電流現象(例如，透過形成更淺的源極/汲極溝槽)，但通常需要進行一些權衡。例如，當形成深度較淺的源極/汲極溝槽時，相應的磊晶源極/汲極區尺寸會相應變小，這會對電晶體的整體性能產生不利影響(例如，Ion減少，速度降低)。相較之下，本揭露的各實施例，包括在生長源極/汲極區之前，在每個源極/汲極溝槽中形成介電結構，以消除漏電流路徑。此外，透過精密地控制源極/汲極溝槽中介電結構的高度相對於鰭片側壁的暴露程度，可以優化源極/汲極區各自的尺寸。因此，採用目前揭露的方法，電晶體的整體性能不會受到影響。
第1圖是根據本揭露的一或多個實施例，繪示出半導體裝置的製造方法100之流程圖。應注意的是，方法100僅為一示例，並不旨在限制本揭露內容。在一些實施例中，半導體裝置包括至少部分的鰭式場效應電晶體(fin field-effect-transistor；FinFET)，但可以包括各種其他電晶體(例如，奈米片場效應電晶體(nanosheet field-effect-transistor)，多橋場效應電晶體(multibridge field-effect-transistor)，垂直場效應電晶體(vertical field-effect-transistor)，奈米碳管場效應電晶體(carbon nanotube field-effect-transistor))中的任何一個，同時仍在本揭露的範圍內。如本揭露內容所用，FinFET指的是任何鰭式的多閘極電晶體。需要指出的是，第1圖的方法並沒有產生完整的FinFET。完整的FinFET可以透過互補金屬氧化物半導體(complementary metal-oxide-semiconductor；CMOS)技術製造。因此，可以理解的是，在第1圖的方法100之前、期間及之後可以提供額外的操作，而且一些其他的操作在此可能僅為簡單描述。
參照第1圖，方法100從操作102開始，提供了半導體基板。方法100繼續到操作104，形成一或多個延伸到半導體基板的主要表面之外的鰭片。方法100繼續到操作106，在每個鰭片的下部周圍形成一或多個隔離區。方法100繼續到操作108，其中在每個鰭片的中央部分上形成虛設閘極結構。方法100繼續到操作110，將每個鰭片的末端部分移除以形成源極/汲極溝槽。方法100繼續到操作112，在半導體基板上形成毯覆介電(blanket dielectric)。方法100繼續到操作114，在每個源極/汲極溝槽中形成介電結構。方法100繼續到操作116，在源極/汲極溝槽中的介電結構上分別形成源極/汲極區。方法100繼續到操作118，形成層間介電(interlayer dielectric；ILD)。方法100繼續到操作120，以金屬閘極結構取代虛設閘極結構。
在下方的討論中，方法100的操作可與如第2A、3A、4A、5A、6A、7A、8A、9A、10A及11A圖所示的處於各個製造階段的半導體裝置200的透視圖，以及相應的剖面圖相關，這些剖面圖沿相應的鰭片的縱軸(例如，如下圖所示的B-B線)或相應的閘極結構的縱軸(例如，如下圖所示的A-A線)切割。如第2B、3B、4B、5B、6B、7B、8B、9B、10B及11B圖所示，沿著相應的鰭片的縱軸(如下方所示的B-B線)或相應的閘極結構的縱軸(如下方所示的A-A線)切割。在一些實施例中，半導體裝置200可以是一個FinFET。FinFET可以包括在微處理器、記憶單元及/或其他積體電路(integrated circuit；IC)中。為了更佳理解本揭露的概念，將第2A圖至第11B圖簡化。因此，雖然圖中說明了FinFET，但可以理解的是，積體電路可以包括一些其他裝置，包括電阻器、電容器、電感器、保險絲等，這些裝置為了清晰起見沒有在第2A圖至第11B圖中顯示。
對應於第1圖的操作102，根據一些實施例，第2A圖是在製造的各個階段之一，包含基板202的FinFET之透視圖，並且第2B圖是沿第2A圖的A-A線截取的FinFET之剖面圖。在一些實施例中，基板202由襯層204、遮罩層206及感光層208覆蓋，感光層208上有一或多個開口210的圖案。將感光層208進行圖案化，以形成FinFET的一或多個鰭片，這將在下方的操作中討論。
基板202可以是半導體基板，例如塊體半導體(bulk semiconductor)、絕緣體上的半導體(semiconductor-on-insulator；SOI)基板等，其可以是摻雜的(例如，用p型或n型摻質)或未摻雜的。基板202可以是晶圓，如矽晶圓。一般來說，SOI基板包括在絕緣體層上形成的半導體材料層。絕緣層可以是，例如，埋藏氧化物(buried oxide；BOX)層、氧化矽層，或類似物。絕緣層提供於基板上，通常是矽或玻璃基板。也可以使用其他基板，如多層或梯 度基板。在一些實施例中，基板202的半導體材料可包含矽、鍺；化合物半導體包含碳化矽、砷化鎵(gallium arsenic)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)及/或銻化銦(indium antimonide)；合金半導體包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP的；或其組合。
襯層204可以是透過熱氧化製程(thermal oxidation process)形成的薄膜，此薄膜包括氧化矽。襯層204可以作為半導體基板202及遮罩層206之間的黏著層。襯層204也可以在蝕刻遮罩層206時作為蝕刻停止層。在一些實施例中，遮罩層206由氮化矽形成，例如，使用低壓化學氣相沉積(low-pressure chemical vapor deposition；LPCVD)或電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition；PECVD)。在隨後的微影製程中，遮罩層206作為硬遮罩。感光層208在遮罩層206上形成，然後進行圖案化，從而在感光層208上形成開口210。
對應於第1圖的操作104，根據一些實施例，第3A圖是在製造的各個階段之一，包含至少一個鰭片212的FinFET之透視圖，並且第3B圖是沿第3A圖的A-A線截取的FinFET之剖面圖。如圖所示，鰭片212具有沿B-B線延伸的縱(或縱長)軸，此軸垂直於A-A線，並夾在溝槽213之間。需注意的是，儘管在第3A-B圖所示的實施例中示出了鰭片212(及下方的圖)，都可以使用具有相應圖案的感光層208(第2A-B圖)在半導體基板202上形成任何所期望之數量的鰭片。因此，當在基板202上形成相互平行的多個鰭片時，這些鰭片可以透過相應的溝槽213相互間隔開。
鰭片212是透過下方至少一些製程形成的。透過開口210將遮罩層 206及襯層204進行蝕刻(第2A-B圖)，以暴露下方的半導體基板202。透過使用剩餘的襯層204及遮罩層206，如圖第3A圖及第3B圖所示，接著將暴露的半導體基板202進行蝕刻以形成溝槽213，從而使半導體基板202的表面203暴露出來。夾在溝槽213之間的半導體基板202部分就此形成了鰭片212。鰭片212各自從表面203向上延伸。溝槽213可以是彼此平行的條帶(從FinFET的頂部觀察)，並且彼此緊密間隔。鰭片212形成後，將感光層208(為清晰起見，未示於第3A-B圖中)移除。隨後，可進行清洗製程，以移除半導體基板202的原生氧化物。清洗製程可以使用稀釋氫氟酸(diluted hydrofluoric；DHF)或類似的方法進行。
對應於第1圖的操作106，根據一些實施例，第4A圖是包含隔離區400的FinFET在製造的各個階段之一的透視圖，第4B圖是沿第4A圖的A-A線拍攝的FinFET的剖面圖。隔離區400是由絕緣材料形成的，其可將相鄰的鰭片相互電性隔離。該絕緣材料可以是氧化物，如氧化矽、氮化物等，或其組合，並可透過高密度電漿化學氣相沉積(high density plasma chemical vapor deposition；HDP-CVD)、流動式CVD(flowable CVD；FCVD)(例如，在遠端電漿系統中以基於CVD的材料進行沉積及後固化(post curing)，使其轉換為另一種材料，如氧化物)等，或其組合形成。可以使用其他絕緣材料及/或其他形成製程。在所示的實施例中，絕緣材料是透過FCVD製程形成的氧化矽。一旦絕緣材料形成，可以進行退火處理。平坦化製程，如化學機械拋光(CMP)，可以移除任何多餘的絕緣材料，並形成共面的隔離區400的頂表面與鰭片212的頂表面(未示)。剩餘的襯層204及遮罩層206(第3A-B圖)也可以透過平坦化製程移除。
在一些實施例中，隔離區400包含襯墊，例如襯氧化物(未示)，其位於每個隔離區400及基板202(鰭片212)之間的介面上。在一些實施例中， 襯氧化物(liner oxide)的形成是為了減少位於基板202及隔離區400之間的介面的結晶缺陷。同樣地，襯氧化物也可用於減少鰭片212及隔離區400之間介面的結晶缺陷。襯氧化物(例如，氧化矽)可以是透過對基板202的表面層進行熱氧化而形成的熱氧化物，儘管其他合適的方法也可以用來形成襯氧化物。
接著，如第4A-B圖所示，將隔離區400進行凹蝕以形成淺溝槽隔離(shallow trench isolation；STI)區400。隔離將區400進行凹蝕，使鰭片212的上部(以下簡稱「鰭片212A」)凸出於相鄰的STI區400之間。換言之，鰭片212A凸出於STI區400的頂表面401。STI區400的頂表面401可具有平面(如圖所示)、凸面、凹面(如碟形(dishing))，或其組合。STI區400的頂表面401可以透過適當的蝕刻形成為平面的、凸面的及/或凹面的。隔離區400可採用可接受的蝕刻製程進行凹蝕，例如對隔離區400的材料具有選擇性的蝕刻。例如，可以使用稀釋氫氟酸(DHF)進行乾式蝕刻或濕式蝕刻來凹蝕隔離區400。
對應於第1圖的操作108，根據一些實施例，第5A圖是包含虛設閘極結構500的FinFET在製造的各個階段之一的透視圖，並且第5B圖是沿第5A圖的B-B線截取的FinFET的剖面圖。如圖所示，虛設閘極結構500具有沿A-A線延伸的縱(或縱長)軸，此軸垂直於鰭片212的縱向軸(B-B線)。在一些實施例中，虛設閘極結構500疊置於鰭片212A的中央部分，例如，疊置於鰭片212A中央部分的頂表面213及側壁215。由虛設閘極結構500疊置的鰭片212A的這種中央部分可作為FinFET的導電通道，以傳導沿B-B線流動的電流。
虛設閘極結構500包括虛設閘極介電502及虛設閘極電極504，其將在之後的移除(例如蝕刻)製程中移除，以形成金屬(或其他主動)閘極結構。虛設閘極介電502及虛設閘極電極504可以透過執行下方至少一些製程來形 成。在鰭片212A上形成介電層(用於形成虛設介電502)。介電層可以是，例如，氧化矽、氮化矽、其多層或類似物，並且可以將其進行沉積或熱生長。接著，在介電層上形成閘極層(用於形成虛設閘極電極504)，並在閘極層上形成遮罩層。閘極層可以沉積於介電層上，然後進行平坦化製程，例如透過CMP。遮罩層可以沉積於閘極層上。閘極層可以由例如多晶矽形成，但也可以使用其他材料。遮罩層可以由例如氮化矽或類似材料形成。在各層(例如，介電層、閘極層及遮罩層)形成後，可使用可接受的微影及蝕刻技術將遮罩層圖案化，以形成遮罩506。然後可透過可接受的蝕刻技術將遮罩506的圖案轉移到閘極層及介電層，以分別形成虛設閘極介電502及虛設閘極電極504。
如圖所示，虛設閘極介電502在鰭片212A上(例如，在鰭片212A的頂表面213及側壁215上)及在第5A-B圖中所示的隔離區400上形成。在其他實施例中，虛設閘極介電502可以透過如鰭片212A材料的熱氧化來形成，因此，可以在鰭片212A上形成，但不在STI區400上。應理解的是，這些及其他變化仍包括在本揭露的範圍內。
對應於第1圖的操作110，根據一些實施例，第6A圖是包含源極/汲極溝槽600及閘極間隔物602的FinFET在製造的各個階段之一的透視圖，並且第6B圖是沿第6A圖的B-B線截取的FinFET的剖面圖。在一些實施例中，源極/汲極溝槽600在虛設閘極結構500的相對兩側上形成。在一些實施例中，閘極間隔物602可以圍繞虛設閘極結構500形成。例如，閘極間隔物602可以至少包含分別沿虛設閘極結構500側壁延伸的第一部分及第二部分。如第6A圖所示，閘極間隔物602還可以包含沿B-B線從第一及第二部分延伸的部分602B。這種延伸部分602B隨後可用於引導或限制源極/汲極區從源極/汲極溝槽600的生長。第6A圖的 示例將延伸部分602B示為具有四分之一圓形的剖面。然而，應理解的是，延伸部分602B的剖面可以具有各種其他形狀(例如，扇形、矩形、梯形等)中的任何一種，同時仍在本揭露的範圍內。
在一些實施例中，閘極間隔物602及源極/汲極溝槽600可以同時形成。例如，在虛設閘極電極504及鰭片212A(第5A圖)的末端(暴露)部分上沉積介電層(用於形成閘極間隔物602)。介電層可以是，例如，氧化矽、氮化矽、其多層，或類似物。任何合適的沉積方法，如熱氧化、化學氣相沉積(chemical vapor deposition；CVD)，或類似的方法，皆可以用來形成介電層。接著，在介電層上執行一或多個微影製程及一或多個蝕刻製程，以同時形成閘極間隔物602及源極/汲極溝槽600。蝕刻製程可以是異向性的。因此，在鰭片212A及隔離區400角落的介電層部分可以保留，這形成了延伸部分602B。當異向性地蝕刻介電層時，可以將位於遮罩506上方的介電層部分移除。因此，可將遮罩506重新暴露出來。應理解的是，閘極間隔物602可以在形成源極/汲極溝槽600之後或之前形成，同時仍在本揭露的範圍內。
如第6A-B圖所示，在源極/汲極溝槽600形成之前或之後，可以將由虛設閘極電極504及閘極間隔物部分602A疊置的鰭片212A中央部分的側壁暴露出來。鰭片212A的側壁沿B-B線彼此相對。在一些實施例中，這種暴露的鰭片212A側壁可用於在源極/汲極溝槽600中磊晶生長源極/汲極區。除了暴露鰭片212A側壁外，源極/汲極溝槽600可以暴露鰭片212表面，例如表面217。在第6A-B圖(及下方的圖)所示的實施例中，表面217垂直地位在隔離區400上表面401下方。然而，應理解的是，可將表面217形成為與頂表面401垂直對齊或位於頂表面401上方，同時保持在本揭露的範圍內。
對應於第1圖的操作112，根據一些實施例，第7A圖是包含毯覆介電700的FinFET在製造的各個階段之一的透視圖，並且第7B圖是沿第7A圖的B-B線截取的FinFET的剖面圖。如圖所示，可將毯覆介電700形成為位於虛設閘極結構500(包含虛設閘極介電502及虛設閘極電極504)、閘極間隔物602(包含閘極間隔物部分602A及其延伸部分602B)及隔離區400上方，並填充每個源極/汲極溝槽600的至少一個下部。透過以毯覆介電700填充各個源極/汲極溝槽600的至少一個下部，鰭片212的暴露表面217可以被介電材料覆蓋，這使鰭片212與隨後在鰭片212上形成的任何導電部件電性絕緣。
毯覆介電700可以包含選自由氧化矽、氮化矽、碳化矽、碳氧化矽、碳氧化矽以及其組合所組成的群組中的材料。在一些實施例中，毯覆介電700及閘極間隔物602可具有不同的材料，以便在後續製程中提供蝕刻選擇性。毯覆介電700可以透過高密度電漿化學氣相沉積(HDP-CVD)、流動式CVD(FCVD)(例如，在遠端電漿系統中以基於CVD的材料進行沉積及後固化，使其轉換為另一種材料，如氧化物)等，或其組合形成。在一些其他的實施例中，毯覆介電700可以包含高k介電材料。因此，毯覆介電700可以具有大於約4.0或甚至大於約7.0的k值，並且可包含金屬氧化物或Hf、Al、Zr、La、Mg、Ba、Ti、Pb及其組合的矽酸鹽。這種高k毯覆介電700的形成方法可以包含分子束沉積(molecular beam deposition；MBD)、原子層沉積(atomic layer deposition；ALD)、電漿增強化學氣相沉積(PECVD)等。
對應於第1圖的操作114，根據一些實施例，第8A圖是包含介電結構800的FinFET在製造的各個階段之一的透視圖，並且第8B圖是沿第8A圖的B-B線截取的FinFET的剖面圖。如圖所示，在各個源極/汲極溝槽600中，形成其中 一個介電結構800。根據一些實施例，介電結構800用以抬升或者將之後形成的導電部件(例如，源極/汲極區)與鰭片212分開，從而將導電部件與下方的鰭片212或基板202電性隔離。進而，可有利地消除漏電流路徑，該漏電流路徑從源極/汲極區經由鰭片212或基板202傳導到另一個源極/汲極區。因此，FinFET的性能可以得到大幅地改善，例如，減少Ioff，增加Ion/Ioff比率等。
介電結構800可以透過執行至少一個乾式或濕式蝕刻製程來形成，以移除毯覆介電700的部分(第7A-B圖)，但部分地留下源極/汲極溝槽600中的部分。在一些實施例中，乾式或濕式蝕刻製程可以選擇性地移除毯覆介電700，而使閘極間隔物602大抵上保持完整。例如，乾式或濕式蝕刻製程可以高於閘極間隔物602材料的速率(例如高於5倍)來蝕刻毯覆介電700的材料。蝕刻製程可以在閘極間隔物602(例如，602B)停止。因此，雖然大部分的毯覆介電700被蝕刻掉了，但延伸到源極/汲極溝槽600的毯覆介電700(例如，介電結構800)部分可以保留。
例如，濕式蝕刻製程可以包含使用稀釋氫氟酸(DHF)，及/或胺類衍生物蝕刻劑(例如，NH4OH、NH3(CH3)OH、四甲基氫氧化銨(tetramethylammonium hydroxide；TMAH)等)。蝕刻劑可與選定的氧化劑混合，以使毯覆介電700的材料具有高於閘極間隔物602、遮罩506及隔離區400各別的材料的蝕刻率。例如，氧化劑可以是基於氟化物的酸，例如氫氟酸(hydrofluoric acid；HF)、氟代嘧啶酸(fluoroantimonic acid；H2FSbF6)等。
在另一例中，乾式蝕刻製程包含使用活性氣體的電漿，活性氣體選自：基於氟碳化合物的氣體(例如CF4、CHF3、CH2F2、CH3F、CFx、CxFy)、基於氟化硫的氣體(例如SF6、SF4、S2F10)、氧氣、氯、三氯化硼(boron trichloride)、 氮、氬、氦或其組合。可選定電漿製程的操作條件，使毯覆介電700的材料具有高於閘極間隔物602、遮罩506及隔離區400各別的材料的蝕刻率。例如，電漿製程可以在約5mTorr至約5Torr的範圍內，射頻(radio frequency；RF)功率在約50瓦特(watts；W)至1500瓦特的範圍內，以產生小於約500℃的溫度。製程氣流(process gas flows)可以根據所需的最佳製程條件而變化，例子包含：(i)CH2F2=20sccm~80sccm；Ar=100sccm~500sccm；O2=20sccm~150sccm；及(ii)CH3F=10sccm~50sccm；Ar=100sccm~500sccm；O2=20sccm~150sccm。
介電結構800的頂表面可以具有平面(如圖所示)、凸面、凹面(例如碟形)，或其組合。可以透過適當的蝕刻製程將介質結構800的頂表面形成為平面的、凸面的及/或凹面的。在一些實施例中，介電結構800頂表面的輪廓(profile)可能會影響在介電結構800上方磊晶生長源極/汲極區的速率或者效率，這將在下方就第9A-B圖討論。在某些情況下，使介電結構800的頂表面具有V形(例如，凸面)可能有利地幫助源極/汲極區的生長。
如第8B圖所示，介電結構800可以從鰭片212表面217延伸到源極/汲極溝槽600的某一點，以具有高度H1，其範圍可以是約1奈米(nm)至100nm。在一些實施例中，高度H1可以透過蝕刻製程的各種操作條件來控制，例如，時間、溫度、濃度、壓力、功率等。在一些實施例中，可選定為高度H1，使介電結構800的頂表面在垂直方向上低於延伸(閘極間隔物)部分602B的頂表面，如第8A-B圖所示。在一些實施例中，可選定高度H1，使鰭片212A側壁的部分以高度H2重新暴露出來，如第8A-B圖所示。可將H1與H2的比例進行優化調整，以達到完整FinFET的整體性能。因此，源極/汲極區可以從重新暴露的鰭片212A側壁上磊晶生長並由延伸(閘極間隔物)部分602B引導，這將在下方討論。
對應於第1圖的操作116，根據一些實施例，第9A圖是包含源極/汲極區900的FinFET在製造的各個階段之一的透視圖，並且第9B圖是沿第9A圖的B-B線截取的FinFET的剖面圖。源極/汲極區900在虛設閘極結構500的相對兩側上形成。此外，如圖所示，每個源極/汲極區900皆在其中一個源極/汲極溝槽600中形成，並透過其中一個介電結構800將其與鰭片212垂直間隔開。
源極/汲極區900透過從源極/汲極溝槽600中的鰭212A(第8A圖)的暴露側壁磊晶生長半導體材料而形成，延伸部分602B限制或引導其生長。因此，可以理解的是，儘管源極/汲極區900與鰭片212垂直間隔開，但每個源極/汲極區900都從鰭片212A的末端延伸(例如，物理連接至與鰭片212A)，而鰭片212A作為FinFET的導電通道。如第9B圖所示(橫切第9A圖的B-B線)，源極/汲極區900具有寬度W1。寬度W1可以等於或大於介電結構800的寬度W2，這取決於磊晶生長的各種操作條件。各種合適的方法可用於磊晶生長源極/汲極區900，例如，金屬有機CVD(metal-organic CVD；MOCVD)、分子束磊晶(molecular beam epitaxy；MBE)、液相磊晶(liquid phase epitaxy；LPE)、氣相磊晶(vapor phase epitaxy；VPE)、選擇性磊晶生長(selective epitaxial growth；SEG)等，或其組合。
在一些實施例中，當所得的FinFET為n型FinFET時，源極/汲極區900可以包含碳化矽(silicon carbide；SiC)、磷化矽(silicon phosphorous；SiP)、磷摻雜矽碳(phosphorous-doped silicon carbon；SiCP)等。當所得的FinFET為p型FinFET時，源極/汲極區900可以包含SiGe及p型雜質，如硼或銦。
可以將源極/汲極區900植入摻質以形成源極/汲極區900，然後進行退火製程。植入製程可以包含形成及圖案化遮罩，例如光阻，以覆蓋欲在植 入製程受到保護的FinFET區域。源極/汲極區900可具有約在1×1019cm-3至約1×1021cm-3之間的雜質(例如，摻質)濃度。P型雜質，如硼或銦，可被植入P型電晶體的源極/汲極區900中。N型雜質，如磷或砷化物，可被植入N型電晶體的源極/汲極區900中。在一些實施例中，可以在生長期間將磊晶源極/汲極區進行原位摻雜(in situ doped)。
在一些其他實施例中，每個介電結構800側面上(沿A-A線)的延伸部分602B可以具有不同的尺寸。例如，其中一個延伸(閘極間隔物)部分602B可具有沿其中一個介電結構800側壁相對較高的高度，而另一個延伸(閘極間隔物)部分602B可具有沿其中一個介電結構800側壁相對較短的高度，這可能導致相應的源極/汲極區900向沿A-A線的不同側不對稱地生長。因此，源極/汲極區900可以包含兩個部分，其中一個設置在沿A-A線具有相對較長寬度的第一側，而另一個設置在沿A-A線具有相對較短寬度的第二側。
對應於第1圖的操作118，根據一些實施例，第10A圖是包含層間介電(interlayer dielectric；ILD)1000的FinFET在製造的各個階段之一的透視圖，並且第10A圖是沿第10A圖的B-B線截取的FinFET的剖面圖。如圖所示，ILD 1000在虛設閘極結構500(或閘極間隔物部分602A)側面上形成，以疊置源極/汲極區900。
在一些實施例中，ILD 1000在接觸蝕刻停止層(contact etch stop layer；CESL)1002上形成，如第10B圖的剖面圖所示。CESL 1002在之後的蝕刻製程中作為蝕刻停止層，並且可以包含合適的材料，例如氧化矽、氮化矽、氮氧化矽、其組合或類似物，並且可以透過合適的形成方法，例如CVD、PVD、其組合或類似物形成。
接著，ILD 1000在CESL 1002及虛設閘極結構500上形成。在一些實施例中，ILD 1000由介電材料形成，例如氧化矽、磷矽玻璃(phosphosilicate glass；PSG)、硼矽玻璃(borosilicate glass；BSG)、摻硼磷矽玻璃(boron-doped phosphosilicate Glass；BPSG)、未摻雜矽玻璃(undoped silicate glass；USG)等，並且可以透過任何合適的方法沉積，例如CVD、PECVD或FCVD。在ILD 1000形成後，可進行平坦化製程，如CMP製程，以使ILD 1000的上表面平整。CMP還可以移除遮罩506(見，例如第9A-B圖)及設置在虛設閘極結構500上的CESL 1002部分。在平坦化製程後，在一些實施例中，ILD 1000的上表面可以與虛設閘極結構500的上表面齊平。
對應於第1圖的操作120，根據一些實施例，第11A圖是包含主動閘極結構1100的FinFET在製造的各個階段之一的透視圖，並且第11B圖是沿第11A圖的B-B線截取的FinFET的剖面圖。隨後執行示例性閘極後製製程(gate-last process)(有時稱為替換閘極製程(replacement gate process))，以主動閘極結構1100(也可稱為替換閘極結構或金屬閘極結構)替換虛設閘極結構500。
在一些實施例中，主動閘極結構1100可以包括至少一個閘極介電層1102及至少一個導電閘極電極1104，如第11B圖的剖面圖所示。導電閘極電極1104疊置鰭片212A的中央部分，閘極介電層1102夾在其間。閘極介電層1102可以包含高k值的介電材料(例如，k值大於約4.0或甚至大於約7.0)。在這樣的實施例中，高介電層1102可以包含選自以下材料：Al2O3、HfAlO、HfAlON、AlZrO、HfO2、HfSiOx、HfAlOx、HfZrSiOx、HfSiON、LaAlO3、ZrO2，或其組合。高介電層可以用合適的製程形成，如ALD、CVD、PVD、電鍍或其組合。導電閘極電極1104可以包含金屬材料，例如，Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlN、 TaN、NiSi、CoSi或其組合。在其他一些實施例中，導電閘極電極1104可以包含多晶矽材料。多晶矽材料可以被摻入均勻或不均勻的摻雜濃度。導電閘極電極1104可以使用合適的製程形成，如ALD、CVD、PVD、電鍍或其組合。
第12圖描述了根據各種實施例的另一示例性電晶體1200的透視圖。電晶體1200可以具有由一或多種其他類型的奈米結構構成的導電通道，例如，奈米片(nanosheets)、奈米線(nanowires)或奈米橋(nanobridges)。電晶體1200可以透過第1圖的方法100的至少一些操作製成，具有磊晶生長的源極/汲極區，與相應的導電通道電連接，但與下方的基板或導電部件電性隔離。例如，在形成一或多個奈米結構後，其中每個奈米結構都被虛設閘極結構包繞，操作110-118可用於形成電晶體1200。
如第12圖所示，電晶體1200在基板1202上形成。形成導電通道1204的一或多個奈米結構(例如1204A、1204B及1204C)在基板1202上形成。在一些實施例中，導電通道1204包含與基板1202相同的半導體材料。在導電通道1204上形成主動閘極結構1206，以包繞每個奈米結構1204A-C，源極/汲極區1208在主動閘極結構1206(及每個奈米結構1204A-C)的各側上形成。例如，主動閘極結構1206包繞每個奈米結構1204A-C的整個周界(perimeter)，每個奈米結構1204A-C的兩個末端分別相連至源極/汲極區1208。電晶體1200還包含介電結構1210，每個介電結構皆垂直地位在其中一個相應的源極/汲極區1208下方，以便將源極/汲極區1208與基板1202電隔離。
在一些實施例中，揭露了一種半導體裝置，包括：基板；半導體鰭片，位於基板上且沿軸線橫向延伸；第一源極/汲極區，從半導體鰭片的第一末端沿軸線延伸；第二源極/汲極區，從半導體鰭片的第二末端沿軸線延伸；第 一介電結構；以及第二介電結構，其中第一源極/汲極區及第二源極/汲極區分別透過第一及第二介電結構從基板的表面垂直抬升。
在一實施例中，基板的表面從多個隔離區的頂表面凹入，這些隔離區設置在半導體鰭片的下部的各側(respective sides)上。在一實施例中，第一源極/汲極區及第二源極/汲極區透過第一及第二介電結構與基板電性隔離。在一實施例中，第一及第二介電結構各包含材料，材料選自由氧化矽、氮化矽、碳化矽、碳氧化矽、氮氧化矽、碳氮化矽、碳氧氮化矽及其組合所組成的群組。在一實施例中，第一及第二介電結構各包含高k介電材料。在一實施例中，半導體裝置更包括：閘極部件，跨騎(straddling)半導體鰭片的中央部分；間隔物的第一部分，跨騎在靠近中央部分的半導體鰭片的第一部分，其設置於閘極部件的第一側壁與第一源極/汲極區之間；以及間隔物的第二部分，跨騎在靠近中央部分的半導體鰭片的第二部分，其設置於閘極部件的第二側壁與第二源極/汲極區之間。
在一實施例中，第一源極/汲極區及第二源極/汲極區的底表面透過第一及第二介電結構，分別從間隔物的第一部分及間隔物的第二部分的底表面垂直延伸。在一實施例中，第一及第二介電結構具有高度，高度從基板的表面延伸至第一源極/汲極區以及第二源極/汲極區的底表面，其範圍約為1奈米(nm)至100奈米(nm)。在一實施例中，第一源極/汲極區及第二源極/汲極區各具有沿軸線延伸的寬度，寬度等於或大於沿軸線延伸的第一及第二介電結構的寬度。在一實施例中，半導體鰭片的第一末端與抬升第一源極/汲極區的第一介電結構的內側壁垂直對齊，以及半導體鰭片的第二末端與抬升第二源極/汲極區的第二介電結構的內側壁垂直對齊。
在一些實施例中，揭露了一種半導體裝置，包括：基板，包括半導體材料；電晶體的導電通道，設置於基板上方，其中導電通道及基板包含類似的半導體材料；源極/汲極區，從導電材料的末端延伸；以及介電結構；其中源極/汲極區電性耦接至導電通道，並且透過介電結構與基板電性隔離。
在一些實施例中，源極/汲極區的底表面透過介電結構垂直抬升至多個隔離區的頂表面上方，這些隔離區設置在導電通道的下部的各側上。在一些實施例中，介電結構具有高度，高度從自多個隔離區的頂表面內凹的表面延伸至源極/汲極區的底表面，其範圍約為1奈米(nm)至100奈米(nm)，這些隔離區設置於導電通道的下部的各側上。在一些實施例中，介電結構包含材料，材料選自由氧化矽、氮化矽、碳化矽、碳氧化矽、氮氧化矽、碳氮化矽、碳氧氮化矽及其組合所組成的群組。在一些實施例中，介電結構包含高k介電材料。在一些實施例中，導電通道包含從基板凸出的至少一鰭式結構。在一些實施例中，導電通道包含與基板垂直間隔開的一或多個片狀結構(sheet-like structure)，一或多個片狀結構各自透過閘極結構彼此垂直間隔開。在一些實施例中，源極/汲極區具有沿軸線延伸的寬度，導電通道也沿軸線延伸，寬度等於或大於沿軸線延伸的介電結構的寬度。
在一些實施例中，揭露了一種半導體裝置的製造方法，包括：形成半導體鰭片於基板上，其中半導體鰭片凸出於多個隔離區的頂表面，這些隔離區設置在半導體鰭片的下部的各側上；形成虛設閘極結構，虛設閘極結構跨騎半導體鰭片的中央部分；移除半導體鰭片的至少末端部分，以形成溝槽並暴露半導體鰭片的末端，其中溝槽從頂表面凹入；形成介電結構，介電結構具有嵌入於溝槽中的下部及凸出於頂表面的上部；成長源極/汲極區於介電結構上， 其中源極/汲極區從半導體鰭片的末端延伸；以及以主動閘極結構取代虛設閘極結構。
在一些實施例中，介電結構包含材料，材料選自由氧化矽、氮化矽、碳化矽、碳氧化矽、氮氧化矽、碳氮化矽、碳氧氮化矽及其組合所組成的群組。
以上概述數個實施例之特徵，以使本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。本發明所屬技術領域中具有通常知識者應理解，可輕易地以本發明實施例為基礎，設計或修改其他製程及結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且可在不違背本發明之精神及範圍下，做各式各樣的改變、取代及替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
200:半導體裝置
202:基板
212:鰭片
212A:鰭片
400:隔離區
500:虛設閘極結構
502:虛設閘極介電
504:虛設閘極電極
506:遮罩
600:遮罩
602A:閘極間隔物部分
602B:延伸部分
800:介電結構
H1:高度
H2:高度

Claims (10)

  1. 一種半導體裝置，包括：一基板；一半導體鰭片，位於該基板上且沿一軸線橫向延伸；一第一源極/汲極區，從該半導體鰭片的一第一末端沿該軸線延伸；一第二源極/汲極區，從該半導體鰭片的一第二末端沿該軸線延伸；一第一介電結構；以及一第二介電結構，其中該第一源極/汲極區及該第二源極/汲極區分別透過該第一及第二介電結構從該基板的一表面垂直抬升；多個隔離區，圍繞該第一及第二介電結構；以及一間隔物的一延伸部分，位於該些隔離區上，其中該間隔物的該延伸部分直接接觸該第一介電結構的側壁。
  2. 如請求項1之半導體裝置，其中該表面從該些隔離區的一頂表面凹入，該些隔離區設置在該半導體鰭片的一下部的各側(respective sides)上。
  3. 如請求項1之半導體裝置，其中該第一源極/汲極區及該第二源極/汲極區透過該第一及第二介電結構與該基板電性隔離。
  4. 如請求項1之半導體裝置，更包括：一閘極部件，跨騎(straddling)該半導體鰭片的一中央部分；該間隔物的一第一部分，跨騎在靠近該中央部分的該半導體鰭片的一第一部分，其設置於該閘極部件的一第一側壁與該第一源極/汲極區之間；以及該間隔物的一第二部分，跨騎在靠近該中央部分的該半導體鰭片的一第二部 分，其設置於該閘極部件的一第二側壁與該第二源極/汲極區之間。
  5. 如請求項1之半導體裝置，其中該第一源極/汲極區及該第二源極/汲極區的底表面透過該第一及第二介電結構，分別從該間隔物的該第一部分及該間隔物的該第二部分的一底表面垂直延伸。
  6. 如請求項1之半導體裝置，其中該第一及第二介電結構具有一高度，該高度從該基板的該表面延伸至該第一源極/汲極區以及該第二源極/汲極區的一底表面，其範圍約為1奈米(nm)至100奈米(nm)。
  7. 如請求項1之半導體裝置，其中該半導體鰭片的該第一末端與抬升該第一源極/汲極區的該第一介電結構的一內側壁垂直對齊，以及該半導體鰭片的該第二末端與抬升該第二源極/汲極區的該第二介電結構的一內側壁垂直對齊。
  8. 一種半導體裝置，包括：一基板，包括一半導體材料；一電晶體的一導電通道，設置於該基板上方，其中該導電通道及該基板包含一類似的半導體材料；一源極/汲極區，從該導電材料的一末端延伸；以及一介電結構；其中該源極/汲極區電性耦接至該導電通道，並且透過該介電結構與該基板電性隔離；多個隔離區，圍繞該介電結構；以及一間隔物的一延伸部分，位於該些隔離區上，其中該間隔物的該延伸部分直接接觸該介電結構的側壁。
  9. 如請求項8之半導體裝置，其中該源極/汲極區的一底表面透過該介電結構垂直抬升至該些隔離區的一頂表面上方，該些隔離區設置在該導電通道的一下部的各側上。
  10. 一種半導體裝置的製造方法，包括：形成一半導體鰭片於一基板上，其中該半導體鰭片凸出於多個隔離區的一頂表面，該些隔離區設置在該半導體鰭片的一下部的各側上；形成一虛設閘極結構，該虛設閘極結構跨騎該半導體鰭片的一中央部分；移除該半導體鰭片的至少一末端部分，以形成一溝槽並暴露該半導體鰭片的一末端，其中該溝槽從該頂表面凹入；在該溝槽的兩側的該些隔離區上形成一間隔物的多個延伸部分；形成一介電結構，該介電結構具有嵌入於該溝槽中的一下部及凸出於該頂表面的一上部，其中該間隔物的該些延伸部分直接接觸該介電結構的側壁；成長一源極/汲極區於該介電結構上，其中該源極/汲極區從該半導體鰭片的該末端延伸；以及以一主動閘極結構取代該虛設閘極結構。
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