TWI795739B - Semiconductor device and manufacturing method thereof - Google Patents
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Abstract
Description
本發明是有關於一種裝置及其製造方法,且特別是有關於一種半導體裝置及其製造方法。The present invention relates to a device and its manufacturing method, and in particular to a semiconductor device and its manufacturing method.
一般而言,在半導體裝置中常會使用隔離結構來分隔出半導體元件的主動區。然而,在製造過程中,隔離結構的周圍容易有凹陷(divot)形成,如此一來,後續在主動區上形成氧化層時,因在隔離結構周圍的凹陷處會影響氧化速率,因此在隔離結構周圍所形成之氧化層的厚度會較薄於主動區所形成之氧化層的厚度,而造成厚度不均的薄化(thinning)問題,且形成氧化層時往往也會產生許多因應力(stress)所衍生的問題,而上述問題皆會降低產品的產率。Generally speaking, isolation structures are often used in semiconductor devices to separate active regions of semiconductor devices. However, during the manufacturing process, a depression (divot) is easily formed around the isolation structure. In this way, when an oxide layer is subsequently formed on the active region, the oxidation rate will be affected by the depression around the isolation structure. The thickness of the oxide layer formed around it will be thinner than the thickness of the oxide layer formed in the active area, resulting in the problem of uneven thickness thinning, and the formation of the oxide layer will often produce a lot of stress Derived problems, and the above problems will reduce the yield of the product.
本發明提供一種半導體裝置及其製造方法,其可以提升產品的產率。The invention provides a semiconductor device and a manufacturing method thereof, which can improve the yield of products.
本發明的一種半導體裝置,包括基底以及氧化層。基底具有至少二隔離結構以及位於至少二隔離結構之間的主動區。每一隔離結構包括第一氧化物材料層以及第二氧化物材料層,且第二氧化物材料層設置於所述第一氧化物材料層上。氧化層設置於主動區上,其中氧化層於基底上的正投影與至少二隔離結構重疊。A semiconductor device of the present invention includes a substrate and an oxide layer. The substrate has at least two isolation structures and an active area between the at least two isolation structures. Each isolation structure includes a first oxide material layer and a second oxide material layer, and the second oxide material layer is disposed on the first oxide material layer. The oxide layer is disposed on the active area, wherein the orthographic projection of the oxide layer on the substrate overlaps with at least two isolation structures.
在本發明的一實施例中,上述的主動區為高電壓區。In an embodiment of the present invention, the above-mentioned active region is a high voltage region.
在本發明的一實施例中,上述的第一氧化物材料層的材料不同於第二氧化物材料層的材料。In an embodiment of the present invention, the material of the above-mentioned first oxide material layer is different from the material of the second oxide material layer.
在本發明的一實施例中,上述的部分氧化層嵌入至少二隔離結構內。In an embodiment of the present invention, the aforementioned partial oxide layer is embedded in at least two isolation structures.
在本發明的一實施例中,上述的第二氧化物材料層的頂面高於第一氧化物材料層的頂面。In an embodiment of the present invention, the top surface of the second oxide material layer is higher than the top surface of the first oxide material layer.
在本發明的一實施例中,上述的氧化層直接接觸第一氧化物材料層以及第二氧化物材料層。In an embodiment of the present invention, the above-mentioned oxide layer directly contacts the first oxide material layer and the second oxide material layer.
一種半導體裝置的製造方法至少包括以下步驟。形成至少二溝槽於基底內,以定義出至少一主動區。形成第一氧化物材料層於基底上。形成第二氧化物材料層於第一氧化物材料層上。移除部分第一氧化物材料層與部分第二氧化物材料層,以於第二氧化物材料層與基底之間形成開口,其中開口暴露出第一氧化物材料層的頂面。A method of manufacturing a semiconductor device includes at least the following steps. At least two trenches are formed in the substrate to define at least one active area. A first oxide material layer is formed on the substrate. A second oxide material layer is formed on the first oxide material layer. A portion of the first oxide material layer and a portion of the second oxide material layer are removed to form an opening between the second oxide material layer and the substrate, wherein the opening exposes a top surface of the first oxide material layer.
在本發明的一實施例中,上述的製造方法藉由蝕刻製程以移除部分第一氧化物材料層與部分第二氧化物材料層。In an embodiment of the present invention, the above manufacturing method uses an etching process to remove part of the first oxide material layer and part of the second oxide material layer.
在本發明的一實施例中,上述的第一氧化物材料層的蝕刻速率大於第二氧化物材料層的蝕刻速率。In an embodiment of the present invention, the etching rate of the first oxide material layer is greater than the etching rate of the second oxide material layer.
在本發明的一實施例中,上述的至少一主動區為高電壓區,基底包括位於高電壓區的一側的低電壓區,罩幕層暴露出高電壓區,且罩幕層覆蓋低電壓區。In an embodiment of the present invention, the above-mentioned at least one active region is a high voltage region, the substrate includes a low voltage region on one side of the high voltage region, the mask layer exposes the high voltage region, and the mask layer covers the low voltage region. district.
基於上述,本發明的半導體裝置藉由移除部分第一氧化物材料層與部分第二氧化物材料層,以於溝槽中的第二氧化物材料層與基底之間形成暴露出第一氧化物材料層的頂面的開口的製造方式,可以使後續形成於主動區上的氧化層填入前述開口內,換句話說,可以使半導體裝置的氧化層於基底上的正投影與包括第一氧化物材料層以及第二氧化物材料層的隔離結構重疊,以改善形成氧化層時隔離結構周圍厚度不均的薄化問題及應力所衍生的問題,因此,可以提升產品的產率。Based on the above, the semiconductor device of the present invention removes a portion of the first oxide material layer and a portion of the second oxide material layer to form an exposed first oxide layer between the second oxide material layer and the substrate in the trench. The manufacturing method of the opening on the top surface of the object material layer can make the oxide layer formed on the active region subsequently fill in the aforementioned opening. The oxide material layer and the isolation structure of the second oxide material layer are overlapped to improve the thinning problem of uneven thickness around the isolation structure and the problem caused by stress when forming the oxide layer, so that the yield of products can be improved.
為讓本發明的上述特徵和優點能更明顯易懂,下文特舉實施例,並配合所附圖式作詳細說明如下。In order to make the above-mentioned features and advantages of the present invention more comprehensible, the following specific embodiments are described in detail together with the accompanying drawings.
本文所使用之方向用語(例如,上、下、右、左、前、後、頂部、底部)僅作為參看所繪圖式使用且不意欲暗示絕對定向。Directional terms (eg, up, down, right, left, front, back, top, bottom) as used herein are used pictorially for reference only and are not intended to imply absolute orientation.
除非另有明確說明,否則本文所述任何方法絕不意欲被解釋為要求按特定順序執行其步驟。Any method described herein is in no way intended to be construed as requiring performance of its steps in a particular order, unless expressly stated otherwise.
參照本實施例之圖式以更全面地闡述本發明。然而,本發明亦可以各種不同的形式體現,而不應限於本文中所述之實施例。圖式中的層或區域的厚度、尺寸或大小會為了清楚起見而放大。相同或相似之參考號碼表示相同或相似之元件,以下段落將不再一一贅述。The present invention will be described more fully with reference to the drawings of this embodiment. However, the present invention can also be embodied in various forms and should not be limited to the embodiments described herein. The thickness, size or magnitude of layers or regions in the drawings may be exaggerated for clarity. The same or similar reference numbers indicate the same or similar elements, and the following paragraphs will not repeat them one by one.
圖1A至圖1I是依據本發明一實施例的半導體裝置的部分製造方法的部分剖面示意圖。在本實施例中,半導體裝置100的製造方法可以包括以下步驟。應說明的是,圖式中僅繪示出半導體裝置的部分剖面示意圖,其他未繪示的區域可以視實際設計上的需求而定。1A to 1I are partial cross-sectional schematic diagrams of a part of a manufacturing method of a semiconductor device according to an embodiment of the present invention. In this embodiment, the manufacturing method of the
請參照圖1A,提供基底110。基底110可以是半導體基底。舉例而言,基底110例如是矽基底,但本發明不限於此。進一步而言,在本實施例中,可以形成至少二溝槽112(圖1A中示意地繪示出溝槽112a、溝槽112b與溝槽112c)於基底110內,以定義出至少一主動區114(圖1A中示意地繪示出主動區114a與主動區114b),其中至少二溝槽112例如是藉由蝕刻製程移除部分基底110所形成,但本發明不限於此,至少二溝槽112可以是藉由其他適宜的方式所形成。Referring to FIG. 1A , a
以下為清楚陳述,將直接以溝槽112a、溝槽112b與溝槽112c以及夾於其之間的主動區114a與主動區114b進行說明,但本發明不以此為限,溝槽112與主動區114的數量可以依照實際設計上的需求而定。The following is a clear statement, and the
在本實施例中,基底110可以包括高電壓區與位於高電壓區的一側的低電壓區,其中高電壓區可以是溝槽112a與溝槽112b之間的主動區114a,而低電壓區可以是溝槽112b與溝槽112c之間的主動區114b,因此後續可以於其上分別形成具有不同操作電壓需求的半導體元件,但本發明不限於此,主動區114上可以視實際設計上的需求而製作相應的半導體元件。In this embodiment, the
另一方面,如圖1A所示,還可以於基底110上依序形成墊層10以及罩幕層20。舉例而言,墊層10以及罩幕層20可以僅形成於基底110的主動區114a與主動區114b上。墊層10的材質例如為氧化矽,其形成方法例如為熱氧化法或化學氣相沈積法。罩幕層20的材質例如為氮化矽,其形成方法例如為化學氣相沈積法,但本發明不限於此。On the other hand, as shown in FIG. 1A , the
在一實施例中,墊層10以及罩幕層20可以具有相同尺寸並與溝槽112a、溝槽112b與溝槽112c的邊緣重疊,換句話說,墊層10以及罩幕層20的邊緣實質上切齊並沒有延伸至溝槽112a、溝槽112b與溝槽112c內,但本發明不限於此。In one embodiment, the
請參照圖1B,可選地,可以於基底110上形成襯層(liner layer)120。舉例而言,可以於溝槽112a、溝槽112b與溝槽112c內形成襯層120。襯層120的材料包括氧化矽,且可以藉由熱氧化製程形成於溝槽112a、溝槽112b與溝槽112c的側壁上,但本發明不限於此,襯層120可以使用任何適宜的材料與方法所形成。可選地,基底110上也可以不形成襯層,換句話說,溝槽112a、溝槽112b與溝槽112c內可以不形成襯層。Referring to FIG. 1B , optionally, a
在本實施例中,於基底110上共形(conformally)形成襯層120。舉例而言,於溝槽112a、溝槽112b與溝槽112c的側壁上共形形成襯層120,因此,溝槽112a、溝槽112b與溝槽112c內的空間並未被完全填滿,可再繼續填入其他材料層,但本發明不限於此。In this embodiment, the
此外,襯層120的頂面120t可以實質上與基底110的頂面110t共平面(coplanar),換句話說,襯層120的頂面120t可以實質上與墊層10的底面共平面。另一方面,襯層120可以不與罩幕層20直接接觸,但本發明不限於此。In addition, the
請參照圖1C,於基底110上全面地形成第一氧化物材料層130(例如同時形成於主動區114a以及主動區114b),因此第一氧化物材料層130可以覆蓋墊層10、罩幕層20以及襯層120。進一步而言,第一氧化物材料層130可以為使用TEOS前驅物的次常壓化學氣相沉積(sub atmospheric chemical vapor deposition, SA-CVD)沉積製程所形成的氧化物,但本發明不限於此。Referring to FIG. 1C, the first
在本實施例中,可以於基底110上共形形成第一氧化物材料層130。舉例而言,第一氧化物材料層130可以形成在基底110的表面110t上並延伸至溝槽112a、溝槽112b與溝槽112c的側壁上,因此,溝槽112a、溝槽112b與溝槽112c內的空間並未被完全填滿,可再繼續填入其他材料層,但本發明不限於此。In this embodiment, the first
請參照圖1D,於第一氧化物材料層130上全面地形成第二氧化物材料層140(例如同時形成於主動區114a以及主動區114b)。在本實施例中,第二氧化物材料層140可以形成在基底110的表面110t上並填滿溝槽112a、溝槽112b與溝槽112c。Referring to FIG. 1D , the second
進一步而言,第一氧化物材料層130的材料與第二氧化物材料層140的材料可以不同,以使第一氧化物材料層130的蝕刻速率可以與第二氧化物材料層140的蝕刻速率不同,如第一氧化物材料層130的蝕刻速率可以大於第二氧化物材料層140的蝕刻速率,因此後續在蝕刻製程中可以利用第一氧化物材料層130與第二氧化物材料層140的蝕刻速率差異形成所需開口OP(如圖1H所示)。舉例而言,第二氧化物材料層140例如是以高密度電漿(HDP)化學氣相沈積法所形成的氧化物,但本發明不限於此,第二氧化物材料層140可以藉由其他適宜的方法與材料所製成。Further, the material of the first
請參照圖1E,移除部分第一氧化物材料層130與部分第二氧化物材料層140,以使罩幕層20的頂面20t實質上與第一氧化物材料層130的頂面130t以及第二氧化物材料層140的頂面140t共平面。舉例而言,可以藉由罩幕層20對第一氧化物材料層130與第二氧化物材料層140進行平坦化製程,其中平坦化製程例如是化學機械研磨製程(chemical-mechanical polishing, CMP)、機械研磨製程(mechanical grinding process)、蝕刻製程或其他適宜的製程。Referring to FIG. 1E , part of the first
請參照圖1F,移除部分第一氧化物材料層130與部分第二氧化物材料層140之後,可以藉由適宜的製程移除罩幕層20,以暴露出墊層10的頂面10t。在本實施例中,墊層10的頂面10t可以低於第二氧化物材料層140的頂面140t與第一氧化物材料層130的頂面130t,但本發明不限於此。Referring to FIG. 1F , after removing part of the first
請參照圖1G,可選地,當後續需執行蝕刻製程時,可以於基底110上形成罩幕層30,其中罩幕層30可以藉由微影蝕刻製程僅暴露出欲形成開口OP(如圖1H所示)的區域並覆蓋住不需形成開口OP的區域,如罩幕層30可以僅暴露出主動區114a並覆蓋住主動區114b。進一步而言,當主動區114a為高電壓區,而主動區114b為低電壓區時,罩幕層30可以僅暴露出高電壓區並覆蓋住低電壓區,因此開口OP可以僅形成於高電壓區,但本發明不限於此。Please refer to FIG. 1G. Optionally, when an etching process needs to be performed subsequently, a
請參照圖1H,為了形成後續氧化層150(如圖1I所示)的緩衝空間,移除部分第一氧化物材料層130與部分第二氧化物材料層140,以於第二氧化物材料層140與基底110之間形成開口OP,其中開口OP暴露出第一氧化物材料層130的頂面130t,以形成至少二隔離結構S(圖1H中示意地繪示出第一隔離結構S1、第二隔離結構S2以及第三隔離結構S3),其中每一隔離結構S包括襯層120、第一氧化物材料層130以及第二氧化物材料層140,且第一隔離結構S1、第二隔離結構S2以及第三隔離結構S3例如是分別形成於溝槽112a、溝槽112b與溝槽112c內。1H, in order to form a buffer space for the subsequent oxide layer 150 (as shown in FIG. An opening OP is formed between the base 140 and the
在一實施例中,當第一氧化物材料層130的材料與第二氧化物材料層140的材料不同,且第一氧化物材料層130的蝕刻速率大於第二氧化物材料層140的蝕刻速率時,可以藉由罩幕層30執行蝕刻製程,以於第二氧化物材料層140與基底110之間形成開口OP。進一步而言,在執行蝕刻製程時,可以藉由第一氧化物材料層130與第二氧化物材料層140蝕刻速率的差異,以使第一氧化物材料層130的移除量大於第二氧化物材料層140的移除量,換句話說,第一氧化物材料層130在蝕刻製程期間會逐漸內縮,以使第一氧化物材料層130的頂面130t低於第二氧化物材料層140的頂面140t,以形成開口OP,但本發明不限於此。In one embodiment, when the material of the first
在一實施例中,可以藉由對於第一氧化物材料層130的材料與第二氧化物材料層140具有蝕刻選擇比的酸蝕刻液執行上述蝕刻製程,但本發明不限於此。In one embodiment, the above etching process may be performed by an acid etchant having an etching selectivity between the material of the first
請參照圖1I,於基底110的主動區114a上形成氧化層150且部分填入開口OP內,其中氧化層150可以藉由任何適宜的材料與方法所形成,本發明不加以限制。經過上述製程後即可大致上完成本實施例之半導體裝置100的製作。半導體裝置100包括基底110以及氧化層150。基底110具有至少二隔離結構S以及位於至少二隔離結構S之間的主動區114,其中每一隔離結構S包括第一氧化物材料層130以及第二氧化物材料層140,第二氧化物材料層140設置於第一氧化物材料層130上。氧化層150設置於主動區114上,其中氧化層150於基底110上的正投影與至少二隔離結構S重疊,據此,本實施例的半導體裝置100藉由移除部分第一氧化物材料層130與部分第二氧化物材料層140,以於溝槽112中的第二氧化物材料層140與基底110之間形成暴露出第一氧化物材料層130的頂面130t的開口OP的製造方式,可以使後續形成於主動區114上的氧化層150填入開口OP內,如此一來,開口OP所形成的緩衝空間一方面可以提升隔離結構S周圍與氧氣接觸的比例,而增加氧化層150於隔離結構S周圍的厚度,因此可以改善形成氧化層150時隔離結構S周圍厚度不均的薄化問題,另一方面,開口OP所形成的緩衝空間也可以有效地緩解應力,改善形成氧化層150時應力所衍生的問題,因此,可以提升產品的產率。Referring to FIG. 1I, an
舉例而言,根據半導體裝置100在拉曼峰值位移(Raman shift)展現上可知,隔離結構S周圍相較於習知結構可以具有較小位移,即隔離結構S周圍相較於習知結構承受的應力較小,因此產品的產率可以約由39%上升至80%,產率有顯著地提升,但本發明不限於此。For example, according to the Raman shift (Raman shift) display of the
在一實施例中,氧化層150會與隔離結構S緊密結合,換句話說,氧化層150會完全填滿圖1I中隔離結構S1的第二氧化物材料層140與隔離結構S2的第二氧化物材料層140之間的區域,以使氧化層150的兩側邊緣可以直接接觸隔離結構S1與隔離結構S2,但本發明不限於此。In one embodiment, the
在一實施例中,形成氧化層150的主動區114a為高電壓區,因此氧化層150可以視為高電壓氧化層(HVOX),以用於製作後續高電壓半導體元件,但本發明不限於此。In one embodiment, the
應說明的是,可以進一步移除罩幕層30且可以在主動區114b上形成其他半導體元件,如低電壓半導體元件(未繪示),但本發明不限於此,後續製程可以依照實際設計上的需求而定。It should be noted that the
綜上所述,本發明的半導體裝置藉由藉由移除部分第一氧化物材料層與部分第二氧化物材料層,以於溝槽中的第二氧化物材料層與基底之間形成暴露出第一氧化物材料層的頂面的開口的製造方式,可以使後續形成於主動區上的氧化層可以填入前述開口內,換句話說,可以使氧化層於基底上的正投影與隔離結構(包括第一氧化物材料層以及第二氧化物材料層)重疊,如此一來,開口所形成的緩衝空間一方面可以提升隔離結構周圍與氧氣接觸的比例,而增加氧化層於隔離結構周圍的厚度,因此可以改善形成氧化層時隔離結構周圍厚度不均的薄化問題,另一方面,開口所形成的緩衝空間也可以有效地緩解應力,改善形成氧化層時應力所衍生的問題,因此,可以提升產品的產率。In summary, the semiconductor device of the present invention forms an exposed layer between the second oxide material layer and the substrate in the trench by removing part of the first oxide material layer and part of the second oxide material layer. The manufacturing method of the opening on the top surface of the first oxide material layer can make the oxide layer formed on the active region subsequently fill in the aforementioned opening, in other words, the orthographic projection and isolation of the oxide layer on the substrate can be made The structure (including the first oxide material layer and the second oxide material layer) overlaps, so that the buffer space formed by the opening can increase the proportion of oxygen contact around the isolation structure and increase the oxide layer around the isolation structure. Therefore, it can improve the thinning problem of uneven thickness around the isolation structure when forming the oxide layer. On the other hand, the buffer space formed by the opening can also effectively relieve stress and improve the stress-derived problems when forming the oxide layer. Therefore, , can increase the product yield.
雖然本發明已以實施例揭露如上,然其並非用以限定本發明,任何所屬技術領域中具有通常知識者,在不脫離本發明的精神和範圍內,當可作些許的更動與潤飾,故本發明的保護範圍當視後附的申請專利範圍所界定者為準。Although the present invention has been disclosed above with the embodiments, it is not intended to limit the present invention. Anyone with ordinary knowledge in the technical field may make some changes and modifications without departing from the spirit and scope of the present invention. The scope of protection of the present invention should be defined by the scope of the appended patent application.
10:墊層
20、30:罩幕層
100:半導體裝置
110:基底
10t、20t、110t、120t、130t、140t:頂面
112、112a、112b、112c:溝槽
114、114a、114b:主動區
120:襯層
130:第一氧化物材料層
140:第二氧化物材料層
150:氧化層
OP:開口
S、S1、S2、S3:隔離結構
10:
圖1A至圖1I是依據本發明一實施例的半導體裝置的部分製造方法的部分剖面示意圖。1A to 1I are partial cross-sectional schematic diagrams of a part of a manufacturing method of a semiconductor device according to an embodiment of the present invention.
10:墊層 10: Cushion
30:罩幕層 30: mask layer
100:半導體裝置 100: Semiconductor device
110:基底 110: base
112、112a、112b、112c:溝槽 112, 112a, 112b, 112c: grooves
114、114a、114b:主動區 114, 114a, 114b: active area
120:襯層 120: lining
130:第一氧化物材料層 130: the first oxide material layer
140:第二氧化物材料層 140: second oxide material layer
150:氧化層 150: oxide layer
S、S1、S2、S3:隔離結構 S, S1, S2, S3: isolation structure
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- 2021-03-05 TW TW110107873A patent/TWI795739B/en active
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