TWI794021B - 半導體封裝及其製造方法 - Google Patents

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Abstract

一種半導體封裝包含封裝基板、半導體晶片以及複數個接合引線。封裝基板包含連接墊。半導體晶片設置在封裝基板上，並包含晶片墊、接合墊以及重分布層。接合墊比晶片墊靠近半導體晶片的外緣。重分布層連接在晶片墊與接合墊之間。接合引線以並聯的方式連接在連接墊與接合墊之間。

Description

半導體封裝及其製造方法
本揭示是關於一種半導體封裝及其製造方法。
在半導體封裝中，線路的使用，特別是較長的線路，可能會造成電源供應方面的問題(例如：電流不足)，此問題是線路的感抗(inductive reactance)所導致。
有鑑於此，本揭示之一目的在於提出一種供電穩定的半導體封裝。
為達成上述目的，依據本揭示的一些實施方式，一種半導體封裝包含封裝基板、第一半導體晶片以及複數個第一接合引線。封裝基板包含第一連接墊。第一半導體晶片設置在封裝基板上，並包含第一晶片墊、第一接合墊以及第一重分布層。第一接合墊比第一晶片墊靠近第一半導體晶片的外緣。第一重分布層連接在第一晶片墊與第一接合墊之間。第一接合引線以並聯的方式連接在第一連接墊與第一接合墊之間。
在本揭示的一或多個實施方式中，第一晶片墊為電源墊或接地墊，其作為第一半導體晶片的供電介面。
在本揭示的一或多個實施方式中，第一半導體晶片進一步包含第二晶片墊，第二晶片墊透過第二接合引線電性連接封裝基板。第二晶片墊為資料訊號墊或是指令或位址訊號墊。
在本揭示的一或多個實施方式中，第一半導體晶片進一步包含第二接合墊以及第二重分布層，第二重分布層連接在第二晶片墊與第二接合墊之間。封裝基板進一步包含第二連接墊。第二接合引線連接在第二連接墊與第二接合墊之間，且第二接合引線為第二連接墊與第二接合墊之間唯一的導電路徑。
在本揭示的一或多個實施方式中，第一接合引線中的一或多者的截面積大於第二接合引線的截面積。
在本揭示的一或多個實施方式中，所述複數個第一接合引線包含第一引線以及第二引線。第一引線與第二引線各具有第一端以及第二端，第一端接觸第一半導體晶片的第一接合墊，而第二端接觸封裝基板的第一連接墊。
在本揭示的一或多個實施方式中，第一引線的第一端接觸第二引線的第一端。
在本揭示的一或多個實施方式中，第一引線的第二端與第二引線的第二端分離。
在本揭示的一或多個實施方式中，半導體封裝進一步包含第二半導體晶片，第二半導體晶片設置在第一半導體晶片上。第一接合引線延伸進入第一半導體晶片與第二半導體晶片之間的間隙。
在本揭示的一或多個實施方式中，第二半導體晶片包含晶片墊、接合墊以及重分布層。第二半導體晶片的重分布層連接在第二半導體晶片的晶片墊與第二半導體晶片的接合墊之間。半導體封裝進一步包含複數個第二接合引線，第二接合引線以並聯的方式連接在封裝基板的第二連接墊與第二半導體晶片的接合墊之間。第二半導體晶片的該晶片墊為電源墊或接地墊。
依據本揭示的一些實施方式，一種半導體封裝的製造方法包含：提供封裝基板，封裝基板包含第一連接墊；在封裝基板上設置半導體晶片，半導體晶片包含第一晶片墊、第一接合墊以及第一重分布層，其中第一接合墊比第一晶片墊靠近半導體晶片的外緣，第一重分布層連接在第一晶片墊與第一接合墊之間；以及形成複數個第一接合引線，第一接合引線以並聯的方式連接在封裝基板的第一連接墊與半導體晶片的第一接合墊之間。
在本揭示的一或多個實施方式中，第一晶片墊為電源墊或接地墊，其作為半導體晶片的供電介面。
在本揭示的一或多個實施方式中，半導體晶片進一步包含第二晶片墊、第二接合墊以及第二重分布層。第二重分布層連接在第二晶片墊與第二接合墊之間。第二晶片墊為資料訊號墊或是指令或位址訊號墊。半導體封裝的製造方法進一步包含：以第二接合引線連接第二接合墊與封裝基板的第二連接墊，其中第二接合引線為第二連接墊與第二接合墊之間唯一的導電路徑。
在本揭示的一或多個實施方式中，第一接合引線中的一或多者的截面積大於第二接合引線的截面積。
在本揭示的一或多個實施方式中，形成第一接合引線的步驟包含：將第一引線從封裝基板的第一連接墊牽引至半導體晶片的第一接合墊；以及將第二引線從第一接合墊的一位置牽引至封裝基板的第一連接墊，所述位置為第一接合墊與第一引線連接之處。
在本揭示的半導體封裝中，半導體晶片的接合墊經由多條並聯的接合引線連接至封裝基板的連接墊，此配置可有效降低線路(包含接合引線以及重分布層)的感抗。
應當理解，以上的一般描述及以下的詳細描述僅是範例，目的在於提供對本案所請發明的更進一步的解說。
以下詳細介紹本揭示的實施方式，並且在圖式中繪出示例性的實施方式。圖式與說明書中盡可能使用相同的元件符號來代表相同或相似的元件。
請參照第1圖與第2圖。第1圖為繪示依據本揭示一實施方式之半導體封裝100的俯視示意圖。第2圖為繪示第1圖所示之半導體封裝100沿線段1-1’的剖面示意圖。半導體封裝100包含封裝基板190以及堆疊設置在封裝基板190上的一或多個半導體晶片。在所示的實施方式中，半導體封裝100包含第一半導體晶片110以及第二半導體晶片120，第一半導體晶片110設置在封裝基板190上方，第二半導體晶片120設置在第一半導體晶片110上方，並與第一半導體晶片110保持一間隙G。
於一些實施方式中，半導體封裝100為記憶體封裝，第一半導體晶片110與第二半導體晶片120包含動態隨機存取記憶體(DRAM)晶片。於一些實施方式中，封裝基板190為銅箔基板(copper clad laminate，CCL)。
如第1圖與第2圖所示，於一些實施方式中，半導體封裝100進一步包含黏膠層130，黏膠層130設置在第一半導體晶片110與第二半導體晶片120之間。第二半導體晶片120透過黏膠層130固定在第一半導體晶片110上。於一些實施方式中，半導體封裝100可包含另一黏膠層(圖未示)，第一半導體晶片110可透過所述另一黏膠層固定在封裝基板190上。
如第1圖與第2圖所示，第二半導體晶片120具有下表面120L以及上表面120U，上表面120U與下表面120L相對。下表面120L面對第一半導體晶片110，而上表面120U遠離第一半導體晶片110。第二半導體晶片120包含多組的晶片墊122 (chip pad)、接合墊124 (bonding pad)以及重分布層126 (redistribution layer)。晶片墊122、接合墊124以及重分布層126設置在第二半導體晶片120的上表面120U，換言之，第二半導體晶片120的上表面120U為第二半導體晶片120的主動表面(active surface)。在此配置下，第二半導體晶片120被稱為是「面向上(face up)」。
如第1圖與第2圖所示，晶片墊122靠近上表面120U的中央設置，而接合墊124靠近上表面120U的邊緣設置。換言之，接合墊124比晶片墊122靠近第二半導體晶片120的外緣。重分布層126連接在晶片墊122與接合墊124之間。具體而言，重分布層126具有相對的兩端，分別接觸晶片墊122與接合墊124。晶片墊122與接合墊124經由重分布層126電性連接。
如第1圖與第2圖所示，第一半導體晶片110具有下表面110L以及上表面110U，上表面110U與下表面110L相對。下表面110L面對封裝基板190，而上表面110U遠離封裝基板190。第一半導體晶片110包含多組的晶片墊112、接合墊114以及重分布層116。晶片墊112、接合墊114以及重分布層116設置在第一半導體晶片110的上表面110U，換言之，第一半導體晶片110的上表面110U為第一半導體晶片110的主動表面。在此配置下，第一半導體晶片110被稱為是「面向上」。
如第1圖與第2圖所示，晶片墊112靠近上表面110U的中央設置，而接合墊114靠近上表面110U的邊緣設置。換言之，接合墊114比晶片墊112靠近第一半導體晶片110的外緣。重分布層116連接在晶片墊112與接合墊114之間。具體而言，重分布層116具有相對的兩端，分別接觸晶片墊112與接合墊114。晶片墊112與接合墊114經由重分布層116電性連接。
如第1圖與第2圖所示，於一些實施方式中，第二半導體晶片120的晶片墊122靠近上表面120U的中央排列成一或多列。於一些實施方式中，第二半導體晶片120的接合墊124靠近上表面120U的邊緣排列成一或多列。同理，第一半導體晶片110的晶片墊112可靠近上表面110U的中央排列成一或多列，第一半導體晶片110的接合墊114可靠近上表面110U的邊緣排列成一或多列。
如第1圖與第2圖所示，於一些實施方式中，第二半導體晶片120的晶片墊122包含一或多個電源墊VDD (power pad)、一或多個接地墊GND (ground pad)、一或多個資料訊號墊DQ (data signal pad)及一或多個指令或位址訊號墊CA (command/address signal pad)。電源墊VDD與接地墊GND作為第二半導體晶片120的供電介面，資料訊號墊DQ用以傳遞資料訊號，而指令或位址訊號墊CA用以傳遞指令/位址訊號。
如第1圖與第2圖所示，於一些實施方式中，第二半導體晶片120的接合墊124包含一或多個電源接合墊BV、一或多個接地接合墊BG、一或多個資料接合墊BD及一或多個指令或位址接合墊BC。每個電源接合墊BV經由一重分布層126電性連接其中一電源墊VDD，每個接地接合墊BG經由一重分布層126電性連接其中一接地墊GND，每個資料接合墊BD經由一重分布層126電性連接其中一資料訊號墊DQ，每個指令或位址接合墊BC經由一重分布層126電性連接其中一指令或位址訊號墊CA。
同理，第一半導體晶片110的晶片墊112可包含一或多個電源墊VDD、一或多個接地墊GND、一或多個資料訊號墊DQ及一或多個指令或位址訊號墊CA，第一半導體晶片110的接合墊114可包含一或多個電源接合墊BV、一或多個接地接合墊BG、一或多個資料接合墊BD及一或多個指令或位址接合墊BC。第一半導體晶片110的電源墊VDD、接地墊GND、資料訊號墊DQ、指令或位址訊號墊CA、電源接合墊BV、接地接合墊BG、資料接合墊BD及指令或位址接合墊BC的配置或連接關係可以是與第二半導體晶片120的對應元件類似、相同或實質上相同。
如第1圖與第2圖所示，封裝基板190包含複數個上連接墊192。上連接墊192設置在封裝基板190的上表面190U，並且在第一半導體晶片110的一側排列成一或多列。半導體封裝100進一步包含複數個接合引線140，每個接合墊114、124透過至少一接合引線140連接至封裝基板190的其中一個上連接墊192。其中連接第一半導體晶片110的接合墊114的接合引線140可延伸進入第一半導體晶片110與第二半導體晶片120之間的間隙G。於一些實施方式中，接合引線140包含金、銀、其他合適的導電材料或上述材料的任意組合。
如第1圖與第2圖所示，接合墊114、124中的至少一者是透過並聯的兩個以上的接合引線140連接至上連接墊192，換言之，所述兩個以上的接合引線140在接合墊114或124與對應的上連接墊192之間形成並聯電路。在所示的實施方式中，接合引線140包含第一引線141以及第二引線142。第一引線141與第二引線142各具有第一端E1以及第二端E2，第一端E1接觸其中一個接合墊114或124，而第二端E2接觸其中一個上連接墊192。將兩個以上的接合引線140以並聯的方式連接在接合墊114或124與上連接墊192之間，可有效降低線路(包含接合引線140以及重分布層116或126)的感抗。
如第1圖與第2圖所示，於一些實施方式中，電源接合墊BV以及接地接合墊BG中的至少一者是透過並聯的兩個以上的接合引線140連接其中一個上連接墊192。如上所述，使用並聯的兩個以上的接合引線140可有效降低線路的感抗，因此，將此手段應用在通常需要較大電流的電源連線上，能使第一半導體晶片110以及第二半導體晶片120獲得穩定的供電。於一些實施方式中，每個電源接合墊BV以及接地接合墊BG透過並聯的兩個以上的接合引線140連接其中一個上連接墊192。
如第1圖與第2圖所示，於一些實施方式中，資料訊號墊DQ以及指令或位址訊號墊CA中的至少一者是透過恰好一條接合引線140電性連接封裝基板190，因資料或指令/位址訊號的傳輸所需的電流通常較小。於一些實施方式中，每個資料訊號墊DQ以及指令或位址訊號墊CA透過恰好一條接合引線140電性連接封裝基板190。
如第1圖與第2圖所示，於一些實施方式中，接合引線140可包含第三引線143，第三引線143具有第一端以及第二端，第二端與第一端相對。第三引線143的第一端接觸其中一個資料接合墊BD或是指令或位址接合墊BC，第三引線143的第二端接觸封裝基板190的其中一個上連接墊192。第三引線143為資料接合墊BD或是指令或位址接合墊BC與對應的上連接墊192之間唯一的導電路徑。
如第1圖與第2圖所示，於一些實施方式中，第一引線141以及第二引線142 (即連接電源接合墊BV或接地接合墊BG的引線)中的至少一者的截面積大於第三引線143 (即連接資料接合墊BD或是指令或位址接合墊BC的引線)的截面積。舉例而言，第一引線141以及第二引線142中的至少一者的線徑大於第三引線143的線徑。藉由上述配置，可以更進一步降低電源線路的感抗。
於一些實施方式中，連接電源接合墊BV或接地接合墊BG的重分布層116或126的截面積大於連接資料接合墊BD或是指令或位址接合墊BC的重分布層116或126的截面積。於一些實施方式中，連接電源接合墊BV或接地接合墊BG的重分布層116或126的寬度大於連接資料接合墊BD或是指令或位址接合墊BC的重分布層116或126的寬度。
如第1圖與第2圖所示，於一些實施方式中，第一引線141的第一端E1接觸第二引線142的第一端E1。於一些實施方式中，第一引線141的第二端E2與第二引線142的第二端E2分離。於一些實施方式中，形成第一引線141與第二引線142的方式如下：將第一引線141從上連接墊192牽引至接合墊114或124，接著將第二引線142從接合墊114或124的一位置牽引至上連接墊192，所述位置為接合墊114或124與第一引線141連接之處。
如第1圖與第2圖所示，於一些實施方式中，封裝基板190進一步包含複數個下連接墊194以及複數個內部線路196。下連接墊194設置在封裝基板190的下表面190L。內部線路196延伸穿越封裝基板190，並連接在上連接墊192與下連接墊194之間。於一些實施方式中，內部線路196可包含導電線路、導電通孔或其組合。
如第1圖與第2圖所示，於一些實施方式中，半導體封裝100進一步包含設置在封裝基板190下方的複數個對外連接端子150，每個對外連接端子150設置在其中一個下連接墊194上並接觸其中一個下連接墊194。於一些實施方式中，對外連接端子150可包含銲錫球(solder ball)、銲錫凸塊(solder bump)或其組合。
如第1圖與第2圖所示，於一些實施方式中，半導體封裝100進一步包含成型模料160 (molding compound)，成型模料160設置在封裝基板190上，並包覆第一半導體晶片110、第二半導體晶片120以及接合引線140。具體而言，成型模料160覆蓋第二半導體晶片120的上表面120U、第一半導體晶片110與第二半導體晶片120的側面以及封裝基板190的上表面190U。
接著，參照第1圖與第2圖介紹半導體封裝100的製造方法。
半導體封裝100的製造方法從步驟S1開始，步驟S1包含：提供封裝基板190，封裝基板190包含上連接墊192。
半導體封裝100的製造方法接續至步驟S3，步驟S3包含：在封裝基板190上設置第一半導體晶片110，第一半導體晶片110包含晶片墊112、接合墊114以及重分布層116，重分布層116連接在晶片墊112與接合墊114之間。
於一些實施方式中，步驟S3包含：利用一黏膠層(圖未示)將第一半導體晶片110固定在封裝基板190的上表面190U。
半導體封裝100的製造方法接續至步驟S5，步驟S5包含：形成複數個接合引線140，接合引線140以並聯的方式連接在封裝基板190的其中一個上連接墊192與第一半導體晶片110的接合墊114之間。於一些實施方式中，接合引線140是利用球焊(ball bonding)的方式形成。
於一些實施方式中，步驟S5包含：將第一引線141從封裝基板190的上連接墊192牽引至接合墊114，接著將第二引線142從接合墊114的一位置牽引至上連接墊192，所述位置為接合墊114與第一引線141連接之處。於一些實施方式中，第一引線141與第二引線142所耦接的晶片墊112為電源墊VDD或接地墊GND。
於一些實施方式中，半導體封裝100的製造方法進一步包含：利用第三引線143將第一半導體晶片110的資料接合墊BD或是指令或位址接合墊BC連接至封裝基板190的其中一個上連接墊192。
於一些實施方式中，半導體封裝100的製造方法進一步包含：在第一半導體晶片110上設置第二半導體晶片120 (例如：利用黏膠層130將第二半導體晶片120固定在第一半導體晶片110的上表面110U)；以及形成複數個接合引線140，接合引線140以並聯的方式連接在封裝基板190的其中一個上連接墊192與第二半導體晶片120的接合墊124之間。於一些實施方式中，半導體封裝100的製造方法進一步包含：在封裝基板190上設置成型模料160，成型模料160將第一半導體晶片110、第二半導體晶片120以及接合引線140包覆。
在本揭示的半導體封裝中，半導體晶片的接合墊經由多條並聯的接合引線連接至封裝基板的連接墊，此配置可有效降低線路(包含接合引線以及重分布層)的感抗。
儘管已以特定實施方式詳細地描述本揭示，但其他實施方式亦是可能的。因此，所附申請專利範圍的精神與範圍不應限定於本文中所描述之實施方式。
對於本案所屬技術領域中具有通常知識者而言，顯然可在不脫離本揭示的範圍或精神下對本揭示的結構進行各種修飾與更動。有鑑於此，本揭示旨在涵蓋落入以下申請專利範圍內的各種變化。
100:半導體封裝 110:第一半導體晶片 110L,120L,190L:下表面 110U,120U,190U:上表面 112,122:晶片墊 114,124:接合墊 116,126:重分布層 120:第二半導體晶片 130:黏膠層 140:接合引線 141:第一引線 142:第二引線 143:第三引線 150:對外連接端子 160:成型模料 190:封裝基板 192:上連接墊 194:下連接墊 196:內部線路 BC:指令或位址接合墊 BD:資料接合墊 BG:接地接合墊 BV:電源接合墊 CA:指令或位址訊號墊 DQ:資料訊號墊 E1:第一端 E2:第二端 G:間隙 GND:接地墊 VDD:電源墊
參照以下圖式閱讀下文中詳述的實施方式，可更透徹地理解本揭示： 第1圖為繪示依據本揭示一實施方式之半導體封裝的俯視示意圖；以及 第2圖為繪示第1圖所示之半導體封裝沿線段1-1’的剖面示意圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:半導體封裝
110:第一半導體晶片
110L,120L,190L:下表面
110U,120U,190U:上表面
112,122:晶片墊
114,124:接合墊
116,126:重分布層
120:第二半導體晶片
130:黏膠層
140:接合引線
141:第一引線
142:第二引線
150:對外連接端子
160:成型模料
190:封裝基板
192:上連接墊
194:下連接墊
196:內部線路
BG:接地接合墊
E1:第一端
E2:第二端
G:間隙
GND:接地墊

Claims (10)

  1. 一種半導體封裝，包含：一封裝基板，包含一第一連接墊以及一第二連接墊；一第一半導體晶片，設置在該封裝基板上，並包含一第一晶片墊、一第一接合墊以及一第一重分布層，其中該第一接合墊比該第一晶片墊靠近該第一半導體晶片的一外緣，該第一重分布層連接在該第一晶片墊與該第一接合墊之間，其中該第一晶片墊為一電源墊或一接地墊，該電源墊或該接地墊作為該第一半導體晶片的供電介面；以及複數個第一接合引線，以並聯的方式連接在該第一連接墊與該第一接合墊之間；其中該第一半導體晶片進一步包含一第二晶片墊、一第二接合墊以及一第二重分布層，該第二重分布層連接在該第二晶片墊與該第二接合墊之間，該半導體封裝進一步包含一第二接合引線，該第二接合引線連接在該第二連接墊與該第二接合墊之間，且該第二接合引線為該第二連接墊與該第二接合墊之間唯一的導電路徑，其中該第二晶片墊為一資料訊號墊或是一指令或位址訊號墊。
  2. 如請求項1所述之半導體封裝，其中該些第一接合引線中的一或多者的截面積大於該第二接合引線的截面積。
  3. 如請求項1所述之半導體封裝，其中該些第 一接合引線包含一第一引線以及一第二引線，該第一引線與該第二引線各具有一第一端以及一第二端，其中該第一端接觸該第一半導體晶片的該第一接合墊，該第二端接觸該封裝基板的該第一連接墊。
  4. 如請求項3所述之半導體封裝，其中該第一引線的該第一端接觸該第二引線的該第一端。
  5. 如請求項3所述之半導體封裝，其中該第一引線的該第二端與該第二引線的該第二端分離。
  6. 如請求項1所述之半導體封裝，進一步包含一第二半導體晶片，該第二半導體晶片設置在該第一半導體晶片上，其中該些第一接合引線延伸進入該第一半導體晶片與該第二半導體晶片之間的一間隙。
  7. 如請求項6所述之半導體封裝，其中該第二半導體晶片包含一晶片墊、一接合墊以及一重分布層，該第二半導體晶片的該重分布層連接在該第二半導體晶片的該晶片墊與該第二半導體晶片的該接合墊之間，其中該半導體封裝進一步包含複數個第三接合引線，該些第三接合引線以並聯的方式連接在該封裝基板的一第三連接墊與該第二半導體晶片的該接合墊之間，其中該第二半導體晶片的該晶片墊為一電源墊或一接地墊。
  8. 一種半導體封裝的製造方法，包含：提供一封裝基板，該封裝基板包含一第一連接墊以及一第二連接墊；在該封裝基板上設置一半導體晶片，該半導體晶片包含一第一晶片墊、一第一接合墊以及一第一重分布層，其中該第一接合墊比該第一晶片墊靠近該半導體晶片的一外緣，該第一重分布層連接在該第一晶片墊與該第一接合墊之間，該第一晶片墊為一電源墊或一接地墊，該電源墊或該接地墊作為該半導體晶片的供電介面，該半導體晶片進一步包含一第二晶片墊、一第二接合墊以及一第二重分布層，該第二重分布層連接在該第二晶片墊與該第二接合墊之間，該第二晶片墊為一資料訊號墊或是一指令或位址訊號墊；形成複數個第一接合引線，該些第一接合引線以並聯的方式連接在該封裝基板的該第一連接墊與該半導體晶片的該第一接合墊之間；以及以一第二接合引線連接該半導體晶片的該第二接合墊與該封裝基板的該第二連接墊，其中該第二接合引線為該第二連接墊與該第二接合墊之間唯一的導電路徑。
  9. 如請求項8所述之半導體封裝的製造方法，其中該些第一接合引線中的一或多者的截面積大於該第二接合引線的截面積。
  10. 如請求項8所述之半導體封裝的製造方法，其中該形成該些第一接合引線包含：將一第一引線從該封裝基板的該第一連接墊牽引至該半導體晶片的該第一接合墊；以及將一第二引線從該第一接合墊的一位置牽引至該封裝基板的該第一連接墊，其中該位置為該第一接合墊與該第一引線連接之處。
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