TWI793003B - 消除相位雜訊之影響的校正系統與包含其的類比至數位轉換裝置 - Google Patents

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Abstract

一種校正系統，其包含抖動擷取類比至數位轉換器（ADC）、校正值產生電路與第一運算電路。抖動擷取ADC用於依據運作時脈訊號取樣待取樣時脈訊號，以產生第一量化輸出。校正值產生電路用於接收第一量化輸出與待校正ADC的第二量化輸出以產生校正值。運作時脈訊號用於驅動待校正ADC取樣，且校正值關聯於運作時脈訊號的相位雜訊。第一運算電路耦接於校正值產生電路，用於將第二量化輸出減去校正值以產生第三量化輸出。

Description

消除相位雜訊之影響的校正系統與包含其的類比至數位轉換裝置
本揭示文件有關一種類比至數位轉換器（ADC）的校正技術，尤指一種消除相位雜訊之影響的校正系統與包含該校正系統的類比至數位轉換裝置。
鎖相迴路經常用於各種高速電路中。舉例來說，鎖相迴路可用於頻率合成，以產生頻率為輸入訊號的頻率的整數倍的輸出訊號。鎖相迴路產生的時脈訊號可用於驅動類比至數位轉換器（ADC）進行取樣，但鎖相迴路產生的時脈訊號通常具有抖動（jitter）現象，難以滿足高速ADC對於時脈訊號的穩定度要求。另一方面，可產生低抖動訊號的時脈產生器，例如晶體振盪器，則通常較為昂貴。
本揭示文件提供一種校正系統，其包含抖動擷取類比至數位轉換器（ADC）、校正值產生電路與第一運算電路。抖動擷取ADC用於依據運作時脈訊號取樣待取樣時脈訊號，以產生第一量化輸出。校正值產生電路用於接收第一量化輸出與待校正ADC的第二量化輸出以產生校正值。運作時脈訊號用於驅動待校正ADC取樣，且校正值關聯於運作時脈訊號的相位雜訊。第一運算電路耦接於校正值產生電路，用於將第二量化輸出減去校正值以產生第三量化輸出。
本揭示文件提供一種校正系統，其包含抖動擷取ADC、校正值產生電路與第一運算電路。抖動擷取ADC用於依據運作時脈訊號取樣待取樣時脈訊號，以產生第一量化輸出。校正值產生電路用於接收第一量化輸出與待校正ADC的第二量化輸出以產生校正值。待取樣時脈訊號用於驅動待校正ADC取樣，且校正值關聯於待取樣時脈訊號的相位雜訊。
本揭示文件提供一種類比至數位轉換裝置，其包含時脈產生器、至少一待校正ADC與校正系統。每個待校正ADC用於產生第二量化輸出，且至少一待校正ADC的其中之一依據時脈產生器的輸出進行取樣以產生第二量化輸出。校正系統用於接收時脈產生器的輸入、時脈產生器的輸出以及至少一待校正ADC的其中之一的第二量化輸出以產生校正值，並用於依據校正值校正每個待校正ADC的第二量化輸出以產生第三量化輸出。校正值關聯於時脈產生器的輸出的相位雜訊。
上述的校正系統與類比至數位轉換裝置的優點之一，在於能改善或消除量化輸出中因為時脈訊號的相位雜訊而引起的取樣誤差。
以下將配合相關圖式來說明本揭示文件的實施例。在圖式中，相同的標號表示相同或類似的元件或方法流程。
第1圖為依據本揭示文件一實施例的類比至數位轉換裝置100簡化後的功能方塊圖。類比至數位轉換裝置100包含時脈產生器110、待校正類比至數位轉換器（ADC）120與校正系統130。時脈產生器110用於接收時脈訊號CKin以產生時脈訊號CKs_0。在一些實施例中，時脈訊號CKin的頻率為時脈訊號CKs_0的頻率的M倍，亦即，時脈訊號CKs_0的週期為時脈訊號CKin的週期的M倍，其中M為正數（例如4/19）。在一些實施例中，時脈產生器110包含鎖相迴路。待校正ADC 120耦接於時脈產生器110與校正系統130。待校正ADC 120用於依據時脈訊號CKs_0取樣輸入訊號In_0，以輸出待校正的量化輸出Qtb_0至校正系統130。校正系統130用於校正量化輸出Qtb_0，以改善或消除量化輸出Qtb_0中因為時脈訊號CKs_0的相位雜訊而引起的取樣誤差，進而產生量化輸出Qout_0。相位雜訊可理解為時脈訊號CKs_0在時域中的訊號抖動（jitter）現象。在一些實施例中，取樣誤差為待校正ADC 120的正確取樣結果與實際取樣結果之間的電壓差。
在一些實施例中，待校正ADC 120的量化輸出Qtb_0可以由以下的《公式1》表示，且《公式1》可依據和角公式改寫為以下的《公式2》。在《公式1》和《公式2》中，符號「Fin_0」代表輸入訊號In_0的頻率；符號「n」代表第n次取樣，其中n為正整數；符號「Ts」代表時脈訊號CKs_0的週期；符號「t_jn」代表待校正ADC 120因為時脈訊號CKs_0的相位雜訊而引起的取樣時間誤差。
Figure 02_image001
《公式1》
Figure 02_image003
《公式2》
在以下的段落中，為簡潔起見，公式中待校正ADC 120的正確取樣結果（亦即《公式2》中的
Figure 02_image005
）將以符號「X(n)」表示。在一些實施例中，相位雜訊引起的取樣時間誤差t_jn的數值通常極小，例如近似於0，因而《公式2》可進一步改寫為以下的《公式3》。值得注意的是，對於高速ADC而言，其取樣的訊號通常具有兆赫（MHz）或千兆赫（GHz）等級的頻率，因而即使微小的取樣時間誤差t_jn也可能使ADC產生非常不同的輸出。由《公式3》可知，量化輸出Qtb_0實質上為以下兩者之和：（1）正確取樣結果（符號「X(n)」）以及（2）正確取樣結果的斜率（符號「
Figure 02_image007
」）與取樣時間誤差t_jn的乘積。
Figure 02_image009
《公式3》
在一些實施例中，校正系統130包含抖動擷取ADC 132、校正值產生電路134與運算電路136。抖動擷取ADC 132用於依據時脈訊號CKs_0取樣時脈訊號CKin，以產生量化輸出Qjit，亦即抖動擷取ADC 132用於依據時脈產生器110的輸出取樣時脈產生器110的輸入。
校正值產生電路134用於自抖動擷取ADC 132接收量化輸出Qjit，且自待校正ADC 120接收量化輸出Qtb_0。校正值產生電路134還用於依據量化輸出Qjit和Qtb_0產生校正值Vc。在一實施例中，校正值Vc關連於時脈訊號CKs_0的相位雜訊，亦即關連於前述《公式3》中的取樣時間誤差t_jn。運算電路136耦接於待校正ADC 120和校正值產生電路134，用於將量化輸出Qtb_0減去校正值Vc以校正取樣誤差，從而得到實質上為待校正ADC 120之正確取樣結果的量化輸出Qout_0。
接著說明校正電壓Vc的計算方式。為便於理解，在以下段落的實施例中M被設為正整數，但本揭示文件不以此為限。在一些實施例中，抖動擷取ADC 132的量化輸出Qjit可以由以下的《公式4》表示，且《公式4》可依據和角公式改寫為以下的《公式5》。在《公式4》和《公式5》中，符號「Fs」代表時脈訊號CKs_0的頻率，而「M×Fs」為時脈訊號CKin的頻率。
Figure 02_image011
《公式4》
Figure 02_image013
《公式5》
在M為正整數的實施例中，《公式5》可改寫為以下的《公式6》。由《公式6》可知，量化輸出Qjit實質上為常數（例如0）加上取樣時間誤差t_jn的常數倍，因為時脈訊號CKs_0的週期與M為已知參數。
Figure 02_image015
《公式6》
第2圖為依據本揭示文件一實施例的校正值產生電路200簡化後的功能方塊圖。校正值產生電路200可用於實現第1圖的校正值產生電路134。校正值產生電路200包含誤差擷取電路210、微分電路220與運算電路230。誤差擷取電路210用於自抖動擷取ADC 132接收量化輸出Qjit，並用於依據時脈訊號CKs_0的週期自量化輸出Qjit計算出取樣時間誤差t_jn ­。在一些實施例中，誤差擷取電路210自量化輸出Qjit獲得取樣時間誤差t_jn與常數之積，進而獲得取樣時間誤差t_jn。由《公式6》可知此常數即為
Figure 02_image017
，亦即此常數負相關於時脈訊號CKs_0的週期，且正相關於M。
微分電路220用於自待校正ADC 120接收量化輸出Qtb_0，並計算量化輸出Qtb_0的斜率。在一些實施例中，微分電路220依據量化輸出Qtb_0中第n-1次和第n+1次的取樣結果來計算斜率，但本揭示文件不以此為限，微分電路220可進一步使用第n-2次和第n+2次的取樣結果，或更進一步使用第n-3次和第n+3次的取樣結果。在較短的時間間隔內，時脈訊號CKs_0的抖動的影響可以忽略，故第n-1次和第n+1次的取樣結果可視為正確取樣結果（以下分別以符號「X(n-1)」和「X(n+1)」表示）。因此，微分電路220所計算的量化輸出Qtb_0的斜率，實質上為《公式3》中正確取樣結果的斜率。微分電路220可以透過以下的《公式7》計算斜率。
Figure 02_image019
《公式7》
運算電路230用於將取樣時間誤差t_jn乘上正確取樣結果的斜率以得到校正值Vc，亦即
Figure 02_image021
。接著，運算電路230可將校正值Vc提供至第1圖的運算電路136。
第3圖為依據本揭示文件一實施例的類比至數位轉換裝置300簡化後的功能方塊圖。類比至數位轉換裝置300包含時脈產生器310、待校正ADC 320與校正系統330。類比至數位轉換裝置300相似於第1圖的類比至數位轉換裝置100，為簡潔起見，以下僅說明差異之處。
校正系統330包含抖動擷取ADC 332、校正值產生電路334、運算電路336與訊號處理電路338。訊號處理電路338耦接於時脈產生器310的輸入端與抖動擷取ADC 332的輸入端之間。訊號處理電路338用於接收時脈訊號CKin，且用於在時脈訊號CKin輸入抖動擷取ADC 332之前對時脈訊號CKin進行以下一或多者之訊號處理：放大、除頻與斜率調整。在一些實施例中，訊號處理電路338處理後的時脈訊號CKin具有斜坡波形或鋸齒波形。訊號處理電路338藉由控制時脈訊號CKin的波形與頻率，以控制M之值與提升時脈訊號CKin的訊號雜訊比，以穩定《公式6》中多個常數的數值，提升校正系統330所獲得的取樣時間誤差t_jn的準確度。
抖動擷取ADC 332用於依據時脈訊號CKs_0取樣訊號處理電路338輸出的時脈訊號CKin，以產生並輸出量化輸出Qjit至校正值產生電路334。校正值產生電路334和運算電路336的元件、連接關係與運作分別相似於第1圖的校正值產生電路134和運算電路136，為簡潔起見，在此不重複贅述。
第4圖為依據本揭示文件一實施例的類比至數位轉換裝置400簡化後的功能方塊圖。類比至數位轉換裝置400包含時脈產生器410、多個待校正ADC 420_0~420_n-1與校正系統430。時脈產生器410相似於第1圖的時脈產生器110，為簡潔起見，在此不重複贅述。待校正ADC 420_0~420_n-1分別用於接收輸入訊號In_0~In_n-1，但本揭示文件不以此為限，待校正ADC 420_0~420_n-1無需接收不同的輸入訊號。待校正ADC 420_0~420_n-1用於依據時脈訊號CKs_0取樣輸入訊號In_0~In_n-1，以分別產生量化輸出Qtb_0~Qtb_n-1。換言之，待校正ADC 420_0~420_n-1的每一者皆依據時脈訊號CKs_0取樣。
校正系統430用於校正量化輸出Qout_0~Qout_n-1，以改善或消除量化輸出Qout_0~Qout_n-1中因為時脈訊號CKs_0的相位雜訊而引起的取樣誤差。校正系統430包含抖動擷取ADC 432、校正值產生電路434與多個運算電路436_0~436_n-1。運算電路436_0~436_n-1用於分別接收量化輸出Qtb_0~Qtb_n-1，且自校正值產生電路434接收校正值Vc。運算電路436_0~436_n-1還用於將量化輸出Qtb_0~Qtb_n-1的每一者減去校正值Vc，以分別產生量化輸出Qout_0~Qout_n-1。量化輸出Qout_0~Qout_n-1實質上分別為待校正ADC 420_0~420_n-1的正確取樣結果。
抖動擷取ADC 432與校正值產生電路434的元件、連接關係與運作分別相似於第1圖的抖動擷取ADC 132與校正值產生電路134，為簡潔起見，在此不重複贅述。值得一提的是，校正值產生電路434可使用量化輸出Qtb_0~Qtb_n-1的任一者計算校正值Vc。
第5圖為依據本揭示文件一實施例的類比至數位轉換裝置500簡化後的功能方塊圖。類比至數位轉換裝置500包含時脈產生器510、多個待校正ADC 520_0~520_n-1與校正系統530。校正系統530包含抖動擷取ADC 532、校正值產生電路534與多個運算電路536_0~536_n-1。類比至數位轉換裝置500相似於第4圖的類比至數位轉換裝置400，故以下僅說明差異之處。
待校正ADC 520_0~520_n-1用於分別依據多個時脈訊號CKs_0~CKs_n-1取樣輸入訊號In_0，以分別產生量化輸出Qtb_0~Qtb_n-1。時脈訊號CKs_0~CKs_n-1為時間交錯（time-interleaved）的時脈訊號。在一些實施例中，類比至數位轉換裝置500可用於實現時間交錯式ADC，且可包含多工器（未繪示於第5圖）以基於量化輸出Qout_0~Qout_n-1產生一數位輸出訊號。待校正ADC 520_0與抖動擷取ADC 532依據時脈訊號CKs_0取樣。在一些實施例中，時脈訊號CKs_0的相位領先其餘時間交錯時脈訊號CKs_1~CKs_n-1的相位。
在一些實施例中，第4圖的校正系統430或第5圖的校正系統530還包含訊號處理電路（未繪示），時脈訊號CKin在輸入第4圖的抖動擷取ADC 432或第5圖的抖動擷取ADC 532之前，訊號處理電路用於對時脈訊號CKin進行以下一或多者之訊號處理：放大、除頻與斜率調整。另外，訊號處理電路提供至第4圖的抖動擷取ADC 432或第5圖的抖動擷取ADC 532的時脈訊號CKs_0可以具有斜坡波形或鋸齒波形。
第6圖為依據本揭示文件一實施例的類比至數位轉換裝置600簡化後的功能方塊圖。類比至數位轉換裝置600包含時脈產生器610、待校正ADC 620與校正系統630。時脈產生器610與待校正ADC 620分別相似於第1圖的時脈產生器110與待校正ADC 120，為簡潔起見，在此不重複贅述。校正系統630用於校正量化輸出Qtb_0，以改善或消除量化輸出Qtb_0中因為時脈訊號CKs_0的相位雜訊而引起的取樣誤差，進而產生量化輸出Qout_0。
校正系統630包含抖動擷取ADC 632、校正值產生電路634與運算電路636。抖動擷取ADC 632用於依據時脈訊號CKin取樣時脈訊號CKs_0，以產生量化輸出Qjit，亦即抖動擷取ADC 632用於依據時脈產生器610的輸入取樣時脈產生器610的輸出。
校正值產生電路634用於自抖動擷取ADC 632接收量化輸出Qjit，且自待校正ADC 620接收量化輸出Qtb_0。校正值產生電路634還用於依據量化輸出Qjit和Qtb_0產生校正值Vc。在一實施例中，校正值Vc關連於時脈訊號CKs_0的相位雜訊，亦即關連於前述《公式3》的取樣誤差時間t_jn。運算電路636耦接於待校正ADC 620和校正值產生電路634，用於將量化輸出Qtb_0減去校正值Vc以校正取樣誤差，從而得到實質上為待校正ADC 620之正確取樣結果的量化輸出Qout_0。
接著說明校正電壓Vc的計算方式。在一些實施例中，抖動擷取ADC 632的量化輸出Qjit可以由以下的《公式8》表示，且《公式8》可依據和角公式改寫為以下《公式9》。在《公式8》和《公式9》中，符號「Tcin」代表時脈訊號CKin的週期，而「
Figure 02_image023
」為時脈訊號CKs_0的週期。
Figure 02_image025
《公式8》
Figure 02_image027
《公式9》
在1/M為正整數的實施例中，《公式9》可改寫為以下的《公式10》。由《公式10》可知，量化輸出Qjit實質上為常數（例如0）加上取樣時間誤差t_jn的常數倍，因為時脈訊號CKin的週期與M為已知參數。
Figure 02_image029
《公式10》
在一些實施例中，校正值產生電路634可以用第2圖的校正值產生電路200來實現。請同時參考第2圖與第6圖，在此情況下，誤差擷取電路210用於自抖動擷取ADC 632接收量化輸出Qjit，並用於依據時脈訊號CKin的週期自量化輸出Qjit計算出取樣時間誤差t_jn。在一些實施例中，誤差擷取電路210自量化輸出Qjit獲得取樣時間誤差t_jn與常數之積，進而獲得取樣時間誤差t_jn，其中由《公式10》可知此常數即為
Figure 02_image031
，亦即此常數負相關於時脈訊號CKin的週期，且負相關於M。
接著，校正值產生電路634會依據取樣時間誤差t_jn計算校正值Vc，其餘的計算過程相似於前述配合第2圖所描述的內容，為簡潔起見，在此不重複贅述。校正值產生電路634可將校正值Vc提供至運算電路636。
第7圖為依據本揭示文件一實施例的類比至數位轉換裝置700簡化後的功能方塊圖。類比至數位轉換裝置700包含時脈產生器710、待校正ADC 720與校正系統730。類比至數位轉換裝置700相似於第6圖的類比至數位轉換裝置600，為簡潔起見，以下僅說明差異之處。
校正系統730包含抖動擷取ADC 732、校正值產生電路734、運算電路736與訊號處理電路738。訊號處理電路738耦接於時脈產生器710的輸出端與抖動擷取ADC 732的輸入端之間。訊號處理電路738用於接收時脈訊號CKs_0，且用於在時脈訊號CKs_0輸入抖動擷取ADC 732之前對時脈訊號CKs_0進行以下一或多者之訊號處理：放大、除頻與斜率調整。在一些實施例中，訊號處理電路738處理後的時脈訊號CKs_0具有斜坡波形或鋸齒波形。訊號處理電路738藉由控制時脈訊號CKs_0的波形與頻率，以控制M之值與提升時脈訊號CKs_0的訊號雜訊比，以穩定《公式10》中多個常數的數值，提升校正系統730所獲得的取樣時間誤差t_jn的準確度。
抖動擷取ADC 732用於依據時脈訊號CKin取樣訊號處理電路738輸出的時脈訊號CKs_0，以產生並輸出量化輸出Qjit至校正值產生電路734。校正值產生電路734和運算電路736的元件、連接關係與運作分別相似於第6圖的校正值產生電路634和運算電路636，為簡潔起見，在此不重複贅述。
第8圖為依據本揭示文件一實施例的類比至數位轉換裝置800簡化後的功能方塊圖。類比至數位轉換裝置800包含時脈產生器810、多個待校正ADC 820_0~820_n-1與校正系統830。時脈產生器810相似於第1圖的時脈產生器110，為簡潔起見，在此不重複贅述。待校正ADC 820_0~820_n-1分別用於接收輸入訊號In_0~In_n-1，但本揭示文件不以此為限，待校正ADC 820_0~820_n-1無需接收不同的輸入訊號。待校正ADC 820_0~820_n-1用於依據時脈訊號CKs_0取樣輸入訊號In_0~In_n-1，以分別產生量化輸出Qtb_0~Qtb_n-1。換言之，待校正ADC 820_0~820_n-1的每一者皆依據時脈訊號CKs_0取樣。
校正系統830用於校正量化輸出Qout_0~Qout_n-1，以改善或消除量化輸出Qout_0~Qout_n-1中因為時脈訊號CKs_0的相位雜訊而引起的取樣誤差。校正系統830包含抖動擷取ADC 832、校正值產生電路834與多個運算電路836_0~836_n-1。運算電路836_0~836_n-1用於分別接收量化輸出Qtb_0~Qtb_n-1，且自校正值產生電路834接收校正值Vc。運算電路836_0~836_n-1還用以將量化輸出Qtb_0~Qtb_n-1的每一者減去校正值Vc，以分別產生量化輸出Qout_0~Qout_n-1。量化輸出Qout_0~Qout_n-1實質上分別為待校正ADC 820_0~820_n-1的正確取樣結果。
抖動擷取ADC 832與校正值產生電路834的元件、連接關係與運作分別相似於第6圖的抖動擷取ADC 632與校正值產生電路634，為簡潔起見，在此不重複贅述。值得一提的是，校正值產生電路834可使用量化輸出Qtb_0~Qtb_n-1的任一者計算校正值Vc。
第9圖為依據本揭示文件一實施例的類比至數位轉換裝置900簡化後的功能方塊圖。類比至數位轉換裝置900包含時脈產生器910、多個待校正ADC 920_0~920_n-1與校正系統930。校正系統930包含抖動擷取ADC 932、校正值產生電路934與多個運算電路936_0~936_n-1。類比至數位轉換裝置900相似於第8圖的類比至數位轉換裝置800，故以下僅說明差異之處。
待校正ADC 920_0~920_n-1用於分別依據多個時脈訊號CKs_0~CKs_n-1取樣輸入訊號In_0，以分別產生量化輸出Qtb_0~Qtb_n-1。時脈訊號CKs_0~CKs_n-1是時間交錯的時脈訊號。換言之，在一些實施例中，類比至數位轉換裝置900可以用於實現時間交錯式ADC，且可包含多工器（未繪示於第9圖）以基於量化輸出Qout_0~Qout_n-1產生一數位輸出訊號。待校正ADC 920_0依據時脈訊號CKs_0取樣。在一些實施例中，時脈訊號CKs_0的相位領先其餘時間交錯時脈訊號CKs_1~CKs_n-1的相位。
在一些實施例中，第8圖的校正系統830或第9圖的校正系統930還包含訊號處理電路（未繪示），時脈訊號CKs_0在輸入第8圖的抖動擷取ADC 832或第9圖的抖動擷取ADC 932之前，訊號處理電路用於對時脈訊號CKs_0進行以下一或多者之訊號處理：放大、除頻與斜率調整。另外，訊號處理電路提供至第8圖的抖動擷取ADC 832或第9圖的抖動擷取ADC 932的時脈訊號CKs_0可以具有斜坡波形或鋸齒波形。
在上述的多個實施例中，待校正ADC與抖動擷取ADC可以具有相同或不同的電路結構。
請同時參考第1圖和第10圖，第10圖為依據本揭示文件一實施例的量化輸出的頻譜示意圖。在第10圖的實施例中，時脈訊號CKin的頻率為52 MHz，時脈訊號CKs_0的頻率為247 MHz。具有斜坡形狀的頻譜10對應於第1圖中待校正的量化輸出Qtb_0。頻譜10的斜坡形狀代表量化輸出Qtb_0受到相位雜訊的影響而具有取樣誤差。另一方面，頻譜20對應於第1圖中校正後的量化輸出Qout_0。頻譜20不具有斜坡形狀的部分，從而證明校正後的量化輸出Qout_0已不受或幾乎不受相位雜訊之影響。
在說明書及申請專利範圍中使用了某些詞彙來指稱特定的元件。然而，所屬技術領域中具有通常知識者應可理解，同樣的元件可能會用不同的名詞來稱呼。說明書及申請專利範圍並不以名稱的差異做為區分元件的方式，而是以元件在功能上的差異來做為區分的基準。在說明書及申請專利範圍所提及的「包含」為開放式的用語，故應解釋成「包含但不限定於」。另外，「耦接」在此包含任何直接及間接的連接手段。因此，若文中描述第一元件耦接於第二元件，則代表第一元件可通過電性連接或無線傳輸、光學傳輸等信號連接方式而直接地連接於第二元件，或者通過其他元件或連接手段間接地電性或信號連接至該第二元件。
在此所使用的「及/或」的描述方式，包含所列舉的其中之一或多個項目的任意組合。另外，除非說明書中特別指明，否則任何單數格的用語都同時包含複數格的涵義。
以上僅為本揭示文件的較佳實施例，在不脫離本揭示文件的範圍或精神的情況下，可以對本揭示文件的結構進行各種修飾和均等變化。綜上所述，凡在以下請求項的範圍內對於本揭示文件所做的修飾以及均等變化，皆為本揭示文件所涵蓋的範圍。
100,300,400,500,600,700,800,900:類比至數位轉換裝置 110,310,410,510,610,710,810,910:時脈產生器 120,320,420,520,620,720,820,920:待校正類比至數位轉換器（ADC） 130,330,430,530,630,730,830,930:校正系統 132,332,432,532,632,732,832,932:抖動擷取ADC 134,334,434,534,634,734,834,934:校正值產生電路 136,336,636,736:運算電路 436_0~436_n-1:運算電路 536_0~536_n-1:運算電路 836_0~836_n-1:運算電路 936_0~936_n-1:運算電路 200:校正值產生電路 210:誤差擷取電路 220:微分電路 230:運算電路 dX(n)/dt:正確取樣結果的斜率 t_jn:取樣時間誤差 338,738:訊號處理電路 In_0~In_n-1:輸入訊號 Qtb_0~Qtb_n-1,Qjit,Qout_0~Qout_n-1:量化輸出 CKin,CKs_0~CKs_n-1:時脈訊號 Vc:校正值 10,20:頻譜
第1圖為依據本揭示文件一實施例的類比至數位轉換裝置簡化後的功能方塊圖。 第2圖為依據本揭示文件一實施例的校正值產生電路簡化後的功能方塊圖。 第3圖為依據本揭示文件一實施例的類比至數位轉換裝置簡化後的功能方塊圖。 第4圖為依據本揭示文件一實施例的類比至數位轉換裝置簡化後的功能方塊圖。 第5圖為依據本揭示文件一實施例的類比至數位轉換裝置簡化後的功能方塊圖。 第6圖為依據本揭示文件一實施例的類比至數位轉換裝置簡化後的功能方塊圖。 第7圖為依據本揭示文件一實施例的類比至數位轉換裝置簡化後的功能方塊圖。 第8圖為依據本揭示文件一實施例的類比至數位轉換裝置簡化後的功能方塊圖。 第9圖為依據本揭示文件一實施例的類比至數位轉換裝置簡化後的功能方塊圖。 第10圖為依據本揭示文件一實施例的量化輸出的頻譜示意圖。
100:類比至數位轉換裝置
110:時脈產生器
120:待校正類比至數位轉換器(ADC)
130:校正系統
132:抖動擷取ADC
134:校正值產生電路
136:運算電路
In_0:輸入訊號
Qtb_0,Qjit,Qout_0:量化輸出
CKin,CKs_0:時脈訊號
Vc:校正值

Claims (19)

  1. 一種校正系統，包含： 一抖動擷取類比至數位轉換器（ADC）用於依據一運作時脈訊號取樣一待取樣時脈訊號，以產生一第一量化輸出； 一校正值產生電路，用於接收該第一量化輸出與一待校正ADC的一第二量化輸出以產生一校正值，其中該運作時脈訊號用於驅動該待校正ADC取樣，且該校正值關聯於該運作時脈訊號的一相位雜訊；以及 一第一運算電路，耦接於該校正值產生電路，用於將該第二量化輸出減去該校正值以產生一第三量化輸出。
  2. 如請求項1所述之校正系統，其中，該校正值產生電路包含： 一誤差擷取電路，用於接收該第一量化輸出，並用於自該第一量化輸出獲得該待校正ADC的一取樣時間誤差，其中該取樣時間誤差關聯於該相位雜訊； 一微分電路，用於接收該第二量化輸出以計算該第二量化輸出的一斜率；以及 一第二運算電路，用於將該取樣時間誤差乘上該斜率以產生該校正值。
  3. 如請求項2所述之校正系統，其中，該誤差擷取電路自該第一量化輸出獲得該取樣時間誤差與一常數之積，進而獲得該取樣時間誤差，其中該常數負相關於該運作時脈訊號的週期。
  4. 如請求項3所述之校正系統，其中，該運作時脈訊號的週期為該待取樣時脈訊號的週期的M倍，其中M為正數且該常數正相關於M。
  5. 如請求項1所述之校正系統，其中，該校正系統另包含： 一訊號處理電路，用於在該待取樣時脈訊號輸入該抖動擷取ADC之前對該待取樣時脈訊號進行以下一或多者：放大、除頻與斜率調整。
  6. 如請求項5所述之校正系統，其中，該待取樣時脈訊號用於輸入一時脈產生器，該運作時脈訊號由該時脈產生器依據該待取樣時脈訊號產生。
  7. 如請求項5所述之校正系統，其中，該訊號處理電路輸出的該待取樣時脈訊號具有一斜坡波形或一鋸齒波形。
  8. 一種校正系統，包含： 一抖動擷取類比至數位轉換器（ADC），用於依據一運作時脈訊號取樣一待取樣時脈訊號，以產生一第一量化輸出； 一校正值產生電路，用於接收該第一量化輸出與一待校正ADC的一第二量化輸出以產生一校正值，其中該待取樣時脈訊號用於驅動該待校正ADC取樣，且該校正值關聯於該待取樣時脈訊號的一相位雜訊；以及 一第一運算電路，耦接於該校正值產生電路，用於將該第二量化輸出減去該校正值以產生一第三量化輸出。
  9. 如請求項8所述之校正系統，其中，該校正值產生電路包含： 一誤差擷取電路，用於接收該第一量化輸出，並用於自該第一量化輸出獲得該待校正ADC的一取樣時間誤差，其中該取樣時間誤差關聯於該相位雜訊； 一微分電路，用於接收該第二量化輸出以計算該第二量化輸出的一斜率；以及 一第二運算電路，用於將該取樣時間誤差乘上該斜率以產生該校正值。
  10. 如請求項9所述之校正系統，其中，該誤差擷取電路自該第一量化輸出獲得該取樣時間誤差與一常數之積，進而獲得該取樣時間誤差，其中該常數負相關於該運作時脈訊號的週期。
  11. 如請求項10所述之校正系統，其中，該運作時脈訊號的週期為該待取樣時脈訊號的週期的1/M倍，其中M為正數且該常數負相關於M。
  12. 如請求項8所述之校正系統，其中，該校正系統另包含： 一訊號處理電路，用於在該待取樣時脈訊號輸入該抖動擷取ADC之前對該待取樣時脈訊號進行以下一或多者：放大、除頻與斜率調整。
  13. 如請求項12所述之校正系統，其中，該運作時脈訊號用於輸入一時脈產生器，該待取樣時脈訊號由該時脈產生器依據該運作時脈訊號產生。
  14. 如請求項12所述之校正系統，其中，該訊號處理電路輸出的該待取樣時脈訊號具有一斜坡波形或一鋸齒波形。
  15. 一種類比至數位轉換裝置，包含： 一時脈產生器； 至少一待校正類比至數位轉換器（ADC），其中每個待校正ADC用於產生一第二量化輸出，且該至少一待校正ADC的其中之一依據該時脈產生器的輸出進行取樣以產生該第二量化輸出；以及 一校正系統，用於接收該時脈產生器的輸入、該時脈產生器的輸出以及該至少一待校正ADC的該其中之一的該第二量化輸出以產生一校正值，並用於依據該校正值校正每個待校正ADC的該第二量化輸出以產生一第三量化輸出； 其中該校正值關聯於該時脈產生器的輸出的一相位雜訊。
  16. 如請求項15所述之類比至數位轉換裝置，其中，該至少一待校正ADC包含多個待校正ADC，其中每個待校正ADC依據該時脈產生器的輸出取樣。
  17. 如請求項15所述之類比至數位轉換裝置，其中，該至少一待校正ADC包含多個待校正ADC，其中該多個待校正ADC依據多個時間交錯時脈訊號取樣，該多個時間交錯時脈訊號包含該時脈產生器的輸出，且該時脈產生器的輸出的相位領先該多個時間交錯時脈訊號中其餘時間交錯時脈訊號的相位。
  18. 如請求項15所述之類比至數位轉換裝置，其中，該至少一待校正ADC包含多個待校正ADC，其中該校正系統包含： 一抖動擷取ADC，用於依據該時脈產生器的輸出取樣該時脈產生器的輸入，以產生一第一量化輸出； 一校正值產生電路，用於接收該第一量化輸出與該至少一待校正ADC的該其中之一的該第二量化輸出以產生該校正值；以及 多個第一運算電路，耦接於該校正值產生電路，且分別耦接於該多個待校正ADC，其中每個第一運算電路用於將該多個待校正ADC中對應一者的該第二量化輸出減去該校正值以產生該第三量化輸出。
  19. 如請求項15所述之類比至數位轉換裝置，其中，該至少一待校正ADC包含多個待校正ADC，其中該校正系統包含： 一抖動擷取ADC，用於依據該時脈產生器的輸入取樣該時脈產生器的輸出，以產生一第一量化輸出； 一校正值產生電路，用於接收該第一量化輸出與該至少一待校正ADC的該其中之一的該第二量化輸出以產生該校正值；以及 多個第一運算電路，耦接於該校正值產生電路，且分別耦接於該多個待校正ADC，其中每個第一運算電路用於將該多個待校正ADC中對應一者的該第二量化輸出減去該校正值以產生該第三量化輸出。
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