TWI789198B - 掃描鏈設計與電路測試方法 - Google Patents

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Abstract

一種掃描鏈設計方法包含：依據閘級列表得到多個測試點；決定正整數M與N，其中M與N不大於該些測試點的數量X；依據優先條件，在該些測試點中取出M、N個分別作為第一、第二組測試點；依據第一組測試點得到第一測試覆蓋率及第一測試圖樣數，及依據第二組測試點得到第二測試覆蓋率及第二測試圖樣數；依據第一及第二測試覆蓋率得到預估測試覆蓋率曲線；依據預估測試覆蓋率曲線、第一及第二測試圖樣數決定最佳化數量O，其中O不大於數量X；及依據優先條件及最佳化數量O來在該些測試點中選取O個，並據以配置掃描鏈。

Description

掃描鏈設計與電路測試方法
本發明是關於一種測試方法，特別是關於一種掃描鏈的設計與測試方法。
在使用掃描鏈的電路測試中，掃描鏈中的測試點設置與測試的效能有關。若設置了效率不佳的測試點於掃描鏈中，其浪費了電路面積。若測試點的數量不足，則測試覆蓋率無法達到所需的標準。因此，要如何設計掃描鏈已成為本領域被關注的問題之一。
本發明揭露一種掃描鏈設計方法，包含：依據目標電路的閘級列表得到目標電路的多個測試點；決定第一數值M與第二數值N，其中M與N為不大於該些測試點的數量的正整數，且N不等於M；依據優先條件，在該些測試點中取出M個測試點作為第一組測試點，以及在該些測試點中取出N個測試點作為第二組測試點；依據第一組測試點得到第一測試覆蓋率以及第一測試圖樣數，以及依據第二組測試點得到第二測試覆蓋率以及第二測試圖樣數；依據第一測試覆蓋率以及第二測試覆蓋率得到預估測試覆蓋率曲線；依據預估測試覆蓋率曲線、第一測試圖樣數以及第二測試圖樣數決定最佳化數量O，其中O為不大於該些測試點的數量的正整數；及依據優先條件以及最佳化數量O來在該些測試點中選取O個測試點，並據以配置閘級列表的掃描鏈。
本發明揭露一種電路測試方法，包含：依據目標電路的閘級列表決定目標電路的X個測試點，其中X為正整數；依據X個測試點優先條件取得排序；取得X個測試點對應的預估測試覆蓋率曲線；依據預估測試覆蓋率曲線決定最佳化數量O個測試點，其中預估測試覆蓋率曲線中對應最佳化數量O個測試點的斜率不大於閾值，且O為不大於X的正整數；將排序中的第一者至該第O者的測試點***至閘級列表的初始掃描鏈中以產生掃描鏈；及依據掃描鏈對目標電路進行測試。
本發明的掃描鏈設計方法與電路測試方法對目標電路中的所有測試點進行排序，依照排序的優先條件取得一對應的測試覆蓋率曲線，接著再由測試覆蓋率曲線中決定最佳測試點數量以設置掃描鏈。本發明取得的最佳測試點數量使得在使用掃描鏈測試時具有足夠的測試覆蓋率、合理的電路面積與測試時間。
圖1依據本發明一些實施例中繪示掃描鏈(scan chain)10與目標電路20的示意圖。在一些實施例中，目標電路20代表一晶片中具有邏輯功能性的部分，而掃描鏈10為該晶片在一掃描階段用以測試目標電路20的部分。
在一些實施例中，掃描鏈10包含目標電路20中的部分節點。具體來說，掃描鏈10包含多個觸發器SDFF，其中該些觸發器SDFF為目標電路20中的節點。掃描鏈10利用該些觸發器SDFF來設定目標電路20，並掃描該些觸發器SDFF的狀態以檢測目標電路20的狀態。在一些實施例中，觸發器SDFF亦稱為時序元件掃描觸發器。掃描鏈10還包含測試點TP。測試點TP不屬於目標電路20，其用以傳入及/或接收目標電路20中一節點的訊號。觸發器SDFF與測試點TP連結串成掃描鏈10。在一些實施例中，測試點TP可設置於掃描鏈10中任意位置，本發明不限於圖1所示的掃描鏈10的排序方式。
在掃描階段中，掃描鏈10的掃描輸入端SI用以接收測試訊號ST，並依據時脈將測試訊號傳入掃描鏈10中。觸發器SDFF與測試點TP分別連接至目標電路20，並用以將接收的測試訊號ST傳入目標電路20。掃描鏈10的掃描輸出端SO用以輸出測試結果。在一些實施例中，測試訊號ST由自動測試圖樣產生(automatic test pattern generation，後簡稱ATPG)工具產生。
在一些實施例中，測試點TP分為控制點(control point)與觀察點(observation point)。控制點用以控制傳入目標電路20的訊號，而觀察點用以接收目標電路20輸出的訊號。具體來說，控制點可獨立於測試訊號ST，額外接收控制訊號SC，並用以將控制訊號傳入目標電路20。觀察點用以將由目標電路20輸出的訊號於掃描輸出端SO輸出為測試結果的至少一部份。
當掃描鏈10中的測試點TP的數量越多時，代表目標電路20中可被測試的節點與可以觀察的節點越多，亦即測試覆蓋率越高。越高測試覆蓋率可提供該晶片越高的可測性(testability)。一般來說，在晶片下線(tape-out)之前需經過掃描測試，而掃描測試的測試覆蓋率有一最低限度的要求以確保晶片的功能正常。因此，越高測試覆蓋率除了可提更可信的測試結果之外，亦越易符合測試覆蓋率的最低限度。
然而，當掃描鏈10中的測試點TP的數量越多時，測試點TP所佔用電路的面積也越大。此外，測試訊號ST的樣本數量(亦稱為測試圖樣)亦隨著目標電路20的複雜度增加。當測試圖樣的數量(後簡稱測試圖樣數)增加時，該晶片在掃描階段所需要的測試時間從而拉長。因此，本發明提供一種方法200(繪示於圖2)用以在測試覆蓋率、測試點TP占用的電路面積與測試圖樣數中取得一權衡狀態，使該晶片的掃描鏈10可符合測試覆蓋率的最低限度，亦不使測試點TP占用過多的電路面積，以及不使用過多的測試圖樣。方法200用以設計掃描鏈10並依據設計的掃描鏈10來測試目標電路20。在一些實施例中，至少部分的方法200由一電子設計自動化(electronic design automation，後簡稱EDA)工具來執行。方法200包含步驟201~210。為了易於理解，方法200延用圖1中的參考標號來說明。
在步驟201中，取得目標電路20的暫存器傳輸級(register transfer level，後簡稱RTL)。在步驟202中，將RTL轉換成目標電路20的閘級列表(gate-level netlist)。在一些實施例中，依據閘級列表取得一初始掃描鏈，其中當利用初始掃描鏈來對目標電路20進行掃描時，測試覆蓋率為C0(後詳述於圖3)且需要的測試圖樣數為P0(後詳述於圖3)。
在步驟203中，依據目標電路20的閘級列表得到目標電路20的X個測試點TP，其中X為大於1的正整數。將目標電路20的閘級列表中所有的節點評估出來，並選擇部分的節點為測試點TP。在一些實施例中，被選擇的節點為目標電路20中對目標電路20中所產生的運算結果(及/或測試結果)具有一定影響力的節點。具體來說，當該些被選擇的節點在被輸入不同的值時，目標電路20的運算結果會連帶跟著不同。或是當目標電路20接收到的訊號不同時，該些被選擇的節點會從目標電路20接收到不同的運算結果。在一些實施例中，更依據一優先條件將該些測試點TP排序，其中該優先條件為該些節點對目標電路20的運算結果的影響力。當一節點為眾節點中最具影響力的一者時，該節點被排列為該些測試點TP的排序中的第一者。
在步驟204中，決定數值M與數值N，其中M與N為不大於X的正整數，且M與N不相等。在一些實施例中，M與N大約決定在X的1/3倍或1/4倍附近。在步驟205中，依據優先條件在X個測試點TP中取出M個測試點作為第一組測試點，以及在X個測試點TP中取出N個測試點作為第二組測試點。具體來說，因測試點TP依據優先條件形成一排序，第一組測試點中包含X個測試點TP的排序中的第一個至第M個測試點TP。相似地，第二組測試點中包含X個測試點TP的排序中的第一個至第N個測試點TP。
在步驟206中，依據第一組測試點得到第一測試覆蓋率C1以及第一測試圖樣數P1，以及依據第二組測試點得到第二測試覆蓋C2率以及第二測試圖樣數P2。在步驟207中，依據第一測試覆蓋率C1以及第二測試覆蓋率C2得到預估測試覆蓋率曲線30。請同時參考圖3，圖3為本發明一些實施例中預估測試覆蓋率曲線30與測試圖樣數曲線40的示意圖。預估測試覆蓋率曲線30與測試圖樣數曲線40分別為預估測試覆蓋率與測試圖樣數對應測試點TP的數量的曲線圖。由圖3可知，當測試點TP數量增加時，測試覆蓋率增加以及測試圖樣數降低。
第一組測試點與第二組測試點分別被***初始掃描鏈以產生第一掃描鏈與第二掃描鏈。在一些實施例中，ATPG工具依據掃描鏈的配置計算出測試圖樣的數量需求。接著，ATPG工具用以分別產生P1與P2個測試圖樣並傳入第一掃描鏈與第二掃描鏈，以得到第一測試覆蓋率C1與第二測試覆蓋率C2。接著再對第一測試覆蓋率C1與第二測試覆蓋率C2進行擬合(fitting)以得到預估測試覆蓋率曲線30，並依據預估測試覆蓋率曲線30得到對應的測試圖樣數曲線40。
在一些實施例中，預估測試覆蓋率曲線30以多項方程式與指數方程式擬合而得。確切來說，在測試點數量不大於A的情況下，EDA工具以多項方程式擬合預估測試覆蓋率曲線30的第一部分31，以及在測試點數量大於A且小於X的情況下，EDA工具以指數方程式擬合預估測試覆蓋率曲線30的第二部分32。例如，預估測試覆蓋率曲線30可以方程式(1)與(2)表示：
Figure 02_image001
；if
Figure 02_image003
(1)；
Figure 02_image005
；if
Figure 02_image007
(2)。
其中，x為測試點數量；y為測試覆蓋率；a 1、a 2、b 1、b 2、c 1及c 2為擬合常數。然而，本發明不限於此，各種適合的擬合方式均在本發明的範疇中。
在步驟208中，依據預估測試覆蓋率曲線30、第一測試圖樣數P1與第二測試圖樣數P2決定測試點TP的一最佳化數量O，其中O為不大於X的正整數。由預估測試覆蓋率曲線30可知，測試覆蓋率在測試點TP的數量接近X時變化不大。雖然持續增加測試點TP的數量可使測試覆蓋率持續上升，但測試覆蓋率上升的幅度逐漸降低。此外，雖然持續增加測試點TP的數量可使測試圖樣數持續下降，但測試圖樣數下降的幅度逐漸降低。因此，在測試覆蓋率的最低限度以上的範圍中，評估測試覆蓋率增加的幅度、測試圖樣數下降的幅度以及增加測試點TP的數量所占用的電路面積來選取最佳化數量O，以達到一權衡狀態，不致使為取得較大的測試覆蓋率而占用過多的電路面積或是過長的測試時間。應注意的是，在本實施例中，測試圖樣數和測試時間正相關，測試時間又和測試成本正相關，因此降低測試圖樣數即代表降低測試時間及測試成本。舉例來說，減少百分之二十的測試圖樣數，大致可以使測試時間降低減少百分之二十，即大致降低百分之二十的測試成本。在測試點TP數量為O的情況下，可得到最佳化測試覆蓋率Copt以及最佳化測試圖樣數Potp。
在一些實施例中，預估測試覆蓋率曲線30為一絕對遞增函數，且遞增幅度隨著測試點TP數量增加而降低，因此預估測試覆蓋率曲線30的斜率亦隨著測試點TP數量增加而降低。最佳化數量O可依據預估測試覆蓋率曲線30的斜率來決定。例如，尋找預估測試覆蓋率曲線30的斜率不大於一閾值之處對應的測試點數量，以決定為最佳化數量O。
在其他實施例中，預估測試覆蓋率曲線30與測試圖樣數曲線40之對應關係與圖3不同。請參考圖4與圖5。相較於圖3，在圖4的測試圖樣數曲線40在預估測試覆蓋率曲線30已進入飽和階段(第二部分32)時有一個明顯轉折。因測試圖樣數在該轉折處TN之後的變化趨近飽和，為了達到有效率地降低測試圖樣數的效果，所以在該轉折處TN對應的測試點TP數量被決定為最佳化數量O。相較於圖3，在圖5的測試圖樣數曲線40隨著測試點TP數量平滑降低，因此最佳化數量O僅依據預估測試覆蓋率曲線30的變化來決定。
在一些先前技藝中，為了要獲取較高的測試覆蓋率，掃描鏈中***了過多的測試點，例如圖3~5中所示的OS點。藉由本發明的方法，掃描鏈10可由一個較佳的權衡狀態來設置，不僅降低了測試點TP與測試圖樣的數量，測試覆蓋率亦可維持在最低限度之上。
在步驟209中，依據優先條件選取X個測試點TP中的O個測試點TP，並據以配置閘級列表的掃描鏈。將選取的O個測試點TP***初始掃描鏈，並對應將O個測試點TP實質地設置於晶片上的掃描鏈10中。在步驟210中，ATPG系統產生數量為Potp的測試圖樣並傳入具有O個測試點TP的掃描鏈10，以對目標電路20進行掃描測試。
上文的敘述簡要地提出了本申請某些實施例之特徵，而使得本申請所屬技術領域具有通常知識者能夠更全面地理解本申請內容的多種態樣。本申請所屬技術領域具有通常知識者當可明瞭，其可輕易地利用本申請內容作為基礎，來設計或更動其他製程與結構，以實現與此處該之實施方式相同的目的和/或達到相同的優點。本申請所屬技術領域具有通常知識者應當明白，這些均等的實施方式仍屬於本申請內容之精神與範圍，且其可進行各種變更、替代與更動，而不會悖離本申請內容之精神與範圍。
10:掃描鏈 20:目標電路 SI:掃描輸入端 SO:掃描輸出端 ST:測試訊號 SC:控制訊號 SDFF:觸發器 TP:測試點. 200:方法 201:步驟 202:步驟 203:步驟 204:步驟 205:步驟 206:步驟 207:步驟 208:步驟 209:步驟 210:步驟 30:預估測試覆蓋率曲線 31:第一部分 32:第二部分 40:測試圖樣數曲線 C0:測試覆蓋率 C1:測試覆蓋率 C2:測試覆蓋率 Copt:最佳測試覆蓋率 P0:測試圖樣數 P1:測試圖樣數 P2:測試圖樣數 Popt:最佳測試圖樣數 OS:點 M:測試點數量 N:測試點數量 A:測試點數量 X:測試點數量 O:最佳測試點數量 TN:轉折處
在閱讀了下文實施方式以及附隨圖式時，能夠最佳地理解本申請的多種態樣。應注意到，根據本領域的標準作業習慣，圖中的各種特徵並未依比例繪製。事實上，為了能夠清楚地進行描述，可能會刻意地放大或縮小某些特徵的尺寸。 圖1為本發明一些實施例中，掃描鏈與目標電路的示意圖。 圖2為本發明一些實施例中，用以設計掃描鏈並依據設計的掃描鏈來測試目標電路的方法的流程圖。 圖3為本發明一些實施例中，預估測試覆蓋率曲線與測試圖樣數曲線的示意圖。 圖4與圖5為本發明其他實施例中，預估測試覆蓋率曲線與測試圖樣數曲線的示意圖。
200:方法
201:步驟
202:步驟
203:步驟
204:步驟
205:步驟
206:步驟
207:步驟
208:步驟
209:步驟
210:步驟

Claims (10)

  1. 一種掃描鏈設計方法，包含：依據一目標電路的一閘級列表(gate-level netlist)得到該目標電路的複數個測試點；決定一第一數值M與一第二數值N，其中M與N為不大於該些測試點的數量的正整數，且N不等於M；依據該些測試點對該目標電路的影響力決定一優先條件，並依據該優先條件在該些測試點中取出M個測試點作為一第一組測試點，以及在該些測試點中取出N個測試點作為一第二組測試點，其中具有該些影響力中的最大者的測試點排序為該優先條件中的第一者；依據該第一組測試點得到一第一測試覆蓋率以及一第一測試圖樣數，以及依據該第二組測試點得到一第二測試覆蓋率以及一第二測試圖樣數；依據該第一測試覆蓋率以及該第二測試覆蓋率得到一預估測試覆蓋率曲線；依據該預估測試覆蓋率曲線、該第一測試圖樣數以及該第二測試圖樣數決定一最佳化數量O，其中O為不大於該些測試點的數量的正整數；及依據該優先條件以及該最佳化數量O來在該些測試點中選取O個測試點，並據以配置該閘級列表的一掃描鏈。
  2. 如請求項1的掃描鏈設計方法，更包含： 取得該目標電路的一暫存器傳輸級(register transfer level，RTL)；及將該RTL轉換成該閘級列表。
  3. 如請求項1的掃描鏈設計方法，更包含：將一自動測試圖樣產生(ATPG)系統產生的複數個測試圖樣傳入該掃描鏈以對該目標電路進行測試。
  4. 如請求項1的掃描鏈設計方法，其中該閘級列表對應一初始掃描鏈，其中在依據該優先條件以及該最佳化數量來在該些測試點中選取O個測試點，並據以配置該閘級列表的該掃描鏈的步驟中，將該O個測試點***該初始掃描鏈以配置該掃描鏈。
  5. 如請求項4的掃描鏈設計方法，其中依據該第一測試覆蓋率以及該第二測試覆蓋率得到該預估測試覆蓋率曲線的步驟包含：將該優先條件中的一第一者至第N者的測試點***至該初始掃描鏈中以產生一第一掃描鏈；將該優先條件中的一第一者至第M者的測試點***至該初始掃描鏈中以產生一第二掃描鏈；及將一ATPG系統產生的複數個測試圖樣載入該第一掃描鏈與該第二掃描鏈以分別產生一第一測試覆蓋率與一第二測試覆蓋率。
  6. 如請求項5的掃描鏈設計方法，其中依據該第一測試覆蓋率以及該第 二測試覆蓋率得到該預估測試覆蓋率曲線的步驟更包含：依據該第一測試覆蓋率與該第二測試覆蓋率擬合該預估測試覆蓋率曲線。
  7. 一種電路測試方法，包含：依據一目標電路的一閘級列表決定該目標電路的X個測試點，其中X為正整數；依據該X個測試點對該目標電路的影響力決定一優先條件，並依據該優先條件決定一排序，其中具有該些影響力中的最大者的測試點為該排序中的第一者；取得該X個測試點對應的一預估測試覆蓋率曲線；依據該預估測試覆蓋率曲線決定一最佳化數量O個測試點，其中該預估測試覆蓋率曲線中對應該最佳化數量O個測試點的一斜率不大於一閾值，且O為不大於X的正整數；將該排序中的一第一者至該第O者的測試點***至該閘級列表的一初始掃描鏈中以產生一掃描鏈；及依據該掃描鏈對該目標電路進行測試。
  8. 請求項7的電路測試方法，其中取得該X個測試點對應的該預估測試覆蓋率曲線的步驟包含：將該排序中的一第一者至第N者的測試點***至該初始掃描鏈中以產生一第一掃描鏈；將該排序中的一第一者至第M者的測試點***至該初始掃描鏈中以 產生一第二掃描鏈；及將一ATPG系統產生的複數個測試圖樣載入該第一掃描鏈與該第二掃描鏈以分別產生一第一測試覆蓋率與一第二測試覆蓋率。
  9. 請求項8的電路測試方法，其中取得該X個測試點對應的該預估測試覆蓋率曲線的步驟更包含：依據該第一測試覆蓋率與該第二測試覆蓋率擬合該預估測試覆蓋率曲線。
  10. 請求項9的電路測試方法，其中依據該第一測試覆蓋率與該第二測試覆蓋率擬合該預估測試覆蓋率曲線的步驟包含：依據一多項方程式擬合該預估測試覆蓋率曲線的一第一部分；及依據一指數方程式擬合該預估測試覆蓋率曲線的一第二部分，其中該多項方程式表示為y=a 1 x 2+b 1 x+c 1，該指數方程式表示為
    Figure 111100210-A0305-02-0016-2
     其中a1、a2、b1、b2、c1、c2為擬合常數，y為測試覆蓋率，x為該測試點的數量，該第一部分為該排序中的該第一者至第A者的一範圍，以及該第二部分為該排序中該第A者至第X者的一範圍，其中A小於N，且A大於M。
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