TWI779318B - Three-dimensional memory device and method for forming the same - Google Patents
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Abstract
Description
本發明是關於半導體元件，特別是關於一種三維記憶體元件及其製作方法。The invention relates to a semiconductor element, in particular to a three-dimensional memory element and a manufacturing method thereof.
隨著製程技術、電路設計、程式設計演算法和製造製程的進步，半導體元件例如記憶體元件的尺寸已逐漸微縮至更小的尺寸，以獲得更高的集密度。然而，當平面式記憶體單元的特徵尺寸接近下限時，製程技術變得越來越有挑戰性且造價昂貴，使得平面式記憶體單元的儲存密度受到限制。With the progress of process technology, circuit design, programming algorithm and manufacturing process, the size of semiconductor devices such as memory devices has gradually shrunk to smaller sizes to obtain higher density. However, when the feature size of the planar memory cell approaches the lower limit, the process technology becomes more and more challenging and expensive, so that the storage density of the planar memory cell is limited.
三維（three dimensional, 3D）記憶體元件架構可以解決平面式記憶體的密度限制。3D記憶體元件架構包括記憶體陣列和用於控制傳送和接收來自記憶體陣列的信號的外圍元件。Three dimensional (3D) memory device architectures can address the density limitations of planar memories. The 3D memory device architecture includes a memory array and peripheral components for controlling the transmission and reception of signals from the memory array.
本發明目的在於提供一種三維(3D)記憶體元件及其製作方法。The purpose of the present invention is to provide a three-dimensional (3D) memory element and a manufacturing method thereof.
根據本發明一實施例提供的一種3D記憶體元件，包括一基底、一外圍電路位在該基底上、一記憶體疊層，其包括位在該外圍電路之上的交錯的多個導電層和多個介電質層、一第一半導體層位在該記憶體疊層之上、一第二半導體層位在該第一半導體層之上並與該第一半導體層接觸、多個通道結構，其中各該通道結構垂直地延伸穿過該記憶體疊層和該第一半導體層，以及一絕緣結構垂直地延伸穿過該記憶體疊層、該第一半導體層和該第二半導體層。A 3D memory element provided according to an embodiment of the present invention includes a substrate, a peripheral circuit on the substrate, and a memory stack, which includes a plurality of staggered conductive layers on the peripheral circuit and a plurality of dielectric layers, a first semiconductor layer on the memory stack, a second semiconductor layer on the first semiconductor layer and in contact with the first semiconductor layer, a plurality of channel structures, Each of the channel structures vertically extends through the memory stack and the first semiconductor layer, and an insulating structure vertically extends through the memory stack, the first semiconductor layer and the second semiconductor layer.
根據本發明另一實施例提供的一種3D記憶體元件，包括一第一半導體結構、一第二半導體結構以及位在該第一半導體結構和該第二半導體結構之間的一鍵合界面。第一半導體結構包括一外圍電路。第二半導體結構包括一記憶體疊層，其包括交錯的導電層和介電質層、一摻雜半導體層、多個通道結構，其中各該通道結構垂直地延伸穿過該記憶體疊層並延伸到該摻雜半導體層內並且電性連接到該外圍電路，以及絕緣結構，其垂直地延伸穿過該記憶體疊層和該摻雜半導體層並且橫向延伸以將該些通道結構區分成多個區塊。A 3D memory device provided according to another embodiment of the present invention includes a first semiconductor structure, a second semiconductor structure, and a bonding interface between the first semiconductor structure and the second semiconductor structure. The first semiconductor structure includes a peripheral circuit. The second semiconductor structure includes a memory stack, which includes alternating conductive layers and dielectric layers, a doped semiconductor layer, a plurality of channel structures, wherein each of the channel structures extends vertically through the memory stack and extending into the doped semiconductor layer and electrically connected to the peripheral circuit, and an insulating structure extending vertically through the memory stack and the doped semiconductor layer and extending laterally to divide the channel structures into multiple blocks.
根據本發明又另一實施例提供的一種用於形成3D記憶體元件的方法，步驟包括在基底的第一側上的摻雜區域中形成溝槽，隨後形成在摻雜區域之上和溝槽中的犧牲層以及在犧牲層上的介電質疊層，然後形成垂直地延伸穿過介電質疊層和犧牲層並延伸到摻雜區域內的通道結構，接著形成垂直地延伸穿過介電質疊層並連接到溝槽的開口，接著通過開口形成位在摻雜區域和介電質疊層之間的摻雜半導體層來置換掉犧牲層。後續，在開口和溝槽中形成絕緣結構。接著，從基底相對於第一側的第二側將基底薄化，直到到達絕緣結構的端部並且暴露出摻雜區域為止。According to yet another embodiment of the present invention, there is provided a method for forming a 3D memory element, the steps include forming a trench in a doped region on a first side of a substrate, and then forming a groove over the doped region and the trench The sacrificial layer in the sacrificial layer and the dielectric stack on the sacrificial layer, and then form a channel structure extending vertically through the dielectric stack and the sacrificial layer and extending into the doped region, and then form a vertically extending through the dielectric The dielectric stack is connected to the opening of the trench, and then a doped semiconductor layer is formed through the opening to replace the sacrificial layer between the doped region and the dielectric stack. Subsequently, an insulating structure is formed in the opening and the trench. Next, the substrate is thinned from its second side opposite the first side until the end of the insulating structure is reached and the doped regions are exposed.
根據本發明再另一實施例提供的一種用於形成3D記憶體元件的方法，步驟包括在第一基底上形成外圍電路，在第二基底的第一側上形成通道結構和絕緣結構，每個通道結構和絕緣結構垂直地延伸穿過第二基底上的記憶體疊層和摻雜半導體層並延伸到第二基底的第一側上的摻雜區域內。接著將第一基底和第二基底以面對面方式被鍵合，使得記憶體疊層在外圍電路之上。從第二基底相對於第一側的第二側將第二基底薄化，直到到達絕緣結構的端部並且暴露出第二基底的摻雜區域為止。According to still another embodiment of the present invention, a method for forming a 3D memory element is provided, the steps include forming a peripheral circuit on a first substrate, forming a channel structure and an insulating structure on a first side of a second substrate, each The channel structure and the isolation structure extend vertically through the memory stack and the doped semiconductor layer on the second substrate and into the doped region on the first side of the second substrate. Then the first substrate and the second substrate are bonded in a face-to-face manner, so that the memory is laminated on the peripheral circuit. The second substrate is thinned from a second side of the second substrate relative to the first side until an end of the insulating structure is reached and doped regions of the second substrate are exposed.
接下來文中實施例的具體配置和佈置僅是為了便於說明本發明的目的，並非用來限制本發明。相關領域的技術人員應可理解，在不脫離本發明的精神和範圍的情況下，可以使用其他配置和佈置。對於相關領域的技術人員顯而易見的是，本發明還可以應用在其他應用中。The specific configuration and arrangement of the following embodiments are only for the purpose of illustrating the present invention, and are not intended to limit the present invention. A person skilled in the relevant art will appreciate that other configurations and arrangements may be used without departing from the spirit and scope of the invention. It will be apparent to those skilled in the relevant art that the present invention may find application in other applications as well.
應注意到，在說明書中對「一個實施例」、「實施例」、「示例性實施例」、「一些實施例」等的引用表示所描述的實施例可以包括特定的特徵、結構或特性，但是未必每個實施例都包括該特定的特徵、結構或特性。另外，這種短語也未必是指向相同的一實施例。此外，當結合實施例描述特定特徵、結構或特性時，無論是否明確描述，結合其他實施例來實現這樣的特徵、結構或特性都在相關領域的技術人員的知識範圍內。It should be noted that references in the specification to "one embodiment," "an embodiment," "exemplary embodiment," "some embodiments," etc. mean that the described embodiments may include particular features, structures, or characteristics, But not every embodiment includes that particular feature, structure or characteristic. Additionally, such phrases are not necessarily referring to the same embodiment. Furthermore, when a particular feature, structure, or characteristic is described in conjunction with an embodiment, it is within the purview of those skilled in the relevant arts to implement such feature, structure, or characteristic in conjunction with other embodiments, whether or not explicitly described.
通常，可以至少部分地藉由上下文中的用法來理解文中使用的術語。例如，至少部分取決於上下文，本文所使用的術語「一個或多個」可以用於以單數意義描述任何特徵、結構或特性，或者也可以用於以複數意義描述特徵、結構或特性的組合。類似地，至少部分取決於上下文，例如「一種」、「一個」、「該」或「所述」等術語同樣可以被理解為表達單數用法或表達複數用法。另外，術語「基於」、「根據」並不限於被理解為表達一組排他性的因素，而是可以允許未明確描述的其他因素存在，其同樣至少部分地取決於上下文。In general, terms used herein can be understood at least in part by usage in context. For example, as used herein, the term "one or more" can be used to describe any feature, structure or characteristic in the singular or a combination of features, structures or characteristics in the plural, depending at least in part on the context. Similarly, terms such as "a", "an", "the" or "said" may equally be read to express singular usage or to express plural usage, depending at least in part on the context. In addition, the terms "based on" and "according to" are not limited to be understood as expressing an exclusive set of factors, but may allow the existence of other factors not explicitly described, which also depend at least in part on the context.
應當容易理解的是，本發明中的「在…上」、「在…之上」和「在…上方」的含義應以最寬廣的方式來解釋，使得「在…上」並不限於指向「直接在某物上」，其也可包括其間具有中間特徵或層的「在某物上」的含義。並同理，「在…之上」或「在…上方」並不限於 「在某物之上」或「在某物上方」的含義，其也可包括其間沒有中間特徵或層的「直接位在某物之上」或「直接位在某物上方」的含義。It should be readily understood that the meanings of "on", "on" and "above" in the present invention should be interpreted in the broadest manner, so that "on" is not limited to pointing to " Directly on something, which can also include the meaning of "on something" with intermediate features or layers in between. And likewise, "on" or "above" is not limited to the meaning of "on something" or "above something" and may also include "immediately positioned" with no intervening features or layers in between. On top of something" or "directly above something".
此外，為了便於描述，可以在本文使用例如「在…之下」、「在…下方」、「下」、「在…之上」、「上」等空間相對術語來描述如圖所示的一個元件或特徵與另一個（或多個）元件或特徵的關係。除了附圖中所示的取向之外，空間相對術語旨在涵蓋元件在使用或步驟中的不同取向。該元件可以以其他方式定向（旋轉90度或在其他取向）並且同樣可以對應地解釋本文使用的空間相關描述詞。In addition, for ease of description, spatially relative terms such as "under", "under", "below", "over", "over" and other spatially relative terms may be used herein to describe an object as shown in the figures. The relationship of an element or feature to another element or feature(s). Spatially relative terms are intended to encompass different orientations of elements in use or procedure in addition to the orientation depicted in the figures. The element may be otherwise oriented (rotated 90 degrees or at other orientations) and the spatially relative descriptors used herein interpreted accordingly.
如本文所使用的，術語「基底」是指在其上製作元件及/或設置後續材料層的材料。基底包括「頂」表面和「底」表面。基底的頂表面通常是形成半導體元件的位置。因此，除非文中另外說明，否則半導體元件通常是形成在基底的頂側。底表面與頂表面相對，並且因此基底的底側與基底的頂側相對。基底本身可以被圖案化。設置在基底頂部的材料可以被圖案化或者可以保持未被圖案化。此外，基底可以包括多種半導體材料，例如矽、鍺、砷化鎵、磷化銦等。可替換地，基底可以由非導電材料製成，例如玻璃、塑膠或藍寶石晶圓。As used herein, the term "substrate" refers to the material on which components are fabricated and/or subsequent layers of material are disposed. The substrate includes a "top" surface and a "bottom" surface. The top surface of the substrate is typically where semiconductor elements are formed. Accordingly, semiconductor elements are typically formed on the top side of the substrate unless the context indicates otherwise. The bottom surface is opposite the top surface, and thus the bottom side of the substrate is opposite the top side of the substrate. The substrate itself can be patterned. The material disposed on top of the substrate may be patterned or may remain unpatterned. In addition, the substrate may include various semiconductor materials, such as silicon, germanium, gallium arsenide, indium phosphide, and the like. Alternatively, the substrate can be made of a non-conductive material such as glass, plastic or a sapphire wafer.
如本文所使用的，術語「層」是指包括具有厚度的區域的材料部分。層具有「頂側」和「底側」，其中，層的底側相對靠近基底，而頂側則是相對遠離基底。層可以在整個下方或上方結構之上延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，「層」可以是厚度小於連續結構的厚度的均質或非均質之連續結構的區域。例如，層可以位於連續結構的頂表面和底表面之間的區域或在連續結構的頂表面和底表面處的任何一對水平平面之間的區域。層可以水平、垂直及/或沿著錐形表面延伸。基底可以是層，基底中可包括一層或多層，及/或可以在其上、上方及/或其下具有一層或多層。層可以包括多個層。舉例來說，互連層可以包括一個或多個導電和接觸層（其中形成有接觸、互連線和/或垂直互連插塞（VIA））以及一個或多個介電層。As used herein, the term "layer" refers to a portion of material that includes regions having a thickness. A layer has a "top side" and a "bottom side", wherein the bottom side of the layer is relatively close to the substrate and the top side is relatively far from the substrate. A layer may extend over the entire underlying or overlying structure, or may have an extent that is less than the extent of the underlying or overlying structure. Furthermore, a "layer" may be a region of a continuous structure, homogeneous or heterogeneous, having a thickness less than that of the continuous structure. For example, a layer may be located in the region between the top and bottom surfaces of the continuous structure or between any pair of horizontal planes at the top and bottom surfaces of the continuous structure. Layers may extend horizontally, vertically and/or along the tapered surface. A substrate can be a layer, can include one or more layers in a substrate, and/or can have one or more layers on, over, and/or under it. Layers may include multiple layers. For example, an interconnect layer may include one or more conductive and contact layers in which contacts, interconnect lines, and/or vertical interconnect plugs (VIAs) are formed, and one or more dielectric layers.
如文中所使用的，術語「標稱/標稱上」、「名義/名義上」是指在產品或製程的設計時間期間設定的部件或製程步驟的特性或參數的期望值或目標值，以及高於及/或低於期望值的值的範圍。值的範圍可以是由於製造製程或公差的輕微變化而引起。如本文所使用的，術語「大約」或「約」或「大致上」表示可基於與主題半導體元件相關的特定技術節點而變化的給定量的值。基於特定的技術節點，術語「約」或「約」或「大致上」可以表示給定量的值，該給定量例如在該值的10-30％內變化(例如，值的±10％、±20％或±30％)。As used herein, the terms "nominal" and "nominal" refer to an expected or target value for a characteristic or parameter of a part or process step, and a high A range of values above and/or below the expected value. The range of values may be due to slight variations in manufacturing processes or tolerances. As used herein, the terms "about" or "approximately" or "substantially" represent a value for a given quantity that may vary based on a particular technology node associated with the subject semiconductor device. The term "about" or "approximately" or "approximately" may mean a value of a given quantity that varies, for example, within 10-30% of that value (e.g., ±10% of the value, ±10% of the value, based on the particular technology node) 20% or ±30%).
如本文所使用的，術語「三維記憶體元件」是指在水平取向的基底上具有垂直取向的記憶單元電晶體串(在本文中稱為「記憶體串」或「記憶體串」，例如NAND存儲串)的半導體元件，使得記憶體串相對於基底在垂直方向上延伸。如在本文使用的，術語「垂直的」或「垂直地」意指標稱上垂直於基底的橫向表面的取向。As used herein, the term "three-dimensional memory element" refers to a string of memory cell transistors (referred to herein as a "memory string" or "memory string" herein) with a vertical orientation on a horizontally oriented substrate, such as NAND memory strings) such that the memory strings extend in a vertical direction relative to the substrate. As used herein, the terms "perpendicular" or "perpendicularly" mean an orientation nominally perpendicular to a lateral surface of a substrate.
在一些3D記憶體元件（例如3D NAND記憶體元件）中，狹縫開口（例如閘極線狹縫（GLS））用作用於在形成記憶體疊層時在閘極置換製程期間輸送蝕刻劑和反應氣體的通路。然而，當記憶體疊層的層級不斷增加時，具有高長寬比的狹縫開口的蝕刻變得更有挑戰性。特別是，當狹縫開口在記憶體疊層的具有不同膜層結構的階梯區域和核心陣列區域兩者之上橫向延伸時，在不同區域中的狹縫開口的鑿槽變化變得難以控制。例如，狹縫開口的蝕刻深度可能在階梯區域中比在核心陣列區域中更大，從而引起對對階梯區域中的基底造成損壞。對於具有在通道結構的側壁處選擇性地生長的半導體插塞（也被稱為「側壁選擇性磊晶生長（SEG）」）的3D NAND記憶體元件，鑿槽變化問題可能會更為顯著，因此對於鑿槽變化需有嚴格的要求。In some 3D memory devices such as 3D NAND memory devices, slit openings such as gate line slits (GLS) are used to deliver etchant and Pathway for reactive gases. However, the etching of slit openings with high aspect ratios becomes more challenging as the memory stack increases in levels. In particular, when the slit openings extend laterally over both the step region and the core array region of the memory stack having different film structures, the gouging variation of the slit openings in the different regions becomes difficult to control. For example, the etch depth of the slit opening may be greater in the step region than in the core array region, causing damage to the substrate in the step region. The gouge variation problem may be more pronounced for 3D NAND memory devices with semiconductor plugs selectively grown at the sidewalls of the channel structure (also known as "sidewall selective epitaxial growth (SEG)"), Therefore, strict requirements are required for the change of the gouging.
有鑒於此，本發明公開的各種實施例提供了一種可補償鑿槽變化的3D記憶體元件及其製造方法。本發明包括狹縫開口橫向地對齊並填充有犧牲材料（例如多晶矽）的溝槽，其可在形成狹縫開口時作為蝕刻停止層以及作為緩衝區以平衡在核心陣列區域和階梯區域之間的蝕刻負載效應，從而補償在不同區域當中的鑿槽變化。在一些實施例中，溝槽和狹縫開口填充有介電質材料以形成絕緣結構。絕緣結構的端部可在基底的背面薄化製程（例如化學機械拋光（CMP）中用作停止層以，使基底的背面薄化製程可自動停止，從而使基底經薄化後可具有均勻的厚度。藉此，本發明的3D記憶體元件可具有簡化的製程，有助於產量的增加。In view of this, various embodiments disclosed in the present invention provide a 3D memory device capable of compensating for gouge variation and a manufacturing method thereof. The present invention includes trenches whose slit openings are laterally aligned and filled with sacrificial material such as polysilicon, which can act as an etch stop when forming the slit openings and as a buffer to balance the gap between the core array area and the step area. Etch loading effects to compensate for gouging variations in different areas. In some embodiments, the trench and slot openings are filled with a dielectric material to form an insulating structure. The ends of the insulating structure can be used as a stop layer in the backside thinning process of the substrate, such as chemical mechanical polishing (CMP), so that the backside thinning process of the substrate can be automatically stopped, so that the substrate can be thinned to have a uniform Thickness. Thereby, the 3D memory device of the present invention can have a simplified manufacturing process, which is helpful to increase the yield.
第1圖示出了根據本發明內容的一些實施例的示例性3D記憶體元件的剖面示意圖。在一些實施例中，3D記憶體元件100為鍵合晶片，其包括第一半導體結構102和堆疊在第一半導體結構102之上的第二半導體結構104。根據一些實施例，第一半導體結構102和第二半導體結構104通過兩者之間的鍵合界面106來連接。如第1圖所示，第一半導體結構102可包括基底101，其可包括矽（例如單晶矽）、矽鍺（SiGe）、砷化鎵（GaAs）、鍺（Ge）、絕緣體上矽（SOI）或任何其它適當的材料。Figure 1 shows a schematic cross-sectional view of an exemplary 3D memory device according to some embodiments of the present disclosure. In some embodiments, the
3D記憶體元件100的第一半導體結構102可包括在基底101上的外圍電路108。須特別說明的是，第1圖繪示出x方向、y方向和z方向的座標軸以說明3D記憶體元件100中的部件的空間關係。基底101包括在沿著x-y平面橫向延伸的兩個橫向表面，即在晶圓的正面上的頂表面和在與晶圓的正面相對的背面上的底表面。在一些實施例中，x方向和y方向是在晶圓平面中的兩個正交方向。在一些實施例中，x方向是字元線方向， y方向是位元線方向。z方向垂直於x方向和y方向。如在本文中使用的，一個部件（例如層或結構）是在當基底(例如基底101)在Z方向（即垂直方向）上是位於三維記憶體元件（例如三維記憶體元件100）的最低平面中時，是以在Z方向上相對於三維記憶體元件的基底（例如基底101）的位置來確定是否位在三維記憶體元件的另一個部件（例如層或結構）的「上」、「之上」或「之下」。上述用於描述空間關係的相同概念可適用於本發明各處之內容。The
在一些實施例中，外圍電路108被配置為用於控制和感測3D記憶體元件100。外圍電路108可以是用於便於操作3D記憶體元件100的任何適當的數位、類比和/或混合信號控制和感測電路，包括但不限於頁面緩衝器、解碼器（例如行解碼器和列解碼器）、讀取放大器、驅動器（例如字元線驅動器）、電荷泵、電流或電壓參考或電路的任何主動或被動部件（例如電晶體、二極體、電阻器或電容器）。外圍電路108可包括形成在基底101「上」的電晶體，其中電晶體的全部或部分可位在基底101中（例如位在基底101的頂表面之下）和/或直接形成在基底101上。隔離區域（例如淺溝隔離結構（STI））和摻雜區域（例如電晶體的源極區域和汲極區域）也可形成在基底101中。根據一些實施例，電晶體可以是使用先進邏輯製程（例如90 nm、65 nm、45 nm、32 nm、28 nm、20 nm、16 nm、14 nm、10 nm、7 nm、5 nm、3 nm、2 nm等的技術節點）製作的高速電晶體。應理解，在一些實施例中，外圍電路108還可包括與先進邏輯製程相容的任何其它電路，包括邏輯電路（例如處理器和可編程邏輯元件（PLD））或記憶體電路（例如靜態隨機存取記憶體（SRAM）和動態隨機存取記憶體（DRAM））。In some embodiments,
在一些實施例中，3D記憶體元件100的第一半導體結構102還包括位在外圍電路108之上的互連層（未示出）以將電信號傳送至外圍電路108和從外圍電路108傳送電信號。互連層可包括多個互連（在本文也被稱為「觸點」），包括橫向的互連線和垂直的互連插塞（VIA）觸點。如在本文使用的，術語「互連」可廣泛地包括任何適當類型的互連，例如中段制程（MEOL）互連和後段制程（BEOL）互連。互連層還可包括一個或多個層間介電質（ILD）層（也被稱為「金屬間介電質（IMD）層」），互連線和VIA觸點可以是形成在一個或多個層間介電質層中。換言之，互連層可以包括位在多個層間介電層中的互連線和VIA觸點。在互連層中的互連線和VIA觸點可包括導電材料，例如可包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、矽化物或其任何組合。在互連層中的層間介電層可包括介電質材料，例如可包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數（low-k）介電質或其任何組合。In some embodiments, the
如第1圖所示，3D記憶體元件100的第一半導體結構102還可包括在鍵合界面106處和在互連層及外圍電路108之上的鍵合層110。鍵合層110可包括多個鍵合觸點111和用於電性隔離鍵合觸點111的介電質。鍵合觸點111可包括導電材料，例如可包括但不限於W、Co、Cu、Al、矽化物或其任何組合。鍵合層110的其他區域可以用介電質（例如包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數介電質或其任何組合）形成。在鍵合層110中的鍵合觸點111和周圍的介電質可用於混合鍵合。As shown in FIG. 1 , the
類似地，如第1圖所示，3D記憶體元件100的第二半導體結構104還可包括位在第一半導體結構102的鍵合層110以及鍵合界面106處之上的鍵合層112。鍵合層112可包括多個鍵合觸點113和用於電性隔離鍵合觸點113的介電質。鍵合觸點113可包括導電材料，例如包括但不限於W、Co、Cu、Al、矽化物或其任何組合。鍵合層112的剩餘區域可以用介電質（例如包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數介電質或其任何組合）形成。在鍵合層112中的鍵合觸點113和周圍的介電質可用於混合鍵合。根據一些實施例，鍵合觸點113與在鍵合界面106處的鍵合觸點111接觸。Similarly, as shown in FIG. 1 , the
如下面更詳細描述的，第二半導體結構104可在鍵合界面106處以面對面的方式被鍵合在第一半導體結構102的頂部上。在一些實施例中，第一半導體結構102和第二半導體結構104是通過混合鍵合（也被稱為「金屬/介電質混合鍵合」）而鍵合在一起，兩者之間包括位於鍵合層110和鍵合層112之間的鍵合界面106。混合鍵合是直接鍵合技術（例如形成在表面之間的鍵合而不使用例如焊料或粘合劑的中間層）且可同時得到金屬-金屬鍵合和介電質-介電質鍵合。在一些實施例中，鍵合界面106是鍵合層112和110交會和鍵合的地方。實際上，鍵合界面106可以是具有某個厚度的層，其包括第一半導體結構102的鍵合層110的頂表面和第二半導體結構104的鍵合層112的底表面。As described in more detail below, the
在一些實施例中，3D記憶體元件100的第二半導體結構104還包括位在鍵合層112之上的互連層（未示出），用來傳送電信號。互連層可包括多個互連，例如MEOL互連和BEOL互連。互連層還可包括一個或多個層間介電層，可在一個或多個層間介電層中形成互連線和VIA觸點。在互連層中的互連線和VIA觸點可包括導電材料，例如可包括但不限於W、Co、Cu、Al、矽化物或其任何組合。在互連層中的層間介電層可包括介電質材料，例如可包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數介電質或其任何組合。In some embodiments, the
在一些實施例中，3D記憶體元件100是NAND快閃記憶體元件，其中包括記憶體單元以NAND記憶體串排列成陣列的形式。如第1圖所示，3D記憶體元件100的第二半導體結構104可包括由通道結構124串起的NAND記憶體串的陣列。如第1圖所示，每個通道結構124可垂直地延伸穿過多個材料層對，每個材料層對包括導電層116和介電質層118。導電層116和介電質層118交錯設置構成記憶體疊層114。記憶體疊層114中，由一導電層116和一介電質層118構成的一組層對也稱為記憶體疊層114的層級，而記憶體疊層114所包括的層對的數量（例如32、64、96、128、160、192、224、256個層級或更多）決定了3D記憶體元件100中的記憶體單元的數量。應理解，在一些實施例中，記憶體疊層114可具有多疊片架構（未示出），其包括堆疊在彼此之上的多個記憶體疊片。在每個記憶體疊片中的導電層116和介電質層118的對的數量可以是相同的或不同的。In some embodiments, the
記憶體疊層114可包括多個交錯的導電層116和介電質層118。在記憶體疊層114中的導電層116和介電質層118可在垂直方向上交替。換句話說，除了在記憶體疊層114的頂部或底部處的層以外，每個導電層116的兩側可由兩個介電質層118鄰接，以及每個介電質層118的兩側可由兩個導電層116鄰接。導電層116可包括導電材料，例如可包括但不限於W、Co、Cu、Al、多晶矽、摻雜矽、矽化物或其任何組合。每個導電層116可包括由粘附層和閘極介電質層包圍的閘極電極（閘極線）。導電層116的閘極電極可作為3D記憶體元件100的字元線，橫向延伸在記憶體疊層114中並且終止在一個或多個階梯結構處。介電質層118可包括介電質材料，例如可包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。應理解，第1圖所示的階梯結構僅為了說明目的，且並不用於代表或限制本發明之3D記憶體元件100中的階梯區域中的實際佈置。The
如第1圖所示，3D記憶體元件100的第二半導體結構104還可包括在記憶體疊層114之上的第一半導體層120和在第一半導體層120之上並與第一半導體層120接觸的第二半導體層122。第一半導體層120可以是如前文所述的「側壁選擇性磊晶生長（SEG）」的示例。在一些實施例中，在y方向和/或x方向(也稱為橫向)上，第二半導體層122的橫向尺寸可大於第一半導體層120的橫向尺寸。在一些實施例中，第一半導體層120和第二半導體層122中的每一者是摻雜半導體層，例如是具有N型摻雜劑或P型摻雜劑的矽層。因此，第一半導體層120和第二半導體層122可以被通稱為位在記憶體疊層114之上的摻雜半導體層。應理解，在第一半導體層120和第二半導體層122中的摻雜濃度可以是相同的或不同的。As shown in FIG. 1, the
在一些實施例中，第一半導體層120和第二半導體層122中的每一者是N型摻雜半導體層，例如摻雜有N型摻雜劑，例如是摻雜有磷（P）、砷（Ar）或銻（Sb）的矽層，這些摻雜劑可提供自由電子以增加本徵半導體的導電性。在一些實施例中，第二半導體層122可包括N型井區。也就是說，第二半導體層122可以是基底中摻雜有N型摻雜劑（例如P、As或Sb）的一區域。根據一些實施例，第一半導體層120可包括多晶矽，例如N型摻雜多晶矽。如下面詳細描述的，可通過薄膜沉積製程和/或磊晶生長製程在矽基底之上形成第一半導體層120。不同的是，根據一些實施例，第二半導體層122可包括單晶矽，例如N型摻雜單晶矽。如下面更詳細描述的，可通過將N型摻雜劑植入到具有單晶矽的矽基底內來形成第二半導體層122。在一些實施例中，摻雜半導體層可包括包含多晶矽的第一N型摻雜半導體層120和包含單晶矽的第二N型摻雜半導體層122。In some embodiments, each of the
在一些實施例中，第一半導體層120是N型摻雜半導體層，例如是摻雜有N型摻雜劑（例如P、Ar或Sb）的矽層，以及第二半導體層122是P型摻雜半導體層，例如是摻雜有P型摻雜劑（例如硼（B）、鎵（Ga）或鋁（Al））的矽層，本徵半導體產生被稱為「電洞」的價電子的缺失。在一些實施例中，第二半導體層122包括P型井區。也就是說，第二半導體層122可以是在基底中的摻雜有P型摻雜劑（例如B、Ga或Al）的區域。根據一些實施例，第一半導體層120包括多晶矽，例如N型摻雜多晶矽。如下面更詳細描述的，可通過薄膜沉積製程和/或磊晶生長製程在矽基底之上形成第一半導體層120。不同的是，根據一些實施例，第二半導體層122包括單晶矽，例如P型摻雜單晶矽。如下面更詳細描述的，可通過將P型摻雜劑植入到具有單晶矽的矽基底內來形成第二半導體層122。在一些實施例中，摻雜半導體層包括包含多晶矽的N型摻雜半導體層120和包含單晶矽的P型摻雜半導體層122。In some embodiments, the
在一些實施例中，每個通道結構124包括填充有半導體層（例如作為半導體通道128）和複合介電質層（例如作為儲存膜126）的通道孔。在一些實施例中，半導體通道128包括矽，例如非晶形矽、多晶矽或單晶矽。在一些實施例中，儲存膜126是包括穿隧層、儲存層（也被稱為「電荷捕獲層」）和阻擋層的複合層。通道結構124的剩餘空間可以部分地或全部填充有包括介電質材料（例如氧化矽和/或空氣間隙）的填充層。通道結構124可具有柱體形狀（例如圓柱形狀）。根據一些實施例，填充層、半導體通道128、儲存膜126的穿隧層、儲存層和阻擋層沿著徑向依序從柱體的中央朝著柱體的外表面設置。在一些實施例中，穿隧層可包括氧化矽、氮氧化矽或其任何組合。儲存層可包括氮化矽、氮氧化矽、矽或其任何組合。阻擋層可包括氧化矽、氮氧化矽、high-k介電質或其任何組合。在一個示例中，儲存膜126可包括氧化矽/氮氧化矽/氧化矽（ONO）的複合層。In some embodiments, each
在一些實施例中，通道結構124還包括在通道結構124的底部中（例如下端處）的通道插塞129。如在本文使用的，當基底101位於3D記憶體元件100的最低平面中時，部件（例如通道結構124）的「上端」是在z方向上更遠離基底101的端部，部件（例如通道結構124）的「下端」是在z方向上更接近基底101的端部。通道插塞129可包括半導體材料（例如多晶矽）。在一些實施例中，通道插塞129是作為NAND記憶體串的汲極。In some embodiments, the
如第1圖所示，每個通道結構124可垂直地延伸穿過記憶體疊層114的交錯的導電層116和介電質層118以及第一半導體層120（例如N型摻雜半導體層（例如N型摻雜多晶矽層））。在一些實施例中，第一半導體層120包圍通道結構124的部分區域並與包括多晶矽的半導體通道128接觸。也就是說，根據一些實施例，儲存膜126在鄰接第一半導體層120的通道結構124的部分處分離以暴露出半導體通道128，使半導體通道128與周圍的第一半導體層120接觸。作為結果，包圍半導體通道128並與半導體通道128接觸的第一半導體層120可以作為通道結構124的「側壁半導體插塞/SEG」，取替「底部半導體插塞/SEG」。As shown in FIG. 1, each
在一些實施例中，每個通道結構124可垂直地更遠地延伸到第二半導體層122（例如N型摻雜或P型摻雜半導體層（例如N型摻雜或P型摻雜單晶矽層））內。也就是說，根據一些實施例，每個通道結構124垂直地延伸穿過記憶體疊層114並延伸到摻雜半導體層（包括第一半導體層120和第二半導體層122）內。如第1圖所示，根據一些實施例，通道結構124的頂部（例如上端）在第二半導體層122中。在一些實施例中，第一半導體層120和第二半導體層122中的每一者是N型摻雜半導體層，以為了抹除操作而使閘致汲極洩漏（GIDL）輔助的體偏置成為可能。在NAND記憶體串的源極選擇閘極周圍的GIDL偏置可產生進入NAND記憶體串內的電洞電流以為了抹除操作而升高體電位。在一些實施例中，第一半導體層120和第二半導體層122分別是N型摻雜半導體層和P型摻雜半導體層，以使大量抹除操作成為可能，其中，第二半導體層122是為了抹除資料而向NAND記憶體串提供電洞的P型井區。In some embodiments, each
如第1圖所示，3D記憶體元件100的第二半導體結構104還可包括絕緣結構130，每個絕緣結構130垂直地延伸穿過記憶體疊層114的交錯的導電層116和介電質層118、第一半導體層120和第二半導體層122。在一些實施例中，絕緣結構130延伸得更遠而穿過包括第一半導體層120和第二半導體層122的摻雜半導體層。如下面關於製造製程更詳細描述的，絕緣結構130可用作停止層以使對形成有記憶體疊層114的基底（包括第二半導體層122）的背面薄化製程（例如CMP製程）自動停止。作為結果，根據一些實施例，絕緣結構130的上端與第二半導體層122的頂表面齊平，其中第二半導體層122是經薄化的基底的剩餘部分。在一些實施例中，絕緣結構130的上端在每個通道結構124的上端之上。這個設計可確保背面薄化製程可在到達每個通道結構124的上端之前由絕緣結構130停止。應理解，在一些示例中，絕緣結構130的上端可與一個或多個通道結構124的上端齊平。每個絕緣結構130也可垂直地延伸（例如在字元線方向，或是第1圖中的x方向上）以將該些通道結構124區分成多個區塊。也就是說，記憶體疊層114及其中的通道結構124的陣列可由絕緣結構130分成多個儲存區塊。As shown in FIG. 1, the
根據一些實施例，不同於在包括正面源極觸點的一些3D NAND記憶體元件中的狹縫結構，絕緣結構130在其中不包括任何觸點（即，不作為源極觸點），並且因此，不用導電層116（包括字元線）引入寄生電容和洩漏電流。在一些實施例中，每個絕緣結構130包括填充有一種或多種介電質材料（例如包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合）的開口（例如狹縫）。在一個示例中，每個絕緣結構130可填充有高介電常數（high-k）介電質和氧化矽。例如，絕緣結構130可包括沿著側壁的高介電常數介電質材料和填充開口的剩餘空間的氧化矽。According to some embodiments, unlike the slot structure in some 3D NAND memory elements that include front-side source contacts, the insulating
在一些實施例中，3D記憶體元件100的第二半導體結構104包括在第一半導體層120（例如N型摻雜半導體層）之下並與第一半導體層120接觸的源極觸點142。也就是說，源極觸點142可垂直地設置在鍵合界面106和第一半導體層120之間，如第1圖所示。第一半導體層120因此可通過至少源極觸點142以及鍵合層112和鍵合層110電性連接到在第一半導體結構102中的外圍電路108。在一些實施例中，3D記憶體元件100的第二半導體結構104還包括在第二半導體層122（例如P型或N型摻雜半導體層）之下並與第二半導體層122接觸的另一源極觸點146。第二半導體層122因此可通過至少源極觸點146以及鍵合層112和鍵合層110電性連接到在第一半導體結構102中的外圍電路108。在一些實施例中，在第一半導體結構102中的外圍電路108通過源極觸點142和第一半導體層120（例如用作側壁SEG）和/或通過源極觸點146和第二半導體層122來控制NAND記憶體串的源極。源極觸點142和源極觸點146可包括一個或多個導電層，例如金屬層（例如W、Co、Cu或Al）或由黏附層（例如氮化鈦（TiN））包圍的矽化物層。In some embodiments, the
應理解，雖然源極觸點142和源極觸點146在第1圖中被示為正面源極觸點（例如相對於第二半導體層122在與記憶體疊層114相同的側面上），但在一些示例中，3D記憶體元件100可包括相對於第二半導體層122（經薄化的基底）在記憶體疊層114的相對側上的一個或多個背面源極觸點。例如，背面源極觸點可以在記憶體疊層114之上並與第二半導體層122接觸。背面源極觸點可通過在第二半導體層122之上的互連和穿過第二半導體層122的互連電性連接到在第一半導體結構102中的外圍電路108。It should be appreciated that while
如第1圖所示，3D記憶體元件100還可包括用於引出焊墊（例如在3D記憶體元件100和外部電路之間傳送電信號）的BEOL互連層133。在一些實施例中，互連層133包括在第二半導體層122上的一個或多個層間介電層134。根據一些實施例，絕緣結構130的上端與層間介電層134的底表面齊平。在互連層133中的層間介電層134可包括介電質材料，例如可包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數介電質或其任何組合。在一些實施例中，互連層133還包括鈍化層138，作為用於3D記憶體元件100的鈍化和保護的最外層。鈍化層138可包括介電質材料（例如氮化矽）。3D記憶體元件100的互連層133還可包括用於與***機構引線鍵合和/或鍵合的接觸墊140。在互連層133中的接觸墊140可包括導電材料，包括但不限於W、Co、Cu、Al、矽化物或其任何組合。在一個示例中，接觸墊140包括Al。As shown in FIG. 1 , the
在一些實施例中，3D記憶體元件100的第二半導體結構104還包括穿過第二半導體層122的觸點144。根據一些實施例，因為第二半導體層122可以是經薄化的基底，例如矽基底的N型井區或P型井區，觸點144是直通矽觸點（TSC）。在一些實施例中，源極觸點142延伸穿過第二半導體層122和層間介電層134以與接觸墊140接觸。在一些實施例中，3D記憶體元件100還包括垂直地延伸到在記憶體疊層144外面的第二半導體層122的外圍觸點148。外圍觸點148可具有比記憶體疊層114的深度大的深度，以從鍵合層112垂直地延伸到在記憶體疊層114外面的外圍區域中的第二半導體層122。在一些實施例中，外圍觸點148在觸點144之下並與觸點144接觸，使得在第一半導體結構102中的外圍電路108電性連接到接觸墊140，以用於通過至少觸點144和外圍觸點148引出焊墊。觸點144和外圍觸點148各自可包括一個或多個導電層，例如金屬層（例如W、Co、Cu或Al）或由黏附層（例如TiN）包圍的矽化物層。在一些實施例中，觸點144還包括使觸點144與第二半導體層122電性分離的隔離層（例如介電質層）。In some embodiments, the
如第1圖所示，3D記憶體元件100還包括作為互連結構的部分的各種局部觸點（也被稱為「C1」），其與記憶體疊層114中的結構直接接觸。在一些實施例中，局部觸點包括通道局部觸點150，每個通道局部觸點150在對應的通道結構124之下並與對應的通道結構124的下端接觸。每個通道局部觸點150可以電性連接到位元線觸點（未示出）以用於位元線扇出。在一些實施例中，局部觸點還包括字元線局部觸點152，每個字元線局部觸點152位在記憶體疊層114的階梯結構區域的對應導電層116之下（包括字元線）並且與對應的導電層116接觸，以用於字元線扇出。局部觸點（例如通道局部觸點150和字元線局部觸點152）可以通過至少鍵合層112和鍵合層110電性連接到第一半導體結構102的外圍電路108。局部觸點（例如通道局部觸點150和字元線局部觸點152）各自可包括一個或多個導電層，例如金屬層（例如W、Co、Cu或Al）或由黏附層（例如TiN）包圍的矽化物層。As shown in FIG. 1 , the
第2A圖示出根據本發明內容的一些實施例的示例性3D記憶體元件200的平面示意圖。3D記憶體元件200可以是第1圖中的3D記憶體元件100的一個示例。如第2A圖所示，根據一些實施例，3D記憶體元件200包括將在x方向（例如字元線方向）上的記憶體疊層橫向地分成兩個部分的中央階梯區域204以及第一核心陣列區域206A和第二核心陣列區域206B，其中第一核心陣列區域206A和第二核心陣列區域206B分別包括通道結構210（對應於第1圖中的通道結構124）的陣列。根據一些實施例，3D記憶體元件200還包括在y方向（例如位元線方向）上的平行的絕緣結構208（對應於第1圖中的絕緣結構130），每個絕緣結構208在x方向上橫向延伸以將第一核心陣列區域206A和第二核心陣列區域206B以及在其中的通道結構210的陣列分成多個區塊202。如第2A圖所示，根據一些實施例，每個絕緣結構208在中央階梯區域204和核心陣列區域206A和206B之上沿著x方向（例如字元線方向）橫向延伸。FIG. 2A shows a schematic plan view of an exemplary
應理解，階梯區域和核心陣列區域的佈局不限於第2A圖的示例，在其他實施樣方式中可包括任何其它適當的佈局，例如可包括位在記憶體疊層的邊緣處的側階梯區域。例如，第2B圖示出根據本發明內容的一些實施例的另一示例性3D記憶體元件201的平面示意圖。3D記憶體元件201可以是第1圖中的3D記憶體元件100的另一示例。如第2B圖所示，3D記憶體元件201包括側階梯區域207A和側階梯區域207B和中央核心陣列區域205，其中每個側階梯區域在x方向（例如字元線方向）上的記憶體疊層的對應邊緣處，中央核心陣列區域205包括通道結構210（對應於第1圖中的通道結構124）的陣列。根據一些實施例，3D記憶體元件201還包括在y方向（例如位元線方向）上的平行的絕緣結構208（對應於第1圖中的絕緣結構130），每個絕緣結構208沿著x方向橫向延伸以將中央核心陣列區域205和其中的通道結構210的陣列區分成多個區塊202。如第2B圖所示，根據一些實施例，每個絕緣結構208在側階梯區域207A和207B以及中央核心陣列區域205之上沿著x方向（例如字元線方向）橫向延伸。It should be understood that the layout of the stepped area and the core array area is not limited to the example of FIG. 2A and may include any other suitable layout in other embodiments, such as may include side stepped areas at the edges of the memory stack. For example, FIG. 2B shows a schematic plan view of another exemplary
第3A圖至第3M圖示出了根據本發明內容的一些實施例的用於形成示例性3D記憶體元件的方法的步驟剖面示意圖。第4A圖和第4B圖示出了根據本發明內容的一些實施例的用於形成示例性3D記憶體元件的方法400的步驟流程圖。在第3A圖至第3M圖、第4A圖和第4B圖中描繪的3D記憶體元件的示例例如是在第1圖中描繪的3D記憶體元件100。下文將同時參考第3A圖至第3M圖、第4A圖和第4B圖來進行描述。應理解，在方法400中示出的步驟並非用於限制本發明，方法400繪示的步驟之前、之後或者之間可以包括本文中為了簡化說明而未描述出來的其他選擇性的步驟。此外，在其他實施例中，方法400的步驟可以用不同的順序或同時進行。3A to 3M illustrate schematic cross-sectional steps of a method for forming an exemplary 3D memory device according to some embodiments of the present disclosure. 4A and 4B show a flowchart of steps of a
參考第4A圖，方法400開始於進行步驟402，在第一基底上形成外圍電路。如第3K圖所示，第一基底例如是矽基底350。可進行多種製程（包括但不限於微影、蝕刻、薄膜沉積、熱生長、植入、CMP和任何其它適當的製程）以在矽基底350上形成多個電晶體。在一些實施例中，可通過離子植入和/或熱擴散在矽基底350中形成摻雜區域（未示出），例如可作為電晶體的源極區域和/或汲極區域。在一些實施例中，也通過濕蝕刻和/或乾蝕刻和薄膜沉積以在矽基底350中形成隔離區域（例如淺溝絕緣結構(STI)）。電晶體可在矽基底350上形成外圍電路352。Referring to FIG. 4A, the
如第3K圖所示，接著在外圍電路352之上形成鍵合層348。鍵合層348可包括電性連接到外圍電路352的鍵合觸點。形成鍵合層348的步驟可包括使用一種或多種薄膜沉積製程（例如化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任何組合）來沉積層間介電層，接著使用濕蝕刻和/或乾蝕刻（例如反應性離子蝕刻(RIE)）以及一種或多種薄膜沉積製程(例如ALD、CVD、PVD、任何其它適當的製程或其任何組合)以形成穿過層間介電層的鍵合觸點。As shown in FIG. 3K , a
方法400繼續進行到如第4A圖所示的步驟404，從第二基底的第一側進行摻雜以於第二基底的一部分形成摻雜區域。第二基底可以是矽基底。第二基底的第一側可以是第二基底的正面，且半導體元件可以是形成在第二基底的正面上。在一些實施例中，第二基底的第一側可被摻雜有N型摻雜劑以形成N型摻雜單晶矽層（例如N型井區）。在一些實施例中，第二基底的第一側可被摻雜有P型摻雜劑以形成P型摻雜單晶矽層（例如P型井區）。The
如第3A圖所示，第二基底例如是矽基底302，其部分區域被摻雜以形成矽基底302的摻雜區域304，摻雜區域304也稱為摻雜半導體層。摻雜區域304可包括位在矽基底302中的N型井區或P型井區，並且包括單晶矽。可通過進行離子植入製程和/或熱擴散製程以將N型摻雜劑（例如P、As或Sb）或P型摻雜劑（例如B、Ga或Al）摻雜到矽基底302內來形成摻雜區域304。As shown in FIG. 3A , the second substrate is, for example, a
方法400繼續進行到如第4A圖所示的步驟406，在第二基底的摻雜區域中形成溝槽。在一些實施例中，溝槽的深度不大於第二基底的摻雜區域的厚度。在一些實施例中，溝槽可在介電質結構的階梯區域之上橫向延伸。The
如第3A圖所示，使用濕蝕刻和/或乾蝕刻（例如反應離子蝕刻（RIE））在矽基底302的摻雜區域304中形成溝槽303。在一些實施例中，可通過控制蝕刻速率和/或蝕刻時間，使溝槽303的深度可在名義上相同於或小於矽基底302的摻雜區域304的厚度。也就是說，根據一些實施例，溝槽303的深度不大於摻雜區域304的厚度。在一些實施例中，溝槽303在待形成的介電質疊層308（繪示在第3B圖）的階梯區域之上沿著x方向（例如字元線方向）橫向延伸。As shown in FIG. 3A , a
方法400繼續進行到如第4A圖所示的步驟408，形成位在摻雜區域之上和溝槽中的犧牲層以及位在犧牲層上的介電質疊層。介電質疊層可包括交錯的堆疊犧牲層和堆疊介電質層。在一些實施例中，形成犧牲層和介電質疊層的步驟例如可先將多晶矽沉積在第二摻雜區域之上和溝槽中以形成犧牲層，然後使堆疊介電質層和堆疊犧牲層交替地沉積在犧牲層上以形成介電質疊層。The
如第3B圖所示，在矽基底302的摻雜區域304之上形成犧牲層306。根據一些實施例，犧牲層306也填充溝槽303。可通過沉積多晶矽或任何其它適當的犧牲材料（例如碳）來形成犧牲層306，這些犧牲材料可稍後使用一種或多種薄膜沉積製程（包括但不限於CVD、PVD、ALD或其任何組合）選擇性地被移除。在一些實施例中，在形成犧牲層306之前，可通過在矽基底302上（例如在摻雜區域304的頂表面以及溝槽303的側壁和底表面上）沉積介電質材料（例如氧化矽或熱氧化）以在犧牲層306和摻雜區域304之間形成氧化物墊層305，如第3A圖所示。As shown in FIG. 3B , a
如第3B圖所示，接著在犧牲層306上形成包括多對第一介電質層（也可稱為堆疊犧牲層）302和第二介電質層（也可稱為堆疊介電質層）310的介電質疊層308。各對堆疊犧牲層302和堆疊介電質層310可被稱為介電質層對。根據一些實施例，介電質疊層308包括交錯的堆疊犧牲層312和堆疊介電質層310。堆疊介電質層310和堆疊犧牲層312可交替地沉積在矽基底302之上的犧牲層306上，以形成介電質疊層308。在一些實施例中，每個堆疊介電質層310可包括一層氧化矽，且每個堆疊犧牲層312可包括一層氮化矽。可通過一種或多種薄膜沉積製程（包括但不限於CVD、PVD、ALD或其任何組合）來形成介電質疊層308。As shown in FIG. 3B , a plurality of pairs of first dielectric layers (also referred to as stacked sacrificial layers) 302 and second dielectric layers (also referred to as stacked dielectric layers) are formed on the sacrificial layer 306. ) 310 of the
如第3B圖所示，可在介電質疊層308的邊緣上形成階梯結構。階梯結構可通過朝著矽基底302對介電質疊層308的介電質層對進行多個所謂的「修剪-蝕刻」循環來形成。由於應用於介電質疊層308的介電質層對的重複進行的修剪-蝕刻循環，介電質疊層308可具有一個或多個傾斜邊緣和比底部介電質層對短的頂部介電質層對。應理解，第3B圖中所示的階梯結構僅為了說明目的，且並不用於代表或限制介電質疊層308的階梯區域的實際佈置。上面的第2A圖和第2B圖提供在記憶體疊層（在以後的製程中代替介電質疊層308）中的階梯區域的可能佈置的示例。然而，填充有犧牲層306的溝槽303可在介電質疊層308的一個或多個階梯區域之上沿著x方向（例如字元線方向）橫向延伸。As shown in FIG. 3B , a stepped structure may be formed on the edge of the
方法400繼續進行到如第4A圖所示的步驟410，形成垂直地延伸穿過介電質疊層和犧牲層並延伸到第二基底的摻雜區域內的通道結構。在一些實施例中，形成通道結構的步驟可包括形成垂直地延伸穿過介電質疊層和犧牲層並延伸到摻雜區域內的通道孔，然後在通道孔的側壁之上形成儲存膜和半導體通道。The
如第3C圖所示，通道孔是垂直地延伸穿過介電質疊層308和犧牲層306並延伸到矽基底302的摻雜區域304內的開口。在一些實施例中，可形成多個開口，其中每個開口在後續的製程中分別是一個通道結構314生長的位置。在一些實施例中，形成通道結構314的通道孔的製程步驟包括進行濕蝕刻和/或乾蝕刻（例如深反應性離子蝕刻（DRIE））。在一些實施例中，通道結構314的通道孔的頂部可延伸得更遠而穿過摻雜區域304，例如使穿過介電質疊層308和犧牲層306的蝕刻製程可繼續蝕刻摻雜區域304的部分。在一些實施例中，在穿過介電質疊層308和犧牲層306進行蝕刻之後，單獨的進行另一蝕刻製程以蝕刻摻雜區域304的部分區域。在一些實施例中，通道孔可以不延伸至摻雜區域304的底表面之磊晶。根據一些實施例，溝槽303（在第3A圖中示出）垂直地延伸到摻雜區域304內的深度大於通道孔垂直地延伸到摻雜區域304內的深度。As shown in FIG. 3C , the via hole is an opening extending vertically through the
如第3C圖所示，形成垂直地延伸穿過介電質疊層308和犧牲層306的通道孔後，接著沿著通道孔的側壁和底表面依序沉積儲存膜316（包括阻擋層、儲存層和穿隧層）和半導體通道318。在一些實施例中，首先沿著通道孔的側壁和底表面沉積儲存膜316，然後將半導體通道318沉積在儲存膜316之上。在一些實施例中，可依序使用一種或多種薄膜沉積製程（例如ALD、CVD、PVD、任何其它適當的製程或其任何組合）來沉積儲存膜316的阻擋層、儲存層和穿隧層，以形成儲存膜316。然後可通過使用一種或多種薄膜沉積製程(例如ALD、CVD、PVD、任何其它適當的製程或其任何組合)在儲存膜316的穿隧層之上沉積半導體材料（例如多晶矽）來形成半導體通道318。在一些實施例中，可通過沉積第一氧化矽層、氮化矽層、第二氧化矽層和多晶矽層（「SONO」結構）以形成儲存膜316和半導體通道318。As shown in FIG. 3C, after forming the channel hole vertically extending through the
如第3C圖所示，可在通道孔中和半導體通道318之上形成填充層，以完全或部分地填充通道孔（例如在沒有或具有空氣間隙的情況下）。可通過使用一種或多種薄膜沉積製程（例如ALD、CVD、PVD、任何其它適當的製程或其任何組合）來沉積介電質材料（例如氧化矽）以形成填充層。後續，可在通道孔的頂部中形成通道插塞。在一些實施例中，形成通道插塞的步驟包括移除介電質疊層308的頂表面上的儲存膜316、半導體通道318和填充層的部分並通過CMP、濕蝕刻和/或乾蝕刻來平坦化，然後通過濕蝕刻和/或乾蝕刻移除通道孔的頂部中的部分半導體通道318和填充層以在通道孔的頂部中形成凹槽，接著通過一種或多種薄膜沉積製程（例如CVD、PVD、ALD或其任何組合）將半導體材料（例如多晶矽）沉積到凹槽內來形成通道插塞。如第3C圖所示，通道結構314穿過介電質疊層308和犧牲層306並且延伸到矽基底302的摻雜區域304內。As shown in FIG. 3C , a fill layer may be formed in the via hole and over the semiconductor via 318 to completely or partially fill the via hole (eg, without or with an air gap). The fill layer may be formed by depositing a dielectric material such as silicon oxide using one or more thin film deposition processes such as ALD, CVD, PVD, any other suitable process, or any combination thereof. Subsequently, a channel plug may be formed in the top of the channel hole. In some embodiments, the step of forming the channel plug includes removing portions of the
方法400繼續進行到如第4A圖所示的步驟412，形成垂直地延伸穿過介電質疊層並連接到溝槽的開口。在一些實施例中，開口與溝槽橫向地對齊，且溝槽的橫向尺寸大於開口的橫向尺寸。The
如第3C圖所示，狹縫320是步驟412形成之垂直地延伸穿過介電質疊層308以暴露部分犧牲層306的開口。可通過微影製程將狹縫320形成在與溝槽303（在第3A圖中示出，填充有犧牲層306）橫向地對齊的位置。在一些實施例中，在y方向（例如位元線方向）上的溝槽303的橫向尺寸大於在y方向上的狹縫320的橫向尺寸。因此，在x-y平面的平面圖中，狹縫320的圖案在x方向和y方向上都未在溝槽303內。在一些實施例中，形成狹縫320的步驟可包括濕蝕刻和/或乾蝕刻（例如DRIE）。在一些實施例中，穿過介電質疊層308的蝕刻製程可以不在犧牲層306的頂表面處停止，而是繼續蝕刻移除部分犧牲層306，使狹縫320可更遠地延伸到犧牲層306的頂部內。As shown in FIG. 3C , the
第3D圖為沿著第3C圖中穿過狹縫320中間的D-D切線的剖面示意圖。根據一些實施例，狹縫320和溝槽303各自在介電質疊層308的階梯區域380和核心陣列區域382之上沿著x方向（例如字元線方向）橫向延伸。應理解，雖然第3D圖示出類似於2A的具有中央階梯區域380和兩個核心陣列區域382的示例，階梯區域和核心陣列區域的任何其它適當的佈置（例如第2B圖示例的具有中央核心陣列區域和多個側階梯區域）也可以在本文是可適用的。如上所述，在核心陣列區域382和階梯區域380中的介電質疊層308的膜層結構是不同的，因為在階梯區域380中比在核心陣列區域382中有更少的堆疊犧牲層312（例如氮化矽層）。因此，階梯區域380中的狹縫320相較於核心陣列區域382中的狹縫320，傾向於被蝕刻得更快和更深，造成狹縫320沿著x方向的深度分佈不均，如第3D圖所示。通過引入溝槽303和使狹縫320與溝槽303對齊，在狹縫320將被蝕刻的區域的犧牲層306的厚度變厚並起到更大的緩衝效果，以避免階梯區域380的狹縫320發生過蝕刻而延伸穿過犧牲層306至進入矽基底302內。第3D圖還示出在溝槽303外面的其它區域中的犧牲層306的底表面384。在沒有溝槽303的情況下，在階梯區域380中的狹縫320可在犧牲層306的底表面384之下延伸。因此，與狹縫320橫向地對齊並填充有犧牲層306（例如多晶矽）的溝槽303可在形成狹縫320時用作蝕刻停止層以及用作緩衝區以平衡在核心陣列區域382和階梯區域380之間的蝕刻負載效應，從而補償在不同區域當中的鑿槽變化。FIG. 3D is a schematic cross-sectional view along the tangent line D-D passing through the middle of the
方法400繼續進行到如第4B圖所示的步驟414，通過開口將犧牲層置換成位在摻雜區域和介電質疊層之間的摻雜半導體層。在一些實施例中，利用摻雜半導體層置換犧牲層的步驟可包括先通過開口蝕刻移除犧牲層，以形成位在摻雜區域和介電質疊層之間的空腔，然後通過開口和空腔蝕刻移除部分儲存膜以暴露出沿著通道孔的側壁的部分半導體通道，接著再通過開口將摻雜多晶矽沉積到空腔內以形成摻雜半導體層。後續，再通過開口蝕刻移除沉積在開口和溝槽內的部分摻雜多晶矽。The
如第3E圖所示，步驟414可包括通過濕蝕刻和/或乾蝕刻來移除犧牲層306（在第3D圖中示出）以形成空腔322並重新顯露出溝槽303。在一些實施例中，犧牲層306的材料包括多晶矽，並且可被通過狹縫320的四甲基氫氧化銨（TMAH）蝕刻劑蝕刻移除，其中該蝕刻可停止在位於犧牲層306和摻雜區域304之間的氧化物墊層305。也就是說，根據一些實施例，犧牲層306的移除不影響摻雜區域304。在一些實施例中，在犧牲層306的移除之前，可沿著狹縫320的側壁形成隔離層324。可通過使用一種或多種薄膜沉積製程（例如CVD、PVD、ALD或其任何組合）將介電質材料（例如氮化矽、氧化矽和氮化矽）沉積到狹縫320內來形成隔離層324。As shown in FIG. 3E ,
如第3F圖所示，接著，移除暴露在空腔322中的通道結構314的部分儲存膜316，以使鄰接空腔322的通道結構314的半導體通道318的部分暴露出來。在一些實施例中，可通過狹縫320和空腔322提供蝕刻劑（例如用於蝕刻氮化矽的磷酸和用於蝕刻氧化矽的氫氟酸）來蝕刻儲存膜316的阻擋層（例如包括氧化矽）、儲存層（例如包括氮化矽）和穿隧層（例如包括氧化矽）顯露出來的部分。上述蝕刻可停止在通道結構314的半導體通道318。包括介電質材料的隔離層324（在第3E圖中示出）也可保護介電質疊層308，避免受在蝕刻儲存膜316時受到損壞，並可在移除部分儲存膜316的相同的步驟中由蝕刻劑移除。類似地，在摻雜區304上（也在溝槽303的側壁和底表面上）的氧化物墊層305（在第3E圖中示出）也可在移除部分儲存膜316的相同的步驟中被移除。As shown in FIG. 3F , then, the portion of the
如第3G圖所示，接著，在空腔322中形成摻雜半導體層326（在第3F圖中示出）。在一些實施例中，可進行一種或多種薄膜沉積製程（例如CVD、PVD、ALD或其任何組合）通過狹縫320將多晶矽沉積到空腔322內來形成摻雜半導體層326。在一些實施例中，可利用磊晶生長製程，選擇性地於半導體通道318的被暴露部分（包括多晶矽）上磊晶地生長多晶矽來填充空腔322，從而形成摻雜半導體層326。磊晶生長製程可包括先預清洗空腔322，然後進行例如氣相磊晶（VPE）、液相磊晶（LPE）、分子束磊晶（MPE）或其任何組合。在一些實施例中，可在沉積多晶矽或磊晶生長多晶矽時，執行N型摻雜劑（例如P、As或Sb）的原位摻雜，以形成N型摻雜多晶矽層作為摻雜半導體層326。摻雜半導體層326可填充空腔322並且與通道結構314的半導體通道318的被暴露的部分接觸。As shown in FIG. 3G , a doped semiconductor layer 326 (shown in FIG. 3F ) is then formed in the
應理解，摻雜半導體層326也可形成在溝槽303和/或開口320中。如第3G圖和3H所示，可使用濕蝕刻和/或乾蝕刻通過狹縫320來蝕刻沉積到狹縫320和溝槽303內的摻雜半導體層326的部分，留下位在矽基底302的摻雜區域304和介電質疊層308之間的摻雜半導體層326的剩餘部分。可通過控制蝕刻速率和/或蝕刻時間來控制對位在狹縫320和溝槽303中的摻雜半導體層326的蝕刻，以避免蝕刻位在摻雜區域304和介電質疊層308之間的摻雜半導體層326的剩餘部分。通過上述製程，實現了用位在摻雜區域304和介電質疊層308之間的摻雜半導體層326置換掉犧牲層326（在第3C圖中示出）。而且，根據一些實施例，狹縫320和溝槽303因此被連接而形成垂直地延伸穿過介電質疊層308和摻雜半導體層326並延伸至矽基底302的摻雜區域304內的連續開口。It should be understood that the doped
方法400繼續進行到如第4B圖所示的步驟416，通過開口進行所謂的「閘極更換」製程以利用記憶體疊層置換介電質疊層，因此使得通道結構垂直地延伸穿過記憶體疊層和摻雜半導體層並延伸到第二基底的摻雜區域內。在一些實施例中，用記憶體疊層置換介電質疊層的步驟包括通過開口利用堆疊導電層置換堆疊犧牲層。在一些實施例中，記憶體疊層包括交錯的堆疊導電層和堆疊介電質層。
如第3H圖所示，首先通過穿過狹縫320移除堆疊犧牲層312（在第3A圖中示出）以形成橫向凹槽327。在一些實施例中，可通過穿過狹縫320塗敷蝕刻劑來移除堆疊犧牲層312，從而形成與堆疊介電質層310交錯的多個橫向凹槽327。可使用對於堆疊犧牲層312和堆疊介電質層310具有蝕刻選擇性的任何蝕刻劑來蝕刻移除堆疊犧牲層312。As shown in FIG. 3H , the
如第3I圖所示，接著通過狹縫320將堆疊導電層328（包括閘極電極和黏附層）沉積到各個橫向凹槽327（在第3H圖中示出）內。在一些實施例中，可將閘極介電質層332在堆疊導電層328之前沉積到橫向凹槽327內，然後再將堆疊導電層328沉積在閘極介電質層332上。可使用一種或多種薄膜沉積製程（例如ALD、CVD、PVD、任何其它適當的製程或其任何組合）來沉積堆疊導電層328（例如金屬層）。在一些實施例中，閘極介電質層332（例如high-k介電質層）也沿著狹縫320的側壁和底部處形成。根據一些實施例，通過上述利用堆疊導電層328置換堆疊犧牲層312，從而將介電質疊層308（在第3G圖中示出）置換成包括交錯的堆疊導電層328和堆疊介電質層310的記憶體疊層330。根據一些實施例，通道結構314因此垂直地延伸穿過記憶體疊層330和摻雜半導體層326並且延伸到矽基底302的摻雜區域304內。As shown in FIG. 31 , stacked conductive layers 328 (including gate electrodes and adhesion layers) are then deposited through
方法400繼續進行到如第4B圖所示的步驟418，在開口和溝槽中形成絕緣結構。絕緣結構可垂直地延伸穿過記憶體疊層和摻雜半導體層並延伸到第二基底的摻雜區域內。在一些實施例中，為了形成絕緣結構，可將一種或多種介電質層材料沉積到開口和溝槽內並填充開口和溝槽。在一些實施例中，絕緣結構垂直地延伸到摻雜區域內的深度大於通道結構垂直地延伸到摻雜區域內的深度。The
如第3I圖所示，形成垂直地延伸穿過記憶體疊層330和摻雜半導體層326並延伸到摻雜區域304內的絕緣結構336。可通過使用一種或多種薄膜沉積製程（例如ALD、CVD、PVD、任何其它適當的製程或其任何組合）將一種或多種介電質材料（例如氧化矽）沉積到狹縫320和溝槽303（在第3H圖中示出）內以全部或部分地填充狹縫320和溝槽303（在具有或沒有空氣間隙的情況下）來形成絕緣結構336。在一些實施例中，絕緣結構336可包括閘極介電質層332（例如包括高介電常數介電質）和介電質填充層334（例如包括氧化矽）。在一些實施例中，絕緣結構336垂直地延伸到摻雜區域304內的深度大於通道結構314垂直地延伸到摻雜區域304內的深度。As shown in FIG. 31 , an insulating
如第3J圖所示，在形成絕緣結構336之後，接著形成外圍觸點340、源極觸點338和源極觸點339以及局部觸點，包括通道局部觸點344和字元線局部觸點342。在一些實施例中，源極觸點339形成在摻雜半導體層326之上並與摻雜半導體層326接觸，源極觸點338形成在矽基底302的摻雜區域304之上並與摻雜區域304接觸。在一些實施例中，可通過使用一種或多種薄膜沉積製程（例如CVD、PVD、ALD或其任何組合）將介電質材料（例如氧化矽或氮化矽）沉積在記憶體疊層330的頂部上來在記憶體疊層330上形成局部介電質層，然後通過例如濕蝕刻和/或乾蝕刻（例如RIE）於局部介電質層中定義出穿過局部介電質層（和任何其它層間介電層）的接觸開口，接著進行一種或多種薄膜沉積製程（例如ALD、CVD、PVD、任何其它適當的製程或其任何組合）形成導電材料來填充接觸開口，從而形成通道局部觸點344、字元線局部觸點342、外圍觸點340以及源極觸點338和339。As shown in FIG. 3J, after forming the insulating
如第3J圖所示，接著，可在通道局部觸點344、字元線局部觸點342、外圍觸點340以及源極觸點338和339之上形成鍵合層346。鍵合層346包括電性連接到通道局部觸點344、字元線局部觸點342、外圍觸點340以及源極觸點338和339的多個鍵合觸點。形成鍵合層346的步驟例如進行一種或多種薄膜沉積製程（例如CVD、PVD、ALD或其任何組合）來沉積層間介電層，並使用濕蝕刻和/或乾蝕刻（例如RIE）以及一種或多種薄膜沉積製程（例如ALD、CVD、PVD、任何其它適當的製程或其任何組合））形成穿過層間介電層的鍵合觸點。As shown in FIG. 3J ,
方法400繼續進行到如第4B圖所示的步驟420，以面對面方式鍵合第一基底和第二基底，使得記憶體疊層位在外圍電路之上。第一基底和第二基底的鍵合可以是混合鍵合。如第3K圖所示，矽基底302和在其上形成的部件（例如記憶體疊層330和穿過記憶體疊層330的通道結構314）被翻轉倒置。根據一些實施例，面向下的鍵合層346與面向上的鍵合層348、以面對面方式鍵合，從而形成在矽基底302和矽基底350之間形成鍵合界面354。在一些實施例中，在鍵合之前，可對鍵合表面進行處理製程（例如等離子體處理、濕處理和/或熱處理）。在鍵合之後，在鍵合層346中的鍵合觸點和在鍵合層348中的鍵合觸點與彼此對齊並接觸，使得記憶體疊層330和穿過記憶體疊層330的通道結構314可以電性連接到外圍電路352並位在外圍電路352之上。在一些實施例中，在鍵合之後，摻雜半導體層326通過至少源極觸點339電性連接到外圍電路352，且摻雜區域304通過至少源極觸點338電性連接到外圍電路352。The
方法400繼續進行到如第4B圖所示的步驟422，從第二基底相對於第一側的第二側對第二基底進行薄化，直到到達絕緣結構的端部以暴露第二基底的摻雜區域為止。第二基底的第二側例如是第二基底的背面。
如第3L圖所示，從第二基底的背面將矽基底302（在第3K圖中示出）薄化以暴露摻雜區域304。因為填充絕緣結構336的材料（例如氧化矽和高介電常數介電質）不同於矽基底302的材料（即矽），當薄化製程進行至顯露出絕緣結構336的上端時，薄化製程可自動停止。可使用CMP、研磨、乾蝕刻和/或濕蝕刻來薄化矽基底302。在一些實施例中，可利用矽晶圓的CMP製程對矽基底302進行薄化，並且可在到達絕緣結構336的上端處的氧化矽時自動停止。根據一些實施例，根據絕緣結構336延伸到摻雜區域304內的深度，摻雜區域304的厚度也可通過薄化製程來減小，使得摻雜區域304（在本文也被稱為摻雜半導體層）的剩餘部分的頂表面與絕緣結構336的上端齊平。As shown in FIG. 3L , silicon substrate 302 (shown in FIG. 3K ) is thinned from the backside of the second substrate to expose doped
方法400繼續進行到如第4B圖所示的步驟424，形成穿過薄化後的第二基底的摻雜區域的觸點。接著，方法400繼續進行到如第4B圖所示的步驟426，在薄化後的第二基底的摻雜區域上形成與觸點接觸的互連層。The
如第3M圖所示，在經薄化的矽基底302的摻雜區域304上形成一個或多個層間介電層356。可通過進行一種或多種薄膜沉積製程（例如ALD、CVD、PVD、任何其它適當的製程或其任何組合）將介電質材料沉積在摻雜區域304的頂表面上來形成層間介電層356。根據一些實施例，觸點368垂直地延伸穿過層間介電層356和摻雜區域304。在一些實施例中，可進行蝕刻製程以形成穿過層間介電層356和摻雜區域304並且與外圍觸點340對齊的觸點368的接觸開口，接著進行一種或多種薄膜沉積製程（例如ALD、CVD、PVD、任何其它適當的製程或其任何組合）以將一種或多種導電材料(例如黏附層（例如TiN）和導體層（例如W）)沉積到觸點368的接觸開口內並填充接觸開口，然後執行平面化製程（例如CMP）以移除過多的導電材料，使得觸點368的頂表面與層間介電層356的頂表面齊平。在一些實施例中，當接觸開口與外圍觸點340對齊時，觸點368也在外圍觸點340之上並與外圍觸點340接觸。As shown in FIG. 3M , one or more interlayer
如第3M圖所示，後續，可在層間介電層356之上形成鈍化層372。在一些實施例中，可通過進行一種或多種薄膜沉積製程（例如ALD、CVD、PVD、任何其它適當的製程或其任何組合）沉積介電質材料（例如氮化矽）來形成鈍化層372。接著，形成接觸墊374在觸點368之上並與觸點368接觸。在一些實施例中，可通過濕蝕刻和乾蝕刻來移除覆蓋觸點368的部分鈍化層372以形成接觸墊374。因此，用於引出焊墊的接觸墊374可通過觸點368、外圍觸點340以及鍵合層346和鍵合層348電性連接到外圍電路352。通過上述製程，可獲得包括層間介電層356、接觸墊374和鈍化層372的互連層376。As shown in FIG. 3M , subsequently, a
綜上所述，本發明一方面提供了一種3D記憶體元件，包括一基底、位在該基底上的一外圍電路、包括位在該外圍電路之上的交錯的多個導電層和多個介電質層的一記憶體疊層、位在該記憶體疊層之上的一第一半導體層、位在該第一半導體層之上並與該第一半導體層接觸的一第二半導體層、多個通道結構，其中各該通道結構垂直地延伸穿過該記憶體疊層和該第一半導體層，以及垂直地延伸穿過該記憶體疊層、該第一半導體層和該第二半導體層的一絕緣結構。In summary, one aspect of the present invention provides a 3D memory device, which includes a substrate, a peripheral circuit on the substrate, multiple conductive layers and multiple interlayers on the peripheral circuit. A memory stack of the electrical layer, a first semiconductor layer on the memory stack, a second semiconductor layer on the first semiconductor layer and in contact with the first semiconductor layer, A plurality of channel structures, wherein each channel structure vertically extends through the memory stack and the first semiconductor layer, and vertically extends through the memory stack, the first semiconductor layer and the second semiconductor layer an insulating structure.
在一些實施例中，該絕緣結構的一上端與該第二半導體層的一頂表面齊平。In some embodiments, an upper end of the insulating structure is flush with a top surface of the second semiconductor layer.
在一些實施例中，該絕緣結構的該上端位在各該通道結構的一上端之上。In some embodiments, the upper end of the insulating structure is located above an upper end of each of the channel structures.
在一些實施例中，該絕緣結構填充有一種或多種介電質材料。In some embodiments, the insulating structure is filled with one or more dielectric materials.
在一些實施例中，該絕緣結構橫向延伸以將該些通道結構區分成多個區塊。In some embodiments, the insulating structure extends laterally to divide the channel structures into a plurality of blocks.
在一些實施例中，各該通道結構垂直地延伸到該第二半導體層內。In some embodiments, each channel structure extends vertically into the second semiconductor layer.
在一些實施例中，該第二半導體層包括單晶矽。在一些實施例中，該第一半導體層包括多晶矽。In some embodiments, the second semiconductor layer includes monocrystalline silicon. In some embodiments, the first semiconductor layer includes polysilicon.
在一些實施例中，該第一半導體層是N型摻雜半導體層，以及該第二半導體層是N型摻雜半導體層。在一些實施例中，該第一半導體層是N型摻雜半導體層，以及該第二半導體層是P型摻雜半導體層。In some embodiments, the first semiconductor layer is an N-type doped semiconductor layer, and the second semiconductor layer is an N-type doped semiconductor layer. In some embodiments, the first semiconductor layer is an N-type doped semiconductor layer, and the second semiconductor layer is a P-type doped semiconductor layer.
在一些實施例中，3D記憶體元件另包括位在該第一半導體層之下並且與該第一半導體層接觸的一源極觸點，使該第一半導體層通過至少該源極觸點電性連接到該外圍電路。In some embodiments, the 3D memory device further includes a source contact located under the first semiconductor layer and in contact with the first semiconductor layer, so that the first semiconductor layer is electrically connected through at least the source contact. sex to the peripheral circuit.
在一些實施例中，3D記憶體元件另包括在該外圍電路和該記憶體疊層之間的一鍵合界面。In some embodiments, the 3D memory device further includes a bonding interface between the peripheral circuit and the memory stack.
在一些實施例中，3D記憶體元件另包括穿過該第二半導體層的一觸點，以及在該第二半導體層之上並包括一接觸墊的一互連層，其中該接觸墊通過至少該觸點電性連接到該外圍電路。In some embodiments, the 3D memory device further includes a contact passing through the second semiconductor layer, and an interconnection layer including a contact pad on the second semiconductor layer, wherein the contact pad passes through at least The contact is electrically connected to the peripheral circuit.
本發明另一方面提供了一種3D記憶體元件，包括一第一半導體結構、一第二半導體結構以及位在該第一半導體結構和該第二半導體結構之間的一鍵合界面。第一半導體結構包括一外圍電路。第二半導體結構包括一記憶體疊層，其包括交錯的導電層和介電質層、一摻雜半導體層、多個通道結構，其中各該通道結構垂直地延伸穿過該記憶體疊層並延伸到該摻雜半導體層內並且電性連接到該外圍電路，以及絕緣結構，其垂直地延伸穿過該記憶體疊層和該摻雜半導體層並且橫向延伸以將該些通道結構區分成多個區塊。Another aspect of the present invention provides a 3D memory device, including a first semiconductor structure, a second semiconductor structure, and a bonding interface between the first semiconductor structure and the second semiconductor structure. The first semiconductor structure includes a peripheral circuit. The second semiconductor structure includes a memory stack, which includes alternating conductive layers and dielectric layers, a doped semiconductor layer, a plurality of channel structures, wherein each of the channel structures extends vertically through the memory stack and extending into the doped semiconductor layer and electrically connected to the peripheral circuit, and an insulating structure extending vertically through the memory stack and the doped semiconductor layer and extending laterally to divide the channel structures into multiple blocks.
在一些實施例中，摻雜半導體層包括包含多晶矽的一第一N型摻雜半導體層和包含單晶矽的一第二N型摻雜半導體層。在一些實施例中，摻雜半導體層包括包含多晶矽的一第一N型摻雜半導體層和包含單晶矽的一P型摻雜半導體層。In some embodiments, the doped semiconductor layer includes a first N-type doped semiconductor layer comprising polycrystalline silicon and a second N-type doped semiconductor layer comprising monocrystalline silicon. In some embodiments, the doped semiconductor layer includes a first N-type doped semiconductor layer comprising polycrystalline silicon and a P-type doped semiconductor layer comprising monocrystalline silicon.
在一些實施例中，各該通道結構垂直地延伸穿過該第一N型摻雜半導體層。In some embodiments, each of the channel structures vertically extends through the first N-type doped semiconductor layer.
在一些實施例中，該絕緣結構的一上端與該摻雜半導體層的一頂表面齊平。In some embodiments, an upper end of the insulating structure is flush with a top surface of the doped semiconductor layer.
在一些實施例中，該絕緣結構填充有一種或多種介電質材料。In some embodiments, the insulating structure is filled with one or more dielectric materials.
在一些實施例中，第二半導體結構還包括垂直地延伸在該鍵合界面和該摻雜半導體層之間的一源極觸點，其中該源極觸點與該摻雜半導體層接觸，使得該摻雜半導體層通過至少該源極觸點電性連接到該外圍電路。In some embodiments, the second semiconductor structure further includes a source contact extending vertically between the bonding interface and the doped semiconductor layer, wherein the source contact is in contact with the doped semiconductor layer such that The doped semiconductor layer is electrically connected to the peripheral circuit through at least the source contact.
本發明又一方面提供了一種用於形成3D記憶體元件的方法，步驟包括在基底的第一側上的摻雜區域中形成溝槽，隨後形成在摻雜區域之上和溝槽中的犧牲層以及在犧牲層上的介電質疊層，然後形成垂直地延伸穿過介電質疊層和犧牲層並延伸到摻雜區域內的通道結構，接著形成垂直地延伸穿過介電質疊層並連接到溝槽的開口，接著通過開口形成位在摻雜區域和介電質疊層之間的摻雜半導體層來置換掉犧牲層。後續，在開口和溝槽中形成絕緣結構。接著，從基底相對於第一側的第二側將基底薄化，直到到達絕緣結構的端部並且暴露出摻雜區域為止。Yet another aspect of the present invention provides a method for forming a 3D memory element, the steps comprising forming a trench in a doped region on a first side of a substrate, followed by forming a sacrificial substrate over the doped region and in the trench layer and a dielectric stack on the sacrificial layer, then form a channel structure extending vertically through the dielectric stack and the sacrificial layer and into the doped region, then form a channel structure extending vertically through the dielectric stack layer and connected to the opening of the trench, and then replaces the sacrificial layer by forming a doped semiconductor layer between the doped region and the dielectric stack through the opening. Subsequently, an insulating structure is formed in the opening and the trench. Next, the substrate is thinned from its second side opposite the first side until the end of the insulating structure is reached and the doped regions are exposed.
在一些實施例中，開口與溝槽橫向地對齊，且溝槽的橫向尺寸大於開口的橫向尺寸。In some embodiments, the opening is laterally aligned with the groove, and the groove has a lateral dimension greater than the opening.
在一些實施例中，溝槽的深度不大於基底的摻雜區域的厚度。In some embodiments, the depth of the trench is not greater than the thickness of the doped region of the substrate.
在一些實施例中，溝槽在介電質結構的階梯區域之上橫向延伸。In some embodiments, the trench extends laterally over the stepped region of the dielectric structure.
在一些實施例中，在利用摻雜半導體層置換掉犧牲層之後，接著通過開口形成記憶體疊層來置換掉介電質疊層，使得通道結構垂直地延伸穿過記憶體疊層和摻雜半導體層並延伸到基底的摻雜區域內。In some embodiments, after replacing the sacrificial layer with a doped semiconductor layer, the dielectric stack is then replaced by forming the memory stack through openings such that the channel structure extends vertically through the memory stack and the doped semiconductor layer. The semiconductor layer extends into the doped region of the substrate.
在一些實施例中，形成通道結構的步驟包括形成穿過介電質疊層和犧牲層垂直地延伸到基底的摻雜區域內的通道孔，以及沿著通道孔的側壁形成儲存膜和半導體通道。In some embodiments, the step of forming the channel structure includes forming a channel hole extending vertically through the dielectric stack and the sacrificial layer into the doped region of the substrate, and forming a storage film and a semiconductor channel along sidewalls of the channel hole .
在一些實施例中，利用摻雜半導體層置換犧牲層的步驟包括通過開口蝕刻移除犧牲層以形成位在摻雜區域和介電質疊層之間的空腔，接著通過開口蝕刻部分儲存膜的以暴露沿著通道孔的側壁的部分半導體通道，接著通過開口將摻雜多晶矽沉積到空腔內以形成摻雜半導體層，然後通過開口蝕刻沉積到開口和溝槽內的部分摻雜多晶矽。In some embodiments, the step of replacing the sacrificial layer with the doped semiconductor layer includes etching through the opening to remove the sacrificial layer to form a cavity between the doped region and the dielectric stack, followed by etching a portion of the storage film through the opening to expose a portion of the semiconductor channel along the sidewall of the channel hole, then deposit doped polysilicon into the cavity through the opening to form a doped semiconductor layer, and then etch the partially doped polysilicon deposited into the opening and the trench through the opening.
在一些實施例中，形成絕緣結構的步驟包括將一種或多種介電質材料沉積到開口和溝槽內以填充開口和溝槽。In some embodiments, forming the insulating structure includes depositing one or more dielectric materials into the openings and trenches to fill the openings and trenches.
本發明又一方面公開了一種用於形成3D記憶體元件的方法，步驟包括在第一基底上形成外圍電路，在第二基底的第一側上形成通道結構和絕緣結構，每個通道結構和絕緣結構垂直地延伸穿過第二基底上的記憶體疊層和摻雜半導體層並延伸到第二基底的第一側上的摻雜區域內。接著將第一基底和第二基底以面對面方式被鍵合，使得記憶體疊層在外圍電路之上。從第二基底相對於第一側的第二側將第二基底薄化，直到到達絕緣結構的端部並且暴露出第二基底的摻雜區域為止。Another aspect of the present invention discloses a method for forming a 3D memory element, the steps include forming a peripheral circuit on a first substrate, forming a channel structure and an insulating structure on a first side of a second substrate, each channel structure and The insulating structure extends vertically through the memory stack and the doped semiconductor layer on the second substrate and into the doped region on the first side of the second substrate. Then the first substrate and the second substrate are bonded in a face-to-face manner, so that the memory is laminated on the peripheral circuit. The second substrate is thinned from a second side of the second substrate relative to the first side until an end of the insulating structure is reached and doped regions of the second substrate are exposed.
在一些實施例中，絕緣結構垂直地延伸到摻雜區域內的深度大於通道結構垂直地延伸到摻雜區域內的深度。In some embodiments, the insulating structure extends vertically into the doped region to a depth greater than the channel structure vertically extends into the doped region.
在一些實施例中，在薄化第二基底之後，接著形成穿過經薄化的第二基底的摻雜區域的觸點，以及形成在經薄化的第二基底的摻雜區域之上並與觸點接觸的互連層。In some embodiments, after thinning the second substrate, contacts are then formed through and over the doped regions of the thinned second substrate and The interconnection layer that makes contact with the contacts.
在一些實施例中，在鍵合第一基底和第二基底之前，另包括形成在摻雜半導體層之上並與摻雜半導體層接觸的源極觸點，使得在鍵合第一基底和第二基底之後，摻雜半導體層通過至少源極觸點電性連接到外圍電路。In some embodiments, before bonding the first substrate and the second substrate, further comprising a source contact formed on the doped semiconductor layer and in contact with the doped semiconductor layer, so that after bonding the first substrate and the second substrate After the second substrate, the doped semiconductor layer is electrically connected to the peripheral circuit through at least the source contact.
在一些實施例中，在形成通道結構和絕緣結構之前，另包括從第二基底的第一側摻雜第二基底的一部分以形成摻雜區域，並在摻雜區域中形成溝槽。In some embodiments, before forming the channel structure and the insulating structure, further includes doping a part of the second substrate from the first side of the second substrate to form a doped region, and forming a trench in the doped region.
在一些實施例中，形成通道結構和絕緣結構的步驟包括形成位在摻雜區域之上和溝槽中的犧牲層以及位在犧牲層上的介電質疊層，然後形成垂直地延伸穿過介電質疊層和犧牲層並延伸到摻雜區域內的通道結構，然後形成穿過介電質疊層垂直地延伸以連接到溝槽的開口，然後通過開口形成位在摻雜區域和介電質疊層之間的摻雜半導體層來置換掉犧牲層，接著在開口和溝槽中形成絕緣結構。In some embodiments, the step of forming the channel structure and the insulating structure includes forming a sacrificial layer over the doped region and in the trench, a dielectric stack over the sacrificial layer, and then forming a vertically extending through The dielectric stack and the sacrificial layer extend into the channel structure in the doped region, and then form an opening extending vertically through the dielectric stack to connect to the trench, and then form the channel structure located in the doped region and the dielectric through the opening. The sacrificial layer is replaced by the doped semiconductor layer between the electrode stacks, and then insulating structures are formed in the openings and trenches.
在一些實施例中，開口與溝槽橫向地對齊，且溝槽的橫向尺寸大於開口的橫向尺寸。In some embodiments, the opening is laterally aligned with the groove, and the groove has a lateral dimension greater than the opening.
在一些實施例中，溝槽的深度不大於第二基底的摻雜區域的厚度。In some embodiments, the depth of the trench is not greater than the thickness of the doped region of the second substrate.
在一些實施例中，溝槽在介電質結構的階梯區域之上橫向延伸。In some embodiments, the trench extends laterally over the stepped region of the dielectric structure.
在一些實施例中，形成絕緣結構的步驟包括將一種或多種介電質材料沉積到開口和溝槽內以填充開口和溝槽。In some embodiments, forming the insulating structure includes depositing one or more dielectric materials into the openings and trenches to fill the openings and trenches.
在一些實施例中，形成通道結構的步驟包括形成垂直地延伸穿過介電質疊層和犧牲層並且延伸到第二基底的摻雜區域內的通道孔，以及隨後形成沿著通道孔的側壁的儲存膜和半導體通道。In some embodiments, the step of forming the channel structure includes forming a channel hole extending vertically through the dielectric stack and the sacrificial layer and into the doped region of the second substrate, and subsequently forming a sidewall along the channel hole. Storage film and semiconductor channel.
在一些實施例中，形成摻雜半導體層置換掉犧牲層的步驟包括通過開口蝕刻犧牲層以形成在摻雜區域和介電質疊層之間的空腔，接著通過開口蝕刻移除部分儲存膜以暴露出沿著通道孔的側壁的部分半導體通道，接著通過開口將摻雜多晶矽沉積到空腔內以形成摻雜半導體層，接著通過開口蝕刻移除部分沉積到開口和溝槽內的摻雜多晶矽。In some embodiments, the step of forming a doped semiconductor layer to replace the sacrificial layer includes etching the sacrificial layer through the opening to form a cavity between the doped region and the dielectric stack, followed by etching through the opening to remove a portion of the storage film To expose part of the semiconductor channel along the sidewall of the channel hole, then deposit doped polysilicon into the cavity through the opening to form a doped semiconductor layer, and then remove part of the doping deposited in the opening and the trench by etching through the opening Polysilicon.
前文對於特定實施例的詳細描述可得知本發明的一般性質，並使得本發明具有通常知識者在不脫離本發明一般概念的情況下，能夠根據本領域技術的知識，容易地修改及/或調整這些特定實施例以用於各種應用，並不需要過度實驗。因此，基於本文呈現的教示和指導，這樣的調整和修改目的在於所公開的實施例的等同物的含義和範圍內。應該理解的是，本文中的措辭或術語是出於描述的目的，而非限制的目的。本說明書使用術語或措辭將由本領域技術人員根據所述教示和指導進行解釋。The foregoing detailed descriptions of specific embodiments can reveal the general nature of the present invention, and enable those with ordinary knowledge of the present invention to easily modify and/or It does not require undue experimentation to adapt these particular embodiments to various applications. Therefore, such adaptations and modifications are intended to be within the meaning and range of equivalents of the disclosed embodiments, based on the teaching and guidance presented herein. It is to be understood that the phraseology or terminology used herein is for the purpose of description rather than limitation. The terms or phrases used in this specification will be interpreted by those skilled in the art according to the teaching and guidance.
前文已經借助於功能區塊描述了本發明的實施例，該功能區塊例示了特定功能及其關係的實施方式。爲了便於描述，前文實施例中任意限定了這些功能區塊的邊界，但只要適當執行特定功能及其關係，在其他實施例中也可以限定替代的邊界。Embodiments of the invention have been described above with the aid of functional blocks illustrating the implementation of specified functions and relationships thereof. For convenience of description, the boundaries of these functional blocks are arbitrarily defined in the foregoing embodiments, but alternative boundaries may also be defined in other embodiments as long as specific functions and relationships thereof are properly performed.
發明內容和摘要部分是用來描述由發明人提出的本發明的一個或多個但並非全部的示例性實施例，並非用於以任何方式限制本發明和所附權利要求的範圍。凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。 以上所述僅為本發明之較佳實施例，本發明內容的廣度和範圍不應由以上所述的示例性實施例中的任一者限制，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。The Summary and Abstract sections are intended to describe one or more, but not all, exemplary embodiments of the invention proposed by the inventor and are not intended to limit the scope of the invention and the appended claims in any way. All equivalent changes and modifications made according to the patent scope of the present invention shall fall within the scope of the present invention. The above is only a preferred embodiment of the present invention, and the breadth and scope of the present invention should not be limited by any one of the above-described exemplary embodiments, and all equal changes are made according to the patent scope of the present invention All modifications and modifications shall fall within the scope of the present invention.
100:3D記憶體元件 101:基底 102:第一半導體結構 104:第二半導體結構 106:鍵合界面 108:外圍電路 110:鍵合層 111:鍵合觸點 112:鍵合層 113:鍵合觸點 114:記憶體疊層 116:導電層 118:介電質層 120:第一半導體層 122:第二半導體層 124:通道結構 126:儲存膜 128:半導體通道 129:通道插塞 130:絕緣結構 133:互連層 134:層間介電層 138:鈍化層 140:接觸墊 142:源極觸點 144:記憶體疊層 146:源極觸點 148:外圍觸點 150:通道局部觸點 152:字元線局部觸點 X:方向 Y:方向 Z:方向 200:3D記憶體元件 206A:第一核心陣列區域 206B:第二核心陣列區域 204:中央階梯區域 201:3D記憶體元件 207A:側階梯區域 207B:側階梯區域 202:區塊 205:中央核心陣列區域 208:絕緣結構 210:通道結構 302:矽基底 303:溝槽 304:摻雜區域 305:氧化物墊層 306:犧牲層 308:介電質疊層 310:堆疊介電質層 312:堆疊犧牲層312 314:通道結構 316:儲存膜 318:半導體通道 320:狹縫 322:空腔 324:隔離層 326:摻雜半導體層 327:橫向凹槽 328:堆疊導電層 330:記憶體疊層 332:閘極介電質層 334:介電質填充層 336:絕緣結構 338:源極觸點 339:源極觸點 340:外圍觸點 344:通道局部觸點 346:鍵合層 348:鍵合層 350:矽基底 352:外圍電路 354:鍵合界面 356:層間介電層 368:觸點 372:鈍化層 374:接觸墊 376:互連層 380:階梯區域 382:核心陣列區域 384:底表面 400:方法 402:步驟 404:步驟 406:步驟 408:步驟 410:步驟 412:步驟 414:步驟 416:步驟 418:步驟 420:步驟 422:步驟 424:步驟 426:步驟 D-D:切線100:3D memory components 101: Base 102: The first semiconductor structure 104: Second semiconductor structure 106: Bonding interface 108:Peripheral circuit 110: Bonding layer 111: Bonding contacts 112: Bonding layer 113: Bonding contacts 114:Memory stack 116: conductive layer 118: dielectric layer 120: the first semiconductor layer 122: the second semiconductor layer 124: Channel structure 126: storage film 128: Semiconductor channel 129: Channel plug 130: Insulation structure 133:Interconnect layer 134: interlayer dielectric layer 138: passivation layer 140: contact pad 142: Source contact 144:Memory stack 146: Source contact 148:Peripheral contacts 150: channel local contact 152: word line partial contact X: direction Y: Direction Z: Direction 200: 3D memory components 206A: First core array area 206B: Second core array area 204: Central ladder area 201: 3D memory components 207A: Side step area 207B: Side step area 202: block 205: Central core array area 208: Insulation structure 210: Channel structure 302: Silicon substrate 303: Groove 304: doped area 305: Oxide underlayment 306: sacrificial layer 308:Dielectric stack 310: stacking dielectric layers 312: stacking sacrificial layer 312 314: Channel structure 316: storage film 318: Semiconductor channel 320: slit 322: cavity 324: isolation layer 326: Doped semiconductor layer 327: Transverse groove 328: Stacking Conductive Layers 330:Memory stack 332: gate dielectric layer 334: dielectric filling layer 336: Insulation structure 338: source contact 339: source contact 340: Peripheral contacts 344: channel local contact 346: Bonding layer 348: Bonding layer 350: silicon substrate 352: Peripheral circuit 354: Bonding interface 356: interlayer dielectric layer 368: contact 372: passivation layer 374: contact pad 376:Interconnect layer 380: Ladder area 382:Core array area 384: bottom surface 400: method 402: step 404: step 406: step 408: Step 410: Step 412: Step 414:step 416: step 418:Step 420: Step 422:Step 424:step 426: step D-D: Tangent
所附圖式提供對於本發明實施例更深入的了解，並納入此說明書成為其中一部分。這些圖式與描述，用來說明一些實施例的原理並且使得相關領域技術人員能夠實現和使用本發明內容。 第1圖示出了根據本發明內容的一些實施例的示例性3D記憶體元件的剖面示意圖。 第2A圖示出了根據本發明內容的一些實施例的示例性3D記憶體元件的平面示意圖。 第2B圖示出了根據本發明內容的一些實施例的另一示例性3D記憶體元件的平面示意圖。 第3A圖至第3M圖示出了根據本發明內容的一些實施例的用於形成示例性3D記憶體元件的方法的步驟剖面示意圖。 第4A圖和第4B圖示出了根據本發明內容的一些實施例的用於形成示例性3D記憶體元件的方法的步驟流程圖。 將參考附圖描述本發明內容的實施例。The accompanying drawings are included to provide a further understanding of the embodiments of the invention, and are incorporated in and constitute a part of this specification. These drawings and descriptions are used to explain the principles of some embodiments and to enable those skilled in the relevant art to implement and use the content of the present invention. Figure 1 shows a schematic cross-sectional view of an exemplary 3D memory device according to some embodiments of the present disclosure. Figure 2A shows a schematic plan view of an exemplary 3D memory device according to some embodiments of the present disclosure. Figure 2B shows a schematic plan view of another exemplary 3D memory device according to some embodiments of the present disclosure. 3A to 3M illustrate schematic cross-sectional steps of a method for forming an exemplary 3D memory device according to some embodiments of the present disclosure. Figures 4A and 4B show a flowchart of steps of a method for forming an exemplary 3D memory device according to some embodiments of the present disclosure. Embodiments of the present invention will be described with reference to the drawings.
100:3D記憶體元件100:3D memory components
101:基底101: Base
102:第一半導體結構102: The first semiconductor structure
104:第二半導體結構104: Second semiconductor structure
106:鍵合界面106: Bonding interface
108:外圍電路108:Peripheral circuit
110:鍵合層110: Bonding layer
111:鍵合觸點111: Bonding contacts
112:鍵合層112: Bonding layer
113:鍵合觸點113: Bonding contacts
114:記憶體疊層114:Memory stack
116:導電層116: conductive layer
118:介電質層118: dielectric layer
120:第一半導體層120: the first semiconductor layer
122:第二半導體層122: the second semiconductor layer
124:通道結構124: Channel structure
126:儲存膜126: storage film
128:半導體通道128: Semiconductor channel
129:通道插塞129: Channel plug
130:絕緣結構130: Insulation structure
133:互連層133:Interconnect layer
134:層間介電層134: interlayer dielectric layer
138:鈍化層138: passivation layer
140:接觸墊140: contact pad
142:源極觸點142: Source contact
144:記憶體疊層144:Memory stack
146:源極觸點146: Source contact
148:外圍觸點148:Peripheral contacts
150:通道局部觸點150: channel local contact
152:字元線局部觸點152: word line partial contact
X:方向X: direction
Y:方向Y: Direction
Z:方向Z: Direction
Claims (20)
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/CN2020/092511 WO2021208193A1 (en) | 2020-04-14 | 2020-05-27 | Three-dimensional memory device and method for forming the same |
| WOPCT/CN2020/092511 | 2020-05-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW202145530A TW202145530A (en) | 2021-12-01 |
| TWI779318B true TWI779318B (en) | 2022-10-01 |
Family
ID=80783941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW109124547A TWI779318B (en) | 2020-05-27 | 2020-07-21 | Three-dimensional memory device and method for forming the same |
Country Status (1)
| Country | Link |
|---|---|
| TW (1) | TWI779318B (en) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9673213B1 (en) * | 2016-02-15 | 2017-06-06 | Sandisk Technologies Llc | Three dimensional memory device with peripheral devices under dummy dielectric layer stack and method of making thereof |
| US20190221557A1 (en) * | 2018-01-17 | 2019-07-18 | Sandisk Technologies Llc | Three-dimensional memory device having support-die-assisted source power distribution and method of making thereof |
| TWI670711B (en) * | 2010-09-14 | 2019-09-01 | 日商半導體能源研究所股份有限公司 | Memory device and semiconductor device |
-
2020
- 2020-07-21 TW TW109124547A patent/TWI779318B/en active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI670711B (en) * | 2010-09-14 | 2019-09-01 | 日商半導體能源研究所股份有限公司 | Memory device and semiconductor device |
| US9673213B1 (en) * | 2016-02-15 | 2017-06-06 | Sandisk Technologies Llc | Three dimensional memory device with peripheral devices under dummy dielectric layer stack and method of making thereof |
| US20190221557A1 (en) * | 2018-01-17 | 2019-07-18 | Sandisk Technologies Llc | Three-dimensional memory device having support-die-assisted source power distribution and method of making thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| TW202145530A (en) | 2021-12-01 |
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|---|---|---|---|
| GD4A | Issue of patent certificate for granted invention patent |