TWI777063B - 設計成使線寬粗糙度及線邊緣粗糙度最小化的臨界尺寸修整方法 - Google Patents

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安潔莉 萊利
蘇巴迪普 卡爾
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日商東京威力科創股份有限公司
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Abstract

本發明提出在一或更多處理層之堆疊上方具有一圖案化層之基板。處理層包括至少一圖案化層及一蝕刻目標層。在將圖案轉移至蝕刻目標層之後，可實現在圖案化層之CD與蝕刻目標層之CD之間之CD修整。在蝕刻目標層經圖案化之後，可使用無電漿氣相蝕刻製程以修整蝕刻目標層之CD以微調CD。在替代實施例中，可組合使用電漿蝕刻修整製程與氣相蝕刻製程。在這種實施例中，可藉由各種處理層之電漿蝕刻以實現部分CD修整，隨後可在所需圖案形成於蝕刻目標層中之後，藉由對蝕刻目標層進行無電漿氣相蝕刻以實現附加的CD修整。

Description

設計成使線寬粗糙度及線邊緣粗糙度最小化的臨界尺寸修整方法
本揭露內容係有關使線寬粗糙度及線邊緣粗糙度最小化的臨界尺寸修整方法。 [相關申請案之交互參照]
本申請案係關於2018年5月3日提出且題為「CD Trimming Method Designed To Minimize Line Width Roughness and Line Edge Roughness」之美國臨時專利申請案第62/666,129號及2018年6月22日提出且題為「Critical Dimension Trimming Method Designed To Minimize Line Width Roughness and Line Edge Roughness」之美國臨時專利申請案第62/688,754號，並主張其優先權，其完整內容係併入本申請案中之參考資料。
本揭露內容係有關基板（例如，半導體基板）之處理。具體而言，提供一種利用非常窄的節距技術以將基板圖案化之新穎方法，例如，使用極紫外光（EUV）微影及/或多重圖案化方案，例如自對準雙重圖案化（SADP）、自對準三重圖案化（SATP）、自對準四重圖案化（SAQP）等。
當基板處理之幾何形狀繼續縮小，藉由微影技術在基板上形成結構之技術挑戰隨之增加。因出現對於52nm及更低節距之結構之需求，已利用各種微影技術以實現用於這種窄節距之合適微影，包括EUV微影（利用EUV範圍內之光波長之微影，最普遍為13.5nm波長）及/或多重圖案化方案。為了實現這種小尺寸，習知的技術利用光阻臨界尺寸（CD）轉移方案，其中光阻經圖案化至一定尺寸，隨後在下覆的複數層之堆疊上應用電漿蝕刻修整製程。電漿蝕刻修整製程在目標蝕刻層（所欲圖案化之層）中提供最終的臨界尺寸，目標蝕刻層之線寬臨界尺寸小於最初在光阻中圖案化之臨界尺寸。例如，習知的微影疊層可包括在抗反射層、平坦化層（例如旋轉塗佈之碳、化學氣相沉積（CVD）沉積之碳、或其他有機平坦化層）、及目標蝕刻層上所形成之圖案化光阻之使用。這種目標蝕刻層可包括心軸層或核心層。用於目標蝕刻層之示例性材料包括例如矽、矽氮化物及矽氧化物，但亦可使用其他材料。為了達成心軸層或核心層中之目標CD，通常藉由控制電漿蝕刻以修整光阻層之CD，以在光阻下覆的微影疊層之各種中間層之蝕刻期間提供修整之所需量。
已經發現，當節距縮小，特別是當節距接近30nm或更小時，在用於修整CD之圖案轉移處理期間，線寬粗糙度（LWR）及線邊緣粗糙度（LER）之表現將劣化。此外，已經發現，這種因修整而引起之劣化會由於小節距製程所需之深寬比及材料而更有問題。例如，圖1顯示具有劣化線105之圖案化基板100之部分之俯視圖。如圖所示，習知的製程之LWR / LER劣化係藉由劣化線105以顯示，劣化線105在轉移至矽氮化物心軸之圖案中具有「扭擺（wiggle）」。
需要提供一種微影整合技術以在CD修整期間減少LWR及/或LER之劣化。
本文中描述一種實施CD修整控制之創新方法。提供之基板具有圖案化層，例如，在一或更多處理層之堆疊上方之光阻層。一或更多處理層包括蝕刻目標層，該蝕刻目標層在一實施例中可為心軸層。在將圖案轉移至蝕刻目標層之後，可實現在圖案化層之CD與蝕刻目標層之CD之間之CD修整。更具體地，在蝕刻目標層經圖案化之後，可使用無電漿氣相蝕刻製程以修整蝕刻目標層之CD以微調CD。在替代實施例中，可組合使用電漿蝕刻修整製程與氣相蝕刻製程。在這種實施例中，可藉由各種處理層之電漿蝕刻以實現部分CD修整，隨後可在所需圖案已經形成於蝕刻目標層中之後，藉由對蝕刻目標層進行無電漿氣相蝕刻以實現附加的CD修整。在一實施例中，蝕刻停止層位於蝕刻目標層下方，且無電漿氣相蝕刻對蝕刻停止層具有選擇性。
在一實施例中，提供一種用於處理基板之方法。該方法可包括提供具有複數第一圖案化結構及在第一圖案化結構下方的蝕刻目標層之基板，第一圖案化結構具有第一線寬及第一間隔寬度。該方法更包括蝕刻蝕刻目標層以形成對應於第一圖案化結構之蝕刻目標層結構。該方法還包括在蝕刻蝕刻目標層之後，修整蝕刻目標層結構以縮小蝕刻目標層結構之臨界尺寸，使蝕刻目標層結構具有第二線寬及第二間隔寬度，第二線寬小於第一圖案化結構之第一線寬。此外，以等向性氣相化學去除製程執行對蝕刻目標層之修整。
在另一實施例中，提供一種用於處理基板之方法。該方法包括提供具有圖案化光阻結構之光阻層，及提供下層、含碳層、蝕刻目標層、及蝕刻停止層。該方法還包括執行下層打開製程，下層打開製程將光阻層之光阻圖案轉移至下層中。該方法亦包括執行含碳層之蝕刻製程，該含碳層之蝕刻製程去除光阻層並將下層圖案轉移至含碳層中。該方法更包括執行蝕刻目標層打開製程，蝕刻目標層打開製程去除含碳層並將光阻圖案轉移至蝕刻目標層中。該方法亦包括執行氣相無電漿臨界尺寸修整製程以修整蝕刻停止層上方之目標結構。
在另一實施例中，提供一種用於處理基板之方法。該方法包括提供具有第一圖案化結構及在第一圖案化結構下方的蝕刻目標層之基板，第一圖案化結構具有第一臨界尺寸。該方法更包括蝕刻蝕刻目標層以形成對應於第一圖案化結構之目標結構。在蝕刻蝕刻目標層之後，該方法包括藉由複數循環之無電漿氣相蝕刻製程以修整目標結構，其中藉由修整，使目標結構臨界尺寸小於第一臨界尺寸。
本文中描述一種實施CD修整控制之創新方法。提供之基板具有圖案化層，例如，在一或更多處理層之堆疊上方之光阻層。一或更多處理層包括蝕刻目標層，該蝕刻目標層在一實施例中可為心軸層。在將圖案轉移至蝕刻目標層之後，可實現在圖案化層之CD與蝕刻目標層之CD之間之CD修整。更具體地，在蝕刻目標層經圖案化之後，可使用無電漿氣相蝕刻製程以修整蝕刻目標層之CD以微調CD。在替代實施例中，可組合使用電漿蝕刻修整製程與氣相蝕刻製程。在這種實施例中，可藉由各種處理層之電漿蝕刻以實現部分CD修整，隨後可在所需圖案已經形成於蝕刻目標層中之後，藉由對蝕刻目標層進行無電漿氣相蝕刻以實現附加的CD修整。在一實施例中，蝕刻停止層位於蝕刻目標層下方，且無電漿氣相蝕刻對蝕刻停止層具有選擇性。
利用等向性修整步驟之製程整合流程之複數實施例係由圖2-9之橫剖面圖式以描述。如圖2-5所示，描述示例性初始微影處理流程。圖6-7顯示一系列用於處理圖5中提供之結構之示例性後續製程步驟。圖8-9顯示另一系列用於處理圖4中提供之結構之示例性後續製程步驟。
如圖2所示，提供基板200。可形成光阻層205，該光阻層具有複數圖案化光阻結構206。可藉由本領域中已知的各種微影技術中之任何一者以實現光阻層205之圖案化。在一示例性實施例中，可利用EUV微影技術形成光阻層205之圖案化光阻結構206。在一實施例中，圖案可具有52nm或更小的節距及26nm之線寬。應當理解，雖然在本文中所描述之概念之提出是關於EUV微影技術，但本文中所描述之概念亦可應用於其他微影技術，包括具有比EUV微影技術可實現之節距更窄的節距之技術。因此，本文中所描述之藉由EUV微影技術以形成具有52nm或更小的節距之結構之該概念之使用可理解為其僅止於示例性的。
可在光阻層205及蝕刻目標層220之間提供一或更多其他微影層。應當理解，關於圖2所顯示及描述之特定層及厚度僅為示例性的，且可使用其他層及/或其他厚度。此外，可在不使用這種其他微影層之情況下利用在本文中所描述之技術。在一實施例中，可在圖案化光阻層下方提供18nm厚之光阻下層210或抗反射塗層。此外，可在光阻層205下方（或在抗反射塗層或光阻下層210下方，若有使用的話）提供例如有機平坦化層之中間層215。在一實施例中，中間層215為有機平坦化層。在另一實施例中，中間層215為60nm厚之旋轉塗佈碳層。在另一實施例中，中間層215為CVD沉積之碳。在中間層215下方為蝕刻目標層220。在一個範例中，蝕刻目標層220可為60nm厚之心軸層。然而，可使用其他蝕刻目標層。蝕刻目標層下方可為蝕刻停止層225。
蝕刻停止層225可位在基板200之其他層上。基板200可為任何需要使用圖案化特徵部之基板。例如，在一實施例中，基板200可為具有在其上形成之一或更多半導體處理層之半導體基板。在一實施例中，基板可為經過複數半導體製程步驟之基板，該等半導體製程步驟產生各種結構及層，該等結構及該等層在基板處理領域中均為已知的，且可被視為是基板之一部分。在一實施例中，可在後段製程（BEOL, back end of line）處理步驟中利用在本文中揭露之概念。在另一實施例中，可在前段製程（FEOL, front end of line）處理步驟中利用在本文中揭露之概念。可使用在本文中所描述之技術，藉由使用在本文中所描述之CD修整製程以提供比光阻層205之圖案化光阻結構206之線寬更窄的蝕刻目標層220之線寬。
如上所述，可在光阻層205及蝕刻目標層220之間提供一或更多中間微影層。可以理解，可變化中間微影層之特定堆疊，同時仍獲得在本文中所描述之概念之益處。因此，例如，可使用更多或更少的層。例如，不需使用抗反射層或可使用複數抗反射層（例如，使用抗反射塗層（ARC）層及底部抗反射塗層（BARC）層）。此外，可變化每層之特定組成，並可用各種方式沉積層，如本領域所理解之。在一實施例中，例如，中間層215可為相對厚的層，其藉由平坦化整個基板200之梯階高度以提供平坦化之益處。在此情況下，提供中間平坦化層。在一實施例中，平坦化層可為有機平坦化層，且在另一實施例中，可為旋轉塗佈硬遮罩層。然而，應當理解，其他材料及厚度亦可用於中間層215。另外，可採用其他層，包括硬遮罩等，全如熟悉此項技術者所理解一般。蝕刻目標層220可由各種材料構成。在一實施例中，蝕刻目標層220可為矽、矽氧化物、或矽氮化物。在另一實施例中，蝕刻目標層220可為矽、矽氧化物、或矽氮化物之組合。應當理解，取決於在本文中所揭露之技術中之特定的基板處理製程，蝕刻目標層220可由在基板處理中所使用之任何數量之材料構成。
應當理解，蝕刻停止層225可由各種材料構成。在一實施例中，蝕刻停止層225選自能在蝕刻停止層225及蝕刻目標層220之間提供合適的蝕刻選擇性之材料。在一實施例中，蝕刻停止層225可由矽、矽氧化物、或矽氮化物構成。在另一實施例中，蝕刻停止層225可由鈦氮化物構成。然而，應當理解，可使用其他蝕刻停止材料，包括有機材料。因此，應當理解，蝕刻停止層225可僅僅為在被蝕刻之上覆層及蝕刻停止層之間提供蝕刻選擇性所需程度之層。此外，在其他實施例中，甚至可不使用單獨的蝕刻停止層。
藉由打開光阻下層210，圖2中所示結構之處理可進行至如圖3中所示之狀態。接著，可打開中間層215如圖4所示。隨後，處理可進行至如圖5所示，其中蝕刻目標層220被打開。
用於打開各種層之特定蝕刻將根據所用之材料而變化。在一實施例中，一些所選之蝕刻可為電漿蝕刻，其通常為相對非等向性蝕刻製程。在一實施例中，所選之蝕刻化學物可為基於碳氟化合物之化學物（CF4 、CHF3 、C4 F8 、SF6 、CH2 F2 等），用於蝕刻光阻下層210；基於氧或氫之化學物（CO2 、O2 、H2 / N2 等），用於蝕刻中間層215；及基於氣相氟之化學物（HF、NF3 、F2 ）與基於氮之氣體（NH3 、NF3 等），用於蝕刻蝕刻目標層220。應當理解，圖2-5中所示之各種蝕刻步驟為習知的，並可使用各種蝕刻技術。此外，各種蝕刻步驟可分開執行或組合執行。在一實施例中，所選之蝕刻技術可在蝕刻目標層220中提供與在光阻層205中之圖案之CD大致相同的CD。在另一實施例（未顯示）中，藉由能產生如圖5中所示之結構之各種製程步驟可獲得一些CD之修整。
在圖5中所示之製程之後，對所形成之結構進行等向性蝕刻，其中可將在蝕刻目標層220中形成之結構之尺寸修整為期望的量，使在蝕刻目標層220中形成之圖案能以具再現性且精確界定之方式被改良為比在光阻層205中形成之初始圖案更窄。以此方式，能以LWR / LER不過度劣化之方式修整CD。在一實施例中，等向性蝕刻可為等向性氣相化學去除製程。
可變化用於實現修整技術之處理流程。例如，可在圖5之處理之後藉由接續執行圖6-7中所示之步驟以實現修整技術。或者，可在圖5之處理之後藉由接續執行圖8-9中所示之步驟以實現修整技術。如熟悉此項技術者所應理解，其他處理流程實施例亦可受益於在本文中所描述之修整技術，因為所示之實施例僅代表示例性實施例。
在一實施例中，在圖5所示之處理之後，如圖6所示，使蝕刻目標層220進行等向性蝕刻，該等向性蝕刻將修整在蝕刻目標層220中形成之結構之線寬。在圖6-7之實施例中，執行修整如圖6所示，使蝕刻目標層220中之結構具有比光阻層205中之圖案化光阻結構206之線寬更窄的線寬。該方法亦有助於保持層220之高度，同時修整寬度。
在圖6-7之實施例中，在如圖6所示之執行蝕刻目標層220之修整之後，隨後能以不顯著影響蝕刻目標層220之圖案之方式去除中間層215。例如，若中間層215為有機平坦化層，則可利用灰化製程（例如電漿灰化製程）以去除中間層。在執行圖7中所示之處理時，在蝕刻目標層220中提供目標結構705，其可作為用於基板200之進一步處理之期望結構。例如，在一實施例中，所得到之目標結構705可為心軸。應當理解，此用途僅為示例性的，且在經處理之基板200之蝕刻目標層220中形成所需的圖案之後，可利用圖7中所得到之目標結構705之其他用途。圖6-7之技術之一優點為在蝕刻目標層220之修整製程期間，中間層215之部分保持在蝕刻目標層220上。這有助於防止蝕刻目標層220之角落圓化，為目標結構705提供更方正之形狀以用作心軸或其他目的。
在圖8-9之實施例中，在如圖5中所示之處理之後，如圖8所示，可在修整步驟之前去除中間層215。隨後，如圖9所示，可在蝕刻目標層220上執行修整以提供目標結構705，該目標結構705具有比初始圖案化光阻結構更窄的線寬。
在圖8-9之實施例中，蝕刻目標層220之修整在圖9中執行，類似於如上參考圖6所解釋一般。對於圖8-9之實施例，在圖8中執行中間層之去除，例如在一實施例中，藉由如上所述之電漿灰化製程。
如在本文中所述，藉由包括氣相蝕刻之使用之修整製程以執行線寬之縮小。可以高度可控之方式控制氣相蝕刻，以對形成之臨界尺寸提供精細調整。在一實施例中，氣相蝕刻可為以漸進式循環執行之蝕刻。在一範例中，在蝕刻目標層中形成之結構之線寬可漸進式地藉由每一循環小於1nm至5nm之範圍而縮小，直到複數循環之總縮小量達15nm或更多。例如，在一實施例中，可使用四循環之氣相蝕刻。在另一實施例中，可使用六循環之氣相蝕刻。在本文中所提供之技術有助於在良好控制之圖案中精確地控制線寬之精密的縮小，而不產生顯著的LWR / LER劣化。
可利用各種等向性蝕刻以執行蝕刻目標層220之修整。在一實施例中，可使用氣相化學蝕刻。這種蝕刻能以提供修整製程奈米等級之控制之方式而實施，因此適合用以將圖案化結構修整至在本文中所述之控制水平。在一實施例中，對於用來做為蝕刻目標層220之矽氮化物層，可使用氣相化學去除製程。一示例性之氣相化學矽氮化物去除製程為氨(NH3 )及含氟之氣體製程。例如，該製程可包括先將矽氮化物暴露於氨以在矽氮化物表面上提供氨之吸附。隨後將表面暴露於含氟氣體（例如氟化氫(HF)或三氟化氮(NF3 )），以蝕刻結構以達成修整效果。在此製程中，待修整之層係暴露於氨及含氟氣體之氣體組合，之後進行熱處理以加熱正被去除之層以協助層之化學去除。另外，可在氣體處理中加入惰性氣體，例如氮氣及氬氣。化學暴露及熱能加熱提供一可控制之反應，用於在所期望的奈米等級下去除少量矽氮化物。此氣相化學去除蝕刻為熟悉此項技術者習知的。一示例性製程可包括0-300 mT之壓力、0-3000 sccm之N2 氣體流動及1-1000 sccm之NH3 及HF氣體流動之製程條件。用於此氣相化學去除蝕刻之示例性製程及系統，包括揭露於Kal等人之題為「Gas Phase Etching System and Method」之美國公開專利申請案第US2016/0379835號，其完整內容係併入本申請案中之參考資料。圖10中顯示實施以用於矽氮化物心軸之氣相蝕刻循環次數及CD修整之一示例性圖表。如圖10顯示，圖線1010標識心軸CD及氣相蝕刻循環次數之間之關係。
氨吸附催化之反應機構使得能以形成均勻飽和之氨吸附層之方式以調節製程。這提供技術以使矽氮化物表面平滑，因此改善心軸CD之高頻粗糙度（high frequency roughness）。通過在蝕刻期間調節例如溫度及反應物分壓之製程參數，可進一步地改善粗糙度。此外，基於電漿蝕刻之同步圖案轉移及修整製程通常具有惰性氣體之濺射依賴選擇性。然而，氣相化學去除蝕刻為無電漿之等向性氣相技術，其消除會產生選擇性限制之濺射效應。藉由分離圖案轉移製程及修整過程可獲得好的成效。此外，氣相蝕刻技術允許蝕刻選擇性，蝕刻選擇性為膜組成及蝕刻化學物之函數。這使得能靈活地實現各種變化的疊層整合。例如，表1顯示蝕刻目標層材料及蝕刻停止層材料可能的相容組合。應當理解，此組合僅為示例性的。
Figure 108115214-A0304-0001
 表1
因此，可使用其他氣體組合，且使用之化學物將取決於下覆的複數層及待修整之層之構成而變化。例如，矽蝕刻目標層可接受包括氨及含氟氣體之氣體混合物。類似地，矽氧化物蝕刻目標層可接受氨及氟化氫製程。應當理解，可使用許多其他氣體之去除製程。此外，應當理解，在受益於本揭露內容之後，可利用其他等向性蝕刻製程以實現揭露在本文中之奈米等級修整技術。此外，如在本文中所述，可循環地執行氣體去除製程，以便以受控的方式漸進式地修整蝕刻目標層。以此方式，可在非常窄的微影製程線寬中實現奈米等級修整以突破製程界限，僅藉由微影曝光便能準確地實施且具有再現性。以此方式，在本文中所描述之技術不僅限於EUV微影，而是可應用於其他遮罩製程中所期望的線寬之奈米級修整。此外，在本文中所描述之技術允許這種線寬修整，而不導致單線打開及嚴重的LWR / LER效應。
在本文中所描述之氣相蝕刻臨界尺寸修整技術可有助於減輕深寬比所導致之粗糙度。此外，圖案轉移期間中之蝕刻選擇性隨臨界尺寸而變化：與較大的臨界尺寸相比，較小臨界尺寸之遮罩之侵蝕速度較快（選擇性較差）。因此，能夠在蝕刻期間轉移較大的臨界尺寸便提供了額外的選擇性餘裕，若沒有這額外的選擇性餘裕，便可能在心軸圖案轉移期間因遮罩損失而開始看見高頻粗糙度增加。因此，此方法之好處有兩方面：藉由圖案轉移後之修整以減輕低頻粗糙度，及藉由較大的臨界尺寸轉移以減輕高頻粗糙度。
應當理解，基板（在圖中其上顯示有結構）可由一或複數層構成。例如，基板可為半導體晶圓，該半導體晶圓具有形成在其上或其中之複數處理層。因此，例如，基板可為在半導體處理流程中任何製程步驟之半導體晶圓。例如，基板可包括半導體晶圓及其所有由於任何特定製程步驟而形成之伴隨之複數層。此外，應當理解，顯示之各種處理層及結構可與附加的中間處理層及塗層一起使用，如熟悉此項技術者所理解一般。例如，可使用比圖中顯示之材料更多或更少的材料。因此，應當理解，可在各種處理流程中實現圖案修整製程之使用，其中蝕刻目標層在該圖案修整製程中被修整，所有這些處理流程可有利地受益於有機間隔物所提供之特性。此外，應當理解，圖中顯示之複數層可被視為是基板之一部分。
應當理解，上述處理流程僅為示例性的，且許多其他製程及應用可有利地利用在本文中揭露之技術。圖11-13顯示使用在本文中所描述之製程技術之示例性方法。應當理解，圖11-13之實施例僅為示例性的，且附加的方法可利用在本文中所描述之技術。此外，可將附加的製程步驟添加至在圖11-13中所顯示之方法中，因為所描述之步驟並非排他性的。此外，步驟之順序並不限於圖中顯示之順序，因為可執行不同的順序及/或組合或同時執行各種步驟。
在圖11中，顯示用於處理基板之方法。該方法包括步驟1105，提供具有第一圖案化結構及在第一圖案化結構下方的蝕刻目標層之基板，第一圖案化結構具有第一線寬及第一間隔寬度。該方法更包括步驟1110，蝕刻蝕刻目標層以形成對應於第一圖案化結構之蝕刻目標層結構。在蝕刻蝕刻目標層之後，該方法還包括步驟1115，修整蝕刻目標層結構以縮小蝕刻目標層結構之臨界尺寸，使蝕刻目標層結構具有第二線寬及第二間隔寬度，第二線寬小於第一圖案化結構之第一線寬，其中蝕刻目標層之修整係藉由等向性氣相化學去除製程而執行。
在圖12中，顯示用於處理基板之方法。該方法可包括步驟1205，提供具有圖案化光阻結構之光阻層；及步驟1210，提供下層、含碳層、蝕刻目標層及蝕刻停止層。該方法可更包括步驟1215，執行下層打開製程，下層打開製程將光阻層之光阻圖案轉移至下層中。該方法還包括步驟1220，執行含碳層蝕刻製程，該含碳層蝕刻製程去除光阻層並將下層圖案轉移至含碳層中。該方法還包括步驟1225，執行蝕刻目標層打開製程，該蝕刻目標層打開製程去除含碳層並將光阻圖案轉移至蝕刻目標層中。該方法還包括步驟1230，執行無電漿氣相臨界尺寸修整製程，以修整蝕刻停止層上方的目標結構。
在圖13中，顯示處理基板之方法。該方法可包括步驟1305，提供具有第一圖案化結構及在第一圖案化結構下方的蝕刻目標層之基板，該第一圖案化結構具有第一臨界尺寸。該方法可更包括步驟1310，蝕刻蝕刻目標層以形成對應於第一圖案化結構之目標結構。在蝕刻蝕刻目標層之後，該方法可包括步驟1315，藉由複數循環之無電漿氣相蝕刻製程以修整目標結構，其中藉由修整以使目標結構之臨界尺寸小於第一臨界尺寸。
鑑於本實施方式，本發明之進一步修改及替代實施例對於熟悉此項技術者將為顯而易見的。因此，本實施方式僅被視為說明性的，且係出於教導熟悉此項技術者實施本發明之方法之目的。應當理解，在本文中所顯示及所描述之本發明之形式及方法將被視為目前優選的實施例。均等技術可替代在本文中所顯示及所描述之技術，且本發明之某些特徵可獨立於其他特徵之使用而被利用，在受益於本發明之實施方式之後，以上所述對於熟悉此項技術者將均為顯而易見的。
100‧‧‧圖案化基板 105‧‧‧劣化線 200‧‧‧基板 205‧‧‧光阻層 206‧‧‧圖案化光阻結構 210‧‧‧光阻下層 215‧‧‧中間層 220‧‧‧蝕刻目標層 225‧‧‧蝕刻停止層 705‧‧‧目標結構 1010‧‧‧圖線 1105‧‧‧步驟 1110‧‧‧步驟 1115‧‧‧步驟 1205‧‧‧步驟 1210‧‧‧步驟 1215‧‧‧步驟 1220‧‧‧步驟 1225‧‧‧步驟 1230‧‧‧步驟 1305‧‧‧步驟 1310‧‧‧步驟 1315‧‧‧步驟
藉由參考以下結合附圖之描述，可獲得對本發明及其優點更完整的理解，其中相同的元件符號標識相同的特徵。然而，應注意，附圖僅顯示本揭露之概念之示例性實施例，並不應視為對範圍之限制，因為本揭露之概念可允許其他同等有效的實施例。
圖1顯示具有劣化的圖案線之習知的結構 。
圖2-5顯示在修整步驟之前先蝕刻蝕刻目標層之示例性製程步驟。
圖6-7顯示用於在蝕刻目標層上執行修整製程之一實施例。
圖8-9顯示用於在蝕刻目標層上執行修整製程之另一實施例。
圖10為一圖表，顯示臨界尺寸之縮小為氣相蝕刻之循環次數之函數。
圖11-13顯示利用本文所描述之技術之示例性製程。
1105‧‧‧步驟
1110‧‧‧步驟
1115‧‧‧步驟

Claims (19)

  1. 一種用於處理基板之方法，包括：提供該基板，該基板具有複數第一圖案化結構、在該等第一圖案化結構下方之一蝕刻目標層、及在該等第一圖案化結構與該蝕刻目標層之間之一中間層，該等第一圖案化結構具有一第一線寬及第一間隔寬度；蝕刻該蝕刻目標層以形成對應於該等第一圖案化結構之複數蝕刻目標層結構；在蝕刻該蝕刻目標層之後，修整該等蝕刻目標層結構以縮小該等蝕刻目標層結構之一臨界尺寸，使該等蝕刻目標層結構具有一第二線寬及第二間隔寬度，該第二線寬小於該等第一圖案化結構之該第一線寬；及其中，藉由一等向性氣相化學去除製程以執行該蝕刻目標層之該修整；及其中：在蝕刻該蝕刻目標層之前，打開該中間層以形成一中間圖案化層；在該中間圖案化層於該等蝕刻目標結構上方的情況下執行該等蝕刻目標結構之該修整，且在該蝕刻目標層之該修整之後去除該中間圖案化層；藉由複數循環之該等向性氣相化學去除製程以執行該蝕刻目標層之該修整，且其中在各循環之中去除該等蝕刻目標結構之每一者小於5nm之線寬，且其中進一步，各循環包含利用由該等蝕刻目標結構所吸附的一第一製程氣體處理該等蝕刻目標結構，接著，進行使用一第二製程氣體的處理，以去除該第一製程氣體所吸附的該等蝕刻目標結構之複數部分。
  2. 如申請專利範圍第1項之用於處理基板之方法，其中該蝕刻目標層為一心軸層。
  3. 如申請專利範圍第2項之用於處理基板之方法，其中該心軸層為一矽氮化物層。
  4. 如申請專利範圍第1項之用於處理基板之方法，其中在該等向性氣相化學去除製程期間中，該中間層之複數部分保持在該蝕刻目標層上。
  5. 如申請專利範圍第1項之用於處理基板之方法，其中在該等向性氣相化學去除製程之後去除該中間層之複數部分。
  6. 如申請專利範圍第1項之用於處理基板之方法，其中在該等向性氣相化學去除製程之前去除該中間層。
  7. 一種用於處理基板之方法，該方法包括：提供具有複數圖案化光阻結構之一光阻層；提供一下層、一含碳層、一蝕刻目標層及一蝕刻停止層；執行一下層打開製程，該下層打開製程將該光阻層之一光阻圖案轉移至該下層中；執行一含碳層蝕刻製程，該含碳層蝕刻製程去除該光阻層並將一下層圖案轉移至該含碳層中；執行一蝕刻目標層打開製程，該蝕刻目標層打開製程去除該下層並將該含碳層的圖案轉移至該蝕刻目標層中；及在執行該蝕刻目標層打開製程之後，執行複數目標結構之一氣相無電漿臨界尺寸修整，該等目標結構在該蝕刻停止層上方及在該含碳層的圖案下方，該 等目標結構之該修整包含執行複數循環的一無電漿的氣體蝕刻製程，並且其中各循環包含將該等目標結構暴露於由該等目標結構吸附的一第一製程氣體，接著暴露於一第二製程氣體，該第二製程氣體去除吸附該第一製程氣體的該等目標結構之複數部分，及在執行該氣相無電漿臨界尺寸修整的製程之後，去除該含碳層的圖案。
  8. 如申請專利範圍第7項之用於處理基板之方法，其中在執行該等目標結構之該氣相無電漿臨界尺寸修整之後，執行一灰化製程以去除該含碳層的圖案。
  9. 如申請專利範圍第8項之用於處理基板之方法，其中該目標結構為一心軸。
  10. 如申請專利範圍第8項之用於處理基板之方法，其中該等目標結構之該氣相無電漿臨界尺寸修整為一氨及氟化氫製程。
  11. 一種用於處理基板之方法，該方法包括：提供具有複數圖案化光阻結構之一光阻層；提供一下層、一含碳層、一蝕刻目標層、及一蝕刻停止層；執行一下層打開製程，該下層打開製程將該光阻層之一光阻圖案轉移至該下層中；執行一含碳層蝕刻製程，該含碳層蝕刻製程去除該光阻層並將一下層圖案轉移至該含碳層中；執行一蝕刻目標層打開製程，該蝕刻目標層打開製程去除該下層並將該含碳層圖案轉移至該蝕刻目標層中；及 執行一氣相無電漿臨界尺寸修整製程以修整在該蝕刻停止層上方之一目標結構；其中在執行該氣相無電漿臨界尺寸修整製程之前，執行一灰化製程以去除該含碳層。
  12. 如申請專利範圍第11項之用於處理基板之方法，其中該目標結構為一心軸。
  13. 如申請專利範圍第11項之用於處理基板之方法，其中該氣相無電漿臨界尺寸修整製程為一氨及氟化氫製程。
  14. 一種用於處理基板之方法，包括：提供該基板，該基板具有複數第一圖案化結構及在該等第一圖案化結構下方之一蝕刻目標層，該等第一圖案化結構具有一第一臨界尺寸；蝕刻該蝕刻目標層以形成對應於該等第一圖案化結構之複數目標結構；及在蝕刻該蝕刻目標層之後，藉由複數循環之一無電漿氣相蝕刻製程以修整該目標結構，且其中各循環包含將該目標結構暴露於由該目標基板吸附的一第一製程氣體，接著暴露於一第二製程氣體，該第二製程氣體去除吸附該第一製程氣體的該目標結構之複數部分，其中藉由該修整，使一目標結構臨界尺寸小於該第一臨界尺寸。
  15. 如申請專利範圍第14項之用於處理基板之方法，其中該蝕刻目標層為一矽氮化物層。
  16. 如申請專利範圍第15項之用於處理基板之方法，其中該無電漿氣相蝕刻製程利用一氨吸附催化反應機構。
  17. 如申請專利範圍第16項之用於處理基板之方法，其中該氨吸附催化反應機構包括先將該等目標結構暴露於作為該第一製程氣體的氨，隨後將該等目標結構暴露於作為該第二製程氣體的一含氟氣體。
  18. 如申請專利範圍第17項之用於處理基板之方法，更包括在該等第一圖案化結構及該蝕刻目標層之間提供一中間平坦化層，在該等目標結構之該修整之前去除該中間平坦化層。
  19. 如申請專利範圍第17項之用於處理基板之方法，更包括在該等第一圖案化結構及該蝕刻目標層之間提供一中間層，在該等目標結構之該修整之後去除該中間層，使得在該目標結構之修整期間該中間層之一部分係在該目標結構上方，且其中在該複數循環之各循環期間，去除該目標結構之每一者小於5nm之線寬。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11158788B2 (en) * 2018-10-30 2021-10-26 International Business Machines Corporation Atomic layer deposition and physical vapor deposition bilayer for additive patterning
KR102609302B1 (ko) * 2019-08-14 2023-12-01 삼성전자주식회사 반도체 패키지의 제조 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9034723B1 (en) * 2013-11-25 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US9431486B1 (en) * 2015-11-30 2016-08-30 International Business Machines Corporation Channel strain and controlling lateral epitaxial growth of the source and drain in FinFET devices

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6794230B2 (en) * 2002-10-31 2004-09-21 Taiwan Semiconductor Manufacturing Company, Ltd. Approach to improve line end shortening
JP4727171B2 (ja) 2003-09-29 2011-07-20 東京エレクトロン株式会社 エッチング方法
US7162133B2 (en) * 2004-08-20 2007-01-09 Agency For Science Technology And Research Method to trim and smooth high index contrast waveguide structures
US7846645B2 (en) 2007-12-14 2010-12-07 Tokyo Electron Limited Method and system for reducing line edge roughness during pattern etching
US9536970B2 (en) * 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
US8334083B2 (en) 2011-03-22 2012-12-18 Tokyo Electron Limited Etch process for controlling pattern CD and integrity in multi-layer masks
US9779952B2 (en) * 2013-08-27 2017-10-03 Tokyo Electron Limited Method for laterally trimming a hardmask
US9412603B2 (en) * 2013-11-19 2016-08-09 Applied Materials, Inc. Trimming silicon fin width through oxidation and etch
WO2015126829A1 (en) 2014-02-23 2015-08-27 Tokyo Electron Limited Method for patterning a substrate for planarization
CN107851559B (zh) 2015-06-26 2022-04-26 东京毅力科创株式会社 气相蚀刻***和方法
TWI610361B (zh) * 2015-06-26 2018-01-01 東京威力科創股份有限公司 具有可控制的含矽抗反射塗層或矽氮氧化物相對於不同薄膜或遮罩之蝕刻選擇性的氣相蝕刻
US20170207103A1 (en) * 2016-01-14 2017-07-20 Tokyo Electron Limited Gas phase etch of amorphous and poly-crystalline silicon from high aspect ratio features with high selectivity towards various films
US9899219B2 (en) 2016-02-19 2018-02-20 Tokyo Electron Limited Trimming inorganic resists with selected etchant gas mixture and modulation of operating variables
WO2017151622A1 (en) 2016-03-04 2017-09-08 Tokyo Electron Limited Trim method for patterning during various stages of an integration scheme
US10340141B2 (en) * 2017-04-28 2019-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Patterning method for semiconductor device and structures resulting therefrom
US10475700B2 (en) * 2017-08-31 2019-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Etching to reduce line wiggling
US10096524B1 (en) * 2017-10-18 2018-10-09 International Business Machines Corporation Semiconductor fin patterning techniques to achieve uniform fin profiles for fin field effect transistors

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9034723B1 (en) * 2013-11-25 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US9431486B1 (en) * 2015-11-30 2016-08-30 International Business Machines Corporation Channel strain and controlling lateral epitaxial growth of the source and drain in FinFET devices

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