TWI775427B - 鐵電記憶體 - Google Patents

鐵電記憶體 Download PDF

Info

Publication number
TWI775427B
TWI775427B TW110116532A TW110116532A TWI775427B TW I775427 B TWI775427 B TW I775427B TW 110116532 A TW110116532 A TW 110116532A TW 110116532 A TW110116532 A TW 110116532A TW I775427 B TWI775427 B TW I775427B
Authority
TW
Taiwan
Prior art keywords
layer
electrode
ferroelectric
oxide
electrode layer
Prior art date
Application number
TW110116532A
Other languages
English (en)
Other versions
TW202245225A (zh
Inventor
林雨德
葉伯淳
曾培哲
Original Assignee
財團法人工業技術研究院
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 財團法人工業技術研究院 filed Critical 財團法人工業技術研究院
Priority to TW110116532A priority Critical patent/TWI775427B/zh
Priority to CN202110547939.XA priority patent/CN115312522A/zh
Priority to US17/368,686 priority patent/US11856789B2/en
Application granted granted Critical
Publication of TWI775427B publication Critical patent/TWI775427B/zh
Publication of TW202245225A publication Critical patent/TW202245225A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H01L28/56—Capacitors with a dielectric comprising a perovskite structure material the dielectric comprising two or more layers, e.g. comprising buffer layers, seed layers, gradient layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1441—Ferroelectric RAM [FeRAM or FRAM]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Inorganic Insulating Materials (AREA)

Abstract

本揭露提供一種鐵電記憶體，包括：一第一電極；一第二電極，與該第一電極對向設置；一鐵電複合層，設置於該第一電極與該第二電極之間；以及一第一絕緣層，設置於該鐵電複合層的一側。

Description

鐵電記憶體
本揭露係有關於一種鐵電記憶體，特別是有關於一種配置限流層的鐵電記憶體。
鐵電記憶體(Ferroelectric memories)是屬於破壞性讀取記憶體，對於操作次數的要求很高，因此，舉凡有關提升操作次數的方法就有其價值性。傳統以氧化鉿(HfO)材料作為基礎的鐵電記憶體技術，其操作劣化大多在10 6循環之後即會產生，不符產業上的需求。
為提升鐵電記憶體的操作次數，本揭露提供一種鐵電記憶體，利用在鐵電複合層的單側或雙側配置具有限流效果的絕緣層，以限制元件於高速運作時的暫態電流(transient current)，進而提升鐵電記憶體的使用壽命。
根據本揭露的一實施例，提供一種鐵電記憶體。該鐵電記憶體包括：一第一電極；一第二電極，與該第一電極對向設置；一鐵電複合層，設置於該第一電極與該第二電極之間；以及一第一絕緣層，設置於該鐵電複合層的一側。
在一實施例中，該第一電極與該第二電極包括金屬或半導體材料。
在一實施例中，該鐵電複合層包括一第一電極層、一第二電極層、一鐵電層、以及一反鐵電層，其中該第一電極層與該第二電極層對向設置，且該鐵電層與該反鐵電層設置於該第一電極層與該第二電極層之間。在一實施例中，該第一電極層與該第二電極層包括氮化鈦。在一實施例中，該第一電極層與該第二電極層的主要結晶方向包括(220)。在一實施例中，該鐵電層與該反鐵電層彼此以一垂直方向排列。在一實施例中，該鐵電層與該反鐵電層彼此以一水平方向排列。在一實施例中，該鐵電層與該反鐵電層包括氧化鋯鉿(HfZrO x)、氧化矽鉿(HfSiO x)、氧化鉿(HfO x)、氧化釔鉿(HfYO x)、氧化釓鉿(HfGdO x)、氧化鍶鉿(HfSrO x)、氧化鈦鍶(SrTiO x)、鈦酸鈣鍶(SrCaTiO 3)、Ag(Nb 1− x Ta x )O 3、鈦酸鋇鍶(BaSrTiO 3)、鈦酸鋇(BaTiO 3)、氧化鋯(ZrO x)、或氧化鋁鉿(HfAlO x)。
在一實施例中，本揭露鐵電記憶體更包括一第二絕緣層，設置於該鐵電複合層的另一側。在一實施例中，該第一絕緣層與該第二絕緣層包括氧化矽(SiO x)、氧化鈦(TiO x)、氮氧化鈦(TiON)、氧化鉭(TaO x)、氮氧化鉭(TaON)、氧化鎢(WO x)、氧化鍺(GeO x)、氧化鋁(AlO x)、碳氮鋁鈦(AlTiCN)、氧化鋅(ZnO)、或氧化鋯(ZrO x)。
根據本揭露的一實施例，提供一種鐵電記憶體。該鐵電記憶體包括：一基板；一第一電極，設置於該基板中；一圖案化氧化層，設置於該基板上，露出部分的該第一電極；一鐵電複合層，設置於露出的該第一電極上，並位於該圖案化氧化層之間；一第一絕緣層，設置於該鐵電複合層的一側；以及一第二電極，設置於該鐵電複合層上。
在一實施例中，該鐵電複合層包括一第一電極層、一第二電極層、以及一鐵電層，其中該第一電極層與該第二電極層對向設置，且該鐵電層設置於該第一電極層與該第二電極層之間。在一實施例中，本揭露鐵電記憶體更包括一反鐵電層，設置於該第一電極層與該第二電極層之間。在一實施例中，該鐵電層與該反鐵電層彼此連接。
本揭露將具有限流效果的絕緣層配置在鐵電複合層的單側或雙側。藉由上述絕緣層所提供例如蕭特基能障(Schottky barrier)或普爾-弗倫克爾傳導(Poole-Frenkel conduction)等限流機制，限制了元件在高速運作時的暫態電流(transient current)，減少電流對元件的損傷，因此，即便已進入疲勞效應階段，仍可使元件維持相當極化量，減緩元件的劣化速度，進而提升元件的操作次數。經過電路模擬，上述絕緣層能提供良好限流效果且不影響電路讀取(circuit read)。本揭露鐵電記憶體的電流區間介於50µA至150µA。
請參閱第1圖，根據本揭露的一實施例，提供一種鐵電記憶體(Ferroelectric RAM，FeRAM) 10。第1圖為鐵電記憶體10的剖面示意圖。
如第1圖所示，鐵電記憶體10包括第一電極12、第二電極14、鐵電複合層16、以及絕緣層18。第一電極12與第二電極14對向設置。鐵電複合層16設置於第一電極12與第二電極14之間。絕緣層18設置於鐵電複合層16的一側，在第1圖中，絕緣層18設置於第一電極12與鐵電複合層16之間，也就是，絕緣層18設置於鐵電複合層16面向第一電極12的一側，分別與第一電極12以及鐵電複合層16接觸。
在一實施例中，第一電極12與第二電極14可包括金屬或半導體材料，例如，鋯(Zr)、鉿(Hf)、氮化鈦(TiN)、鈦(Ti)、鉭(Ta)、氮化鉭(TaN)、鉭化矽(TaSi)、碳氮化鉭(TaCN)、氮化鋁鈦(TiAlN)、鋅(Zn)、鎳(Ni)、矽化鎳(NiSi)、釕(Ru)、碳(C)、矽(Si)、氮化矽(SiN x)、鍺(Ge)、鉑(Pt)、鋁(Al)、氮化鋁(AlN)、釔(Y)、釓(Gd)、鍶(Sr)、鎢(W)、矽化鎢(WSi)、氮化鎢(WN)、鎵(Ga)、或氮化鎵(GaN)，但本揭露不限於此，其他適合的金屬或半導體材料亦可適用。
在第1圖中，鐵電複合層16包括第一電極層20、第二電極層22、鐵電層24、以及反鐵電層26。第一電極層20與第二電極層22對向設置。鐵電層24與反鐵電層26設置於第一電極層20與第二電極層22之間。根據第1圖，鐵電層24設置於第一電極層20上，反鐵電層26設置於鐵電層24上，以及第二電極層22設置於反鐵電層26上。在一實施例中，鐵電層24與反鐵電層26的設置順序亦可互換，例如，反鐵電層26設置於第一電極層20上，鐵電層24設置於反鐵電層26上，以及第二電極層22設置於鐵電層24上(未圖示)。在一實施例中，第一電極層20與第二電極層22之間可包括複數鐵電層24與複數反鐵電層26，彼此以垂直方向28呈現交互排列的態樣(未圖示)。
在一實施例中，第一電極層20與第二電極層22可包括金屬或半導體材料，例如，氮化鈦(TiN)，但本揭露不限於此，其他適合的金屬或半導體材料亦可適用。在一實施例中，第一電極層20與第二電極層22的主要結晶方向(dominant crystallographic orientation)包括(220)。在一實施例中，鐵電層24與反鐵電層26可包括氧化鋯鉿(HfZrO x)、氧化矽鉿(HfSiO x)、氧化鉿(HfO x)、氧化釔鉿(HfYO x)、氧化釓鉿(HfGdO x)、氧化鍶鉿(HfSrO x)、氧化鈦鍶(SrTiO x)、鈦酸鈣鍶(SrCaTiO 3)、Ag(Nb 1− x Ta x )O 3、鈦酸鋇鍶(BaSrTiO 3)、鈦酸鋇(BaTiO 3)、氧化鋯(ZrO x)、或氧化鋁鉿(HfAlO x)，但本揭露不限於此，其他適合的鐵電材料亦可適用。
在一實施例中，絕緣層18可包括氧化矽(SiO x)、氧化鈦(TiO x)、氮氧化鈦(TiON)、氧化鉭(TaO x)、氮氧化鉭(TaON)、氧化鎢(WO x)、氧化鍺(GeO x)、氧化鋁(AlO x)、碳氮鋁鈦(AlTiCN)、氧化鋅(ZnO)、或氧化鋯(ZrO x)，但本揭露不限於此，其他適合的絕緣材料亦可適用。根據第1圖，絕緣層18分別與第一電極12以及鐵電複合層16的第一電極層20接觸。
請參閱第2圖，根據本揭露的一實施例，提供一種鐵電記憶體(Ferroelectric RAM，FeRAM) 10。第2圖為鐵電記憶體10的剖面示意圖。
如第2圖所示，鐵電記憶體10包括第一電極12、第二電極14、鐵電複合層16、以及絕緣層18。第一電極12與第二電極14對向設置。鐵電複合層16設置於第一電極12與第二電極14之間。絕緣層18設置於鐵電複合層16的一側，在第2圖中，絕緣層18設置於鐵電複合層16與第二電極14之間，也就是，絕緣層18設置於鐵電複合層16面向第二電極14的一側，分別與鐵電複合層16以及第二電極14接觸。
在一實施例中，第一電極12與第二電極14可包括金屬或半導體材料，例如，鋯(Zr)、鉿(Hf)、氮化鈦(TiN)、鈦(Ti)、鉭(Ta)、氮化鉭(TaN)、鉭化矽(TaSi)、碳氮化鉭(TaCN)、氮化鋁鈦(TiAlN)、鋅(Zn)、鎳(Ni)、矽化鎳(NiSi)、釕(Ru)、碳(C)、矽(Si)、氮化矽(SiN x)、鍺(Ge)、鉑(Pt)、鋁(Al)、氮化鋁(AlN)、釔(Y)、釓(Gd)、鍶(Sr)、鎢(W)、矽化鎢(WSi)、氮化鎢(WN)、鎵(Ga)、或氮化鎵(GaN)，但本揭露不限於此，其他適合的金屬或半導體材料亦可適用。
在第2圖中，鐵電複合層16包括第一電極層20、第二電極層22、鐵電層24、以及反鐵電層26。第一電極層20與第二電極層22對向設置。鐵電層24與反鐵電層26設置於第一電極層20與第二電極層22之間。根據第2圖，鐵電層24設置於第一電極層20上，反鐵電層26設置於鐵電層24上，以及第二電極層22設置於反鐵電層26上。在一實施例中，鐵電層24與反鐵電層26的設置順序亦可互換，例如，反鐵電層26設置於第一電極層20上，鐵電層24設置於反鐵電層26上，以及第二電極層22設置於鐵電層24上(未圖示)。在一實施例中，第一電極層20與第二電極層22之間可包括複數鐵電層24與複數反鐵電層26，彼此以垂直方向28呈現交互排列的態樣(未圖示)。
在一實施例中，第一電極層20與第二電極層22可包括金屬或半導體材料，例如，氮化鈦(TiN)，但本揭露不限於此，其他適合的金屬或半導體材料亦可適用。在一實施例中，第一電極層20與第二電極層22的主要結晶方向(dominant crystallographic orientation)包括(220)。在一實施例中，鐵電層24與反鐵電層26可包括氧化鋯鉿(HfZrO x)、氧化矽鉿(HfSiO x)、氧化鉿(HfO x)、氧化釔鉿(HfYO x)、氧化釓鉿(HfGdO x)、氧化鍶鉿(HfSrO x)、氧化鈦鍶(SrTiO x)、鈦酸鈣鍶(SrCaTiO 3)、Ag(Nb 1− x Ta x )O 3、鈦酸鋇鍶(BaSrTiO 3)、鈦酸鋇(BaTiO 3)、氧化鋯(ZrO x)、或氧化鋁鉿(HfAlO x)，但本揭露不限於此，其他適合的鐵電材料亦可適用。
在一實施例中，絕緣層18可包括氧化矽(SiO x)、氧化鈦(TiO x)、氮氧化鈦(TiON)、氧化鉭(TaO x)、氮氧化鉭(TaON)、氧化鎢(WO x)、氧化鍺(GeO x)、氧化鋁(AlO x)、碳氮鋁鈦(AlTiCN)、氧化鋅(ZnO)、或氧化鋯(ZrO x)，但本揭露不限於此，其他適合的絕緣材料亦可適用。根據第2圖，絕緣層18分別與鐵電複合層16的第二電極層22以及第二電極14接觸。
請參閱第3圖，根據本揭露的一實施例，提供一種鐵電記憶體(Ferroelectric RAM，FeRAM) 10。第3圖為鐵電記憶體10的剖面示意圖。
如第3圖所示，鐵電記憶體10包括第一電極12、第二電極14、鐵電複合層16、第一絕緣層18、以及第二絕緣層19。第一電極12與第二電極14對向設置。鐵電複合層16設置於第一電極12與第二電極14之間。第一絕緣層18設置於鐵電複合層16的一側。第二絕緣層19設置於鐵電複合層16的另一側。在第3圖中，第一絕緣層18設置於第一電極12與鐵電複合層16之間，也就是，第一絕緣層18設置於鐵電複合層16面向第一電極12的一側，分別與第一電極12以及鐵電複合層16接觸。此外，第二絕緣層19設置於鐵電複合層16與第二電極14之間，也就是，第二絕緣層19設置於鐵電複合層16面向第二電極14的一側，分別與鐵電複合層16以及第二電極14接觸。
在一實施例中，第一電極12與第二電極14可包括金屬或半導體材料，例如，鋯(Zr)、鉿(Hf)、氮化鈦(TiN)、鈦(Ti)、鉭(Ta)、氮化鉭(TaN)、鉭化矽(TaSi)、碳氮化鉭(TaCN)、氮化鋁鈦(TiAlN)、鋅(Zn)、鎳(Ni)、矽化鎳(NiSi)、釕(Ru)、碳(C)、矽(Si)、氮化矽(SiN x)、鍺(Ge)、鉑(Pt)、鋁(Al)、氮化鋁(AlN)、釔(Y)、釓(Gd)、鍶(Sr)、鎢(W)、矽化鎢(WSi)、氮化鎢(WN)、鎵(Ga)、或氮化鎵(GaN)，但本揭露不限於此，其他適合的金屬或半導體材料亦可適用。
在第3圖中，鐵電複合層16包括第一電極層20、第二電極層22、鐵電層24、以及反鐵電層26。第一電極層20與第二電極層22對向設置。鐵電層24與反鐵電層26設置於第一電極層20與第二電極層22之間。根據第3圖，鐵電層24設置於第一電極層20上，反鐵電層26設置於鐵電層24上，以及第二電極層22設置於反鐵電層26上。在一實施例中，鐵電層24與反鐵電層26的設置順序亦可互換，例如，反鐵電層26設置於第一電極層20上，鐵電層24設置於反鐵電層26上，以及第二電極層22設置於鐵電層24上(未圖示)。在一實施例中，第一電極層20與第二電極層22之間可包括複數鐵電層24與複數反鐵電層26，彼此以垂直方向28呈現交互排列的態樣(未圖示)。
在一實施例中，第一電極層20與第二電極層22可包括金屬或半導體材料，例如，氮化鈦(TiN)，但本揭露不限於此，其他適合的金屬或半導體材料亦可適用。在一實施例中，第一電極層20與第二電極層22的主要結晶方向(dominant crystallographic orientation)包括(220)。在一實施例中，鐵電層24與反鐵電層26可包括氧化鋯鉿(HfZrO x)、氧化矽鉿(HfSiO x)、氧化鉿(HfO x)、氧化釔鉿(HfYO x)、氧化釓鉿(HfGdO x)、氧化鍶鉿(HfSrO x)、氧化鈦鍶(SrTiO x)、鈦酸鈣鍶(SrCaTiO 3)、Ag(Nb 1− x Ta x )O 3、鈦酸鋇鍶(BaSrTiO 3)、鈦酸鋇(BaTiO 3)、氧化鋯(ZrO x)、或氧化鋁鉿(HfAlO x)，但本揭露不限於此，其他適合的鐵電材料亦可適用。
在一實施例中，第一絕緣層18與第二絕緣層19可包括氧化矽(SiO x)、氧化鈦(TiO x)、氮氧化鈦(TiON)、氧化鉭(TaO x)、氮氧化鉭(TaON)、氧化鎢(WO x)、氧化鍺(GeO x)、氧化鋁(AlO x)、碳氮鋁鈦(AlTiCN)、氧化鋅(ZnO)、或氧化鋯(ZrO x)，但本揭露不限於此，其他適合的絕緣材料亦可適用。根據第3圖，第一絕緣層18分別與第一電極12以及鐵電複合層16的第一電極層20接觸。第二絕緣層19分別與鐵電複合層16的第二電極層22以及第二電極14接觸。
請參閱第4圖，根據本揭露的一實施例，提供一種鐵電記憶體(Ferroelectric RAM，FeRAM) 10。第4圖為鐵電記憶體10的剖面示意圖。
如第4圖所示，鐵電記憶體10包括第一電極12、第二電極14、鐵電複合層16、第一絕緣層18、以及第二絕緣層19。第一電極12與第二電極14對向設置。鐵電複合層16設置於第一電極12與第二電極14之間。第一絕緣層18設置於鐵電複合層16的一側，在第4圖中，第一絕緣層18設置於第一電極12與鐵電複合層16之間，也就是，第一絕緣層18設置於鐵電複合層16面向第一電極12的一側，分別與第一電極12以及鐵電複合層16接觸。第二絕緣層19設置於鐵電複合層16的另一側，在第4圖中，第二絕緣層19設置於鐵電複合層16與第二電極14之間，也就是，第二絕緣層19設置於鐵電複合層16面向第二電極14的一側，分別與鐵電複合層16以及第二電極14接觸。
在一實施例中，第一電極12與第二電極14可包括金屬或半導體材料，例如，鋯(Zr)、鉿(Hf)、氮化鈦(TiN)、鈦(Ti)、鉭(Ta)、氮化鉭(TaN)、鉭化矽(TaSi)、碳氮化鉭(TaCN)、氮化鋁鈦(TiAlN)、鋅(Zn)、鎳(Ni)、矽化鎳(NiSi)、釕(Ru)、碳(C)、矽(Si)、氮化矽(SiN x)、鍺(Ge)、鉑(Pt)、鋁(Al)、氮化鋁(AlN)、釔(Y)、釓(Gd)、鍶(Sr)、鎢(W)、矽化鎢(WSi)、氮化鎢(WN)、鎵(Ga)、或氮化鎵(GaN)，但本揭露不限於此，其他適合的金屬或半導體材料亦可適用。
在第4圖中，鐵電複合層16包括第一電極層20、第二電極層22、鐵電層24、以及反鐵電層26。第一電極層20與第二電極層22對向設置。鐵電層24與反鐵電層26設置於第一電極層20與第二電極層22之間。根據第4圖，鐵電層24與反鐵電層26以水平方向30設置於第一電極層20與第二電極層22之間。在一實施例中，第一電極層20與第二電極層22之間可包括複數鐵電層24與複數反鐵電層26，彼此以水平方向30呈現交互排列的態樣(未圖示)。
在一實施例中，第一電極層20與第二電極層22可包括金屬或半導體材料，例如，氮化鈦(TiN)，但本揭露不限於此，其他適合的金屬或半導體材料亦可適用。在一實施例中，第一電極層20與第二電極層22的主要結晶方向(dominant crystallographic orientation)包括(220)。在一實施例中，鐵電層24與反鐵電層26可包括氧化鋯鉿(HfZrO x)、氧化矽鉿(HfSiO x)、氧化鉿(HfO x)、氧化釔鉿(HfYO x)、氧化釓鉿(HfGdO x)、氧化鍶鉿(HfSrO x)、氧化鈦鍶(SrTiO x)、鈦酸鈣鍶(SrCaTiO 3)、Ag(Nb 1− x Ta x )O 3、鈦酸鋇鍶(BaSrTiO 3)、鈦酸鋇(BaTiO 3)、氧化鋯(ZrO x)、或氧化鋁鉿(HfAlO x)，但本揭露不限於此，其他適合的鐵電材料亦可適用。
在一實施例中，第一絕緣層18與第二絕緣層19可包括氧化矽(SiO x)、氧化鈦(TiO x)、氮氧化鈦(TiON)、氧化鉭(TaO x)、氮氧化鉭(TaON)、氧化鎢(WO x)、氧化鍺(GeO x)、氧化鋁(AlO x)、碳氮鋁鈦(AlTiCN)、氧化鋅(ZnO)、或氧化鋯(ZrO x)，但本揭露不限於此，其他適合的絕緣材料亦可適用。根據第4圖，第一絕緣層18分別與第一電極12以及鐵電複合層16的第一電極層20接觸。第二絕緣層19分別與鐵電複合層16的第二電極層22以及第二電極14接觸。
請參閱第5圖，根據本揭露的一實施例，提供一種鐵電記憶體(Ferroelectric RAM，FeRAM) 10。第5圖為鐵電記憶體10的剖面示意圖。
如第5圖所示，鐵電記憶體10包括第一電極12、第二電極14、鐵電複合層16、以及絕緣層18。第一電極12與第二電極14對向設置。鐵電複合層16設置於第一電極12與第二電極14之間。絕緣層18設置於鐵電複合層16的一側，在第5圖中，絕緣層18設置於第一電極12與鐵電複合層16之間，也就是，絕緣層18設置於鐵電複合層16面向第一電極12的一側，分別與第一電極12以及鐵電複合層16接觸。
在一實施例中，第一電極12與第二電極14可包括金屬或半導體材料，例如，鋯(Zr)、鉿(Hf)、氮化鈦(TiN)、鈦(Ti)、鉭(Ta)、氮化鉭(TaN)、鉭化矽(TaSi)、碳氮化鉭(TaCN)、氮化鋁鈦(TiAlN)、鋅(Zn)、鎳(Ni)、矽化鎳(NiSi)、釕(Ru)、碳(C)、矽(Si)、氮化矽(SiN x)、鍺(Ge)、鉑(Pt)、鋁(Al)、氮化鋁(AlN)、釔(Y)、釓(Gd)、鍶(Sr)、鎢(W)、矽化鎢(WSi)、氮化鎢(WN)、鎵(Ga)、或氮化鎵(GaN)，但本揭露不限於此，其他適合的金屬或半導體材料亦可適用。
在第5圖中，鐵電複合層16包括第一電極層20、第二電極層22、鐵電層24、以及反鐵電層26。第一電極層20與第二電極層22對向設置。鐵電層24與反鐵電層26設置於第一電極層20與第二電極層22之間。根據第5圖，鐵電層24與反鐵電層26以水平方向30設置於第一電極層20與第二電極層22之間。在一實施例中，第一電極層20與第二電極層22之間可包括複數鐵電層24與複數反鐵電層26，彼此以水平方向30呈現交互排列的態樣(未圖示)。
在一實施例中，第一電極層20與第二電極層22可包括金屬或半導體材料，例如，氮化鈦(TiN)，但本揭露不限於此，其他適合的金屬或半導體材料亦可適用。在一實施例中，第一電極層20與第二電極層22的主要結晶方向(dominant crystallographic orientation)包括(220)。在一實施例中，鐵電層24與反鐵電層26可包括氧化鋯鉿(HfZrO x)、氧化矽鉿(HfSiO x)、氧化鉿(HfO x)、氧化釔鉿(HfYO x)、氧化釓鉿(HfGdO x)、氧化鍶鉿(HfSrO x)、氧化鈦鍶(SrTiO x)、鈦酸鈣鍶(SrCaTiO 3)、Ag(Nb 1− x Ta x )O 3、鈦酸鋇鍶(BaSrTiO 3)、鈦酸鋇(BaTiO 3)、氧化鋯(ZrO x)、或氧化鋁鉿(HfAlO x)，但本揭露不限於此，其他適合的鐵電材料亦可適用。
在一實施例中，絕緣層18可包括氧化矽(SiO x)、氧化鈦(TiO x)、氮氧化鈦(TiON)、氧化鉭(TaO x)、氮氧化鉭(TaON)、氧化鎢(WO x)、氧化鍺(GeO x)、氧化鋁(AlO x)、碳氮鋁鈦(AlTiCN)、氧化鋅(ZnO)、或氧化鋯(ZrO x)，但本揭露不限於此，其他適合的絕緣材料亦可適用。根據第5圖，絕緣層18分別與第一電極12以及鐵電複合層16的第一電極層20接觸。
請參閱第6圖，根據本揭露的一實施例，提供一種鐵電記憶體(Ferroelectric RAM，FeRAM) 10。第6圖為鐵電記憶體10的剖面示意圖。
如第6圖所示，鐵電記憶體10包括第一電極12、第二電極14、鐵電複合層16、以及絕緣層18。第一電極12與第二電極14對向設置。鐵電複合層16設置於第一電極12與第二電極14之間。絕緣層18設置於鐵電複合層16的一側，在第6圖中，絕緣層18設置於鐵電複合層16與第二電極14之間，也就是，絕緣層18設置於鐵電複合層16面向第二電極14的一側，分別與鐵電複合層16以及第二電極14接觸。
在一實施例中，第一電極12與第二電極14可包括金屬或半導體材料，例如，鋯(Zr)、鉿(Hf)、氮化鈦(TiN)、鈦(Ti)、鉭(Ta)、氮化鉭(TaN)、鉭化矽(TaSi)、碳氮化鉭(TaCN)、氮化鋁鈦(TiAlN)、鋅(Zn)、鎳(Ni)、矽化鎳(NiSi)、釕(Ru)、碳(C)、矽(Si)、氮化矽(SiN x)、鍺(Ge)、鉑(Pt)、鋁(Al)、氮化鋁(AlN)、釔(Y)、釓(Gd)、鍶(Sr)、鎢(W)、矽化鎢(WSi)、氮化鎢(WN)、鎵(Ga)、或氮化鎵(GaN)，但本揭露不限於此，其他適合的金屬或半導體材料亦可適用。
在第6圖中，鐵電複合層16包括第一電極層20、第二電極層22、鐵電層24、以及反鐵電層26。第一電極層20與第二電極層22對向設置。鐵電層24與反鐵電層26設置於第一電極層20與第二電極層22之間。根據第6圖，鐵電層24與反鐵電層26以水平方向30設置於第一電極層20與第二電極層22之間。在一實施例中，第一電極層20與第二電極層22之間可包括複數鐵電層24與複數反鐵電層26，彼此以水平方向30呈現交互排列的態樣(未圖示)。
在一實施例中，第一電極層20與第二電極層22可包括金屬或半導體材料，例如，氮化鈦(TiN)，但本揭露不限於此，其他適合的金屬或半導體材料亦可適用。在一實施例中，第一電極層20與第二電極層22的主要結晶方向(dominant crystallographic orientation)包括(220)。在一實施例中，鐵電層24與反鐵電層26可包括氧化鋯鉿(HfZrO x)、氧化矽鉿(HfSiO x)、氧化鉿(HfO x)、氧化釔鉿(HfYO x)、氧化釓鉿(HfGdO x)、氧化鍶鉿(HfSrO x)、氧化鈦鍶(SrTiO x)、鈦酸鈣鍶(SrCaTiO 3)、Ag(Nb 1− x Ta x )O 3、鈦酸鋇鍶(BaSrTiO 3)、鈦酸鋇(BaTiO 3)、氧化鋯(ZrO x)、或氧化鋁鉿(HfAlO x)，但本揭露不限於此，其他適合的鐵電材料亦可適用。
在一實施例中，絕緣層18可包括氧化矽(SiO x)、氧化鈦(TiO x)、氮氧化鈦(TiON)、氧化鉭(TaO x)、氮氧化鉭(TaON)、氧化鎢(WO x)、氧化鍺(GeO x)、氧化鋁(AlO x)、碳氮鋁鈦(AlTiCN)、氧化鋅(ZnO)、或氧化鋯(ZrO x)，但本揭露不限於此，其他適合的絕緣材料亦可適用。根據第6圖，絕緣層18分別與鐵電複合層16的第二電極層22以及第二電極14接觸。
請參閱第7圖，根據本揭露的一實施例，提供一種鐵電記憶體100。第7圖為鐵電記憶體100的剖面示意圖。
鐵電記憶體(Ferroelectric RAM，FeRAM) 100包括基板120、第一電極140、圖案化氧化層160、鐵電複合層180、絕緣層200、以及第二電極220。第一電極140設置於基板120中。圖案化氧化層160設置於基板120上，露出部分的第一電極140。鐵電複合層180設置於露出的第一電極140上，並位於圖案化氧化層160之間。絕緣層200設置於鐵電複合層180的一側。在第7圖中，絕緣層200設置於第一電極140與鐵電複合層180之間，也就是，絕緣層200設置於鐵電複合層180面向第一電極140的一側，分別與第一電極140以及鐵電複合層180接觸。第二電極220設置於鐵電複合層180上。
在一實施例中，第一電極140與第二電極220可包括金屬或半導體材料，例如，鋯(Zr)、鉿(Hf)、氮化鈦(TiN)、鈦(Ti)、鉭(Ta)、氮化鉭(TaN)、鉭化矽(TaSi)、碳氮化鉭(TaCN)、氮化鋁鈦(TiAlN)、鋅(Zn)、鎳(Ni)、矽化鎳(NiSi)、釕(Ru)、碳(C)、矽(Si)、氮化矽(SiN x)、鍺(Ge)、鉑(Pt)、鋁(Al)、氮化鋁(AlN)、釔(Y)、釓(Gd)、鍶(Sr)、鎢(W)、矽化鎢(WSi)、氮化鎢(WN)、鎵(Ga)、或氮化鎵(GaN)，但本揭露不限於此，其他適合的金屬或半導體材料亦可適用。
在第7圖中，鐵電複合層180包括第一電極層240、第二電極層260、鐵電層280、以及反鐵電層300。第一電極層240與第二電極層260對向設置。鐵電層280與反鐵電層300設置於第一電極層240與第二電極層260之間。根據第7圖，鐵電層280與反鐵電層300彼此連接設置於第一電極層240與第二電極層260之間，例如，鐵電層280的第一區域280a設置於露出的第一電極140上，反鐵電層300設置於第一電極層240與第二電極層260之間，以及鐵電層280的第二區域280b設置於反鐵電層300與第一電極層240上。在一實施例中，鐵電層280與反鐵電層300設置的連接順序亦可互換，例如，反鐵電層300的第一區域300a設置於露出的第一電極140上，鐵電層280設置於第一電極層240與第二電極層260之間，以及反鐵電層300的第二區域300b設置於鐵電層280與第一電極層240上，如第7圖所示。
在一實施例中，第一電極層240與第二電極層260可包括金屬或半導體材料，例如，氮化鈦(TiN)，但本揭露不限於此，其他適合的金屬或半導體材料亦可適用。在一實施例中，第一電極層240與第二電極層260的主要結晶方向(dominant crystallographic orientation)包括(220)。在一實施例中，鐵電層280與反鐵電層300可包括氧化鋯鉿(HfZrO x)、氧化矽鉿(HfSiO x)、氧化鉿(HfO x)、氧化釔鉿(HfYO x)、氧化釓鉿(HfGdO x)、氧化鍶鉿(HfSrO x)、氧化鈦鍶(SrTiO x)、鈦酸鈣鍶(SrCaTiO 3)、Ag(Nb 1− x Ta x )O 3、鈦酸鋇鍶(BaSrTiO 3)、鈦酸鋇(BaTiO 3)、氧化鋯(ZrO x)、或氧化鋁鉿(HfAlO x)，但本揭露不限於此，其他適合的鐵電材料亦可適用。
在一實施例中，絕緣層200可包括氧化矽(SiO x)、氧化鈦(TiO x)、氮氧化鈦(TiON)、氧化鉭(TaO x)、氮氧化鉭(TaON)、氧化鎢(WO x)、氧化鍺(GeO x)、氧化鋁(AlO x)、碳氮鋁鈦(AlTiCN)、氧化鋅(ZnO)、或氧化鋯(ZrO x)，但本揭露不限於此，其他適合的絕緣材料亦可適用。根據第7圖，絕緣層200分別與第一電極140以及鐵電複合層180的鐵電層280 (或反鐵電層300)與第一電極層240接觸。
請參閱第8圖，根據本揭露的一實施例，提供一種鐵電記憶體100。第8圖為鐵電記憶體100的剖面示意圖。
鐵電記憶體(Ferroelectric RAM，FeRAM) 100包括基板120、第一電極140、圖案化氧化層160、鐵電複合層180、絕緣層200、以及第二電極220。第一電極140設置於基板120中。圖案化氧化層160設置於基板120上，露出部分的第一電極140。鐵電複合層180設置於露出的第一電極140上，並位於圖案化氧化層160之間。絕緣層200設置於鐵電複合層180的一側。第二電極220設置於鐵電複合層180上。在第8圖中，絕緣層200設置於鐵電複合層180與第二電極220之間，也就是，絕緣層200設置於鐵電複合層180面向第二電極220的一側，分別與鐵電複合層180以及第二電極220接觸。
在一實施例中，第一電極140與第二電極220可包括金屬或半導體材料，例如，鋯(Zr)、鉿(Hf)、氮化鈦(TiN)、鈦(Ti)、鉭(Ta)、氮化鉭(TaN)、鉭化矽(TaSi)、碳氮化鉭(TaCN)、氮化鋁鈦(TiAlN)、鋅(Zn)、鎳(Ni)、矽化鎳(NiSi)、釕(Ru)、碳(C)、矽(Si)、氮化矽(SiN x)、鍺(Ge)、鉑(Pt)、鋁(Al)、氮化鋁(AlN)、釔(Y)、釓(Gd)、鍶(Sr)、鎢(W)、矽化鎢(WSi)、氮化鎢(WN)、鎵(Ga)、或氮化鎵(GaN)，但本揭露不限於此，其他適合的金屬或半導體材料亦可適用。
在第8圖中，鐵電複合層180包括第一電極層240、第二電極層260、鐵電層280、以及反鐵電層300。第一電極層240與第二電極層260對向設置。鐵電層280與反鐵電層300設置於第一電極層240與第二電極層260之間。根據第8圖，鐵電層280與反鐵電層300彼此連接設置於第一電極層240與第二電極層260之間，例如，鐵電層280的第一區域280a設置於露出的第一電極140上，反鐵電層300設置於第一電極層240與第二電極層260之間，以及鐵電層280的第二區域280b設置於反鐵電層300與第一電極層240上。在一實施例中，鐵電層280與反鐵電層300設置的連接順序亦可互換，例如，反鐵電層300的第一區域300a設置於露出的第一電極140上，鐵電層280設置於第一電極層240與第二電極層260之間，以及反鐵電層300的第二區域300b設置於鐵電層280與第一電極層240上，如第8圖所示。
在一實施例中，第一電極層240與第二電極層260可包括金屬或半導體材料，例如，氮化鈦(TiN)，但本揭露不限於此，其他適合的金屬或半導體材料亦可適用。在一實施例中，第一電極層240與第二電極層260的主要結晶方向(dominant crystallographic orientation)包括(220)。在一實施例中，鐵電層280與反鐵電層300可包括氧化鋯鉿(HfZrO x)、氧化矽鉿(HfSiO x)、氧化鉿(HfO x)、氧化釔鉿(HfYO x)、氧化釓鉿(HfGdO x)、氧化鍶鉿(HfSrO x)、氧化鈦鍶(SrTiO x)、鈦酸鈣鍶(SrCaTiO 3)、Ag(Nb 1− x Ta x )O 3、鈦酸鋇鍶(BaSrTiO 3)、鈦酸鋇(BaTiO 3)、氧化鋯(ZrO x)、或氧化鋁鉿(HfAlO x)，但本揭露不限於此，其他適合的鐵電材料亦可適用。
在一實施例中，絕緣層200可包括氧化矽(SiO x)、氧化鈦(TiO x)、氮氧化鈦(TiON)、氧化鉭(TaO x)、氮氧化鉭(TaON)、氧化鎢(WO x)、氧化鍺(GeO x)、氧化鋁(AlO x)、碳氮鋁鈦(AlTiCN)、氧化鋅(ZnO)、或氧化鋯(ZrO x)，但本揭露不限於此，其他適合的絕緣材料亦可適用。根據第8圖，絕緣層200分別與第二電極220以及鐵電複合層180的鐵電層280 (或反鐵電層300)與第二電極層260接觸。
請參閱第9圖，根據本揭露的一實施例，提供一種鐵電記憶體100。第9圖為鐵電記憶體100的剖面示意圖。
鐵電記憶體(Ferroelectric RAM，FeRAM) 100包括基板120、第一電極140、圖案化氧化層160、鐵電複合層180、第一絕緣層200、第二絕緣層210、以及第二電極220。第一電極140設置於基板120中。圖案化氧化層160設置於基板120上，露出部分的第一電極140。鐵電複合層180設置於露出的第一電極140上，並位於圖案化氧化層160之間。第一絕緣層200設置於鐵電複合層180的一側。第二絕緣層210設置於鐵電複合層180的另一側。第二電極220設置於鐵電複合層180上。在第9圖中，第一絕緣層200設置於第一電極140與鐵電複合層180之間，也就是，第一絕緣層200設置於鐵電複合層180面向第一電極140的一側，分別與第一電極140以及鐵電複合層180接觸。此外，第二絕緣層210設置於鐵電複合層180與第二電極220之間，也就是，第二絕緣層210設置於鐵電複合層180面向第二電極220的一側，分別與鐵電複合層180以及第二電極220接觸。
在一實施例中，第一電極140與第二電極220可包括金屬或半導體材料，例如，鋯(Zr)、鉿(Hf)、氮化鈦(TiN)、鈦(Ti)、鉭(Ta)、氮化鉭(TaN)、鉭化矽(TaSi)、碳氮化鉭(TaCN)、氮化鋁鈦(TiAlN)、鋅(Zn)、鎳(Ni)、矽化鎳(NiSi)、釕(Ru)、碳(C)、矽(Si)、氮化矽(SiN x)、鍺(Ge)、鉑(Pt)、鋁(Al)、氮化鋁(AlN)、釔(Y)、釓(Gd)、鍶(Sr)、鎢(W)、矽化鎢(WSi)、氮化鎢(WN)、鎵(Ga)、或氮化鎵(GaN)，但本揭露不限於此，其他適合的金屬或半導體材料亦可適用。
在第9圖中，鐵電複合層180包括第一電極層240、第二電極層260、鐵電層280、以及反鐵電層300。第一電極層240與第二電極層260對向設置。鐵電層280與反鐵電層300設置於第一電極層240與第二電極層260之間。根據第9圖，鐵電層280與反鐵電層300彼此連接設置於第一電極層240與第二電極層260之間，例如，鐵電層280的第一區域280a設置於露出的第一電極140上，反鐵電層300設置於第一電極層240與第二電極層260之間，以及鐵電層280的第二區域280b設置於反鐵電層300與第一電極層240上。在一實施例中，鐵電層280與反鐵電層300設置的連接順序亦可互換，例如，反鐵電層300的第一區域300a設置於露出的第一電極140上，鐵電層280設置於第一電極層240與第二電極層260之間，以及反鐵電層300的第二區域300b設置於鐵電層280與第一電極層240上，如第9圖所示。
在一實施例中，第一電極層240與第二電極層260可包括金屬或半導體材料，例如，氮化鈦(TiN)，但本揭露不限於此，其他適合的金屬或半導體材料亦可適用。在一實施例中，第一電極層240與第二電極層260的主要結晶方向(dominant crystallographic orientation)包括(220)。在一實施例中，鐵電層280與反鐵電層300可包括氧化鋯鉿(HfZrO x)、氧化矽鉿(HfSiO x)、氧化鉿(HfO x)、氧化釔鉿(HfYO x)、氧化釓鉿(HfGdO x)、氧化鍶鉿(HfSrO x)、氧化鈦鍶(SrTiO x)、鈦酸鈣鍶(SrCaTiO 3)、Ag(Nb 1− x Ta x )O 3、鈦酸鋇鍶(BaSrTiO 3)、鈦酸鋇(BaTiO 3)、氧化鋯(ZrO x)、或氧化鋁鉿(HfAlO x)，但本揭露不限於此，其他適合的鐵電材料亦可適用。
在一實施例中，第一絕緣層200與第二絕緣層210可包括氧化矽(SiO x)、氧化鈦(TiO x)、氮氧化鈦(TiON)、氧化鉭(TaO x)、氮氧化鉭(TaON)、氧化鎢(WO x)、氧化鍺(GeO x)、氧化鋁(AlO x)、碳氮鋁鈦(AlTiCN)、氧化鋅(ZnO)、或氧化鋯(ZrO x)，但本揭露不限於此，其他適合的絕緣材料亦可適用。根據第9圖，第一絕緣層200分別與第一電極140以及鐵電複合層180的鐵電層280 (或反鐵電層300)與第一電極層240接觸。第二絕緣層210分別與第二電極220以及鐵電複合層180的鐵電層280 (或反鐵電層300)與第二電極層260接觸。
實施例1
鐵電記憶體其操作次數(cycle)與極化量(polarization)的關係
本實施例在施加電場強度2.5MV/cm的條件下，對傳統鐵電記憶體(未配置絕緣層)以及本揭露鐵電記憶體(配置絕緣層，如第3圖所示元件結構)進行極化量隨操作次數變化的測試，結果如第8圖所示。
由第10圖可看出，當操作次數逐步增加進入疲勞效應(fatigue effect)階段時，傳統鐵電記憶體(於甦醒階段未限流，電流值為10mA)的極化量會隨操作次數繼續增加而呈現急遽下降的趨勢。然而，對於本揭露鐵電記憶體(於甦醒階段有限流，電流值為1mA)而言，即便進入疲勞效應階段，其極化量的數值變化仍可維持較平緩，而此特性將有助於提升元件裝置的操作次數達10 10或更多。
本揭露將具有限流效果的絕緣層配置在鐵電複合層的單側或雙側。藉由上述絕緣層所提供例如蕭特基能障(Schottky barrier)或普爾-弗倫克爾傳導(Poole-Frenkel conduction)等限流機制，限制了元件在高速運作時的暫態電流(transient current)，減少電流對元件的損傷，因此，即便已進入疲勞效應階段，仍可使元件維持相當極化量，減緩元件的劣化速度，進而提升元件的操作次數。
10,100:鐵電記憶體 12,140:第一電極 14,220:第二電極 16,180:鐵電複合層 18,200:(第一)絕緣層 19,210:第二絕緣層 20,240:第一電極層 22,260:第二電極層 24,280:鐵電層 26,300:反鐵電層 28:垂直方向 30:水平方向 120:基板 160:圖案化氧化層 280a:鐵電層的第一區域 280b:鐵電層的第二區域 300a:反鐵電層的第一區域 300b:反鐵電層的第二區域
第1圖係根據本揭露的一實施例，一種鐵電記憶體的剖面示意圖； 第2圖係根據本揭露的一實施例，一種鐵電記憶體的剖面示意圖； 第3圖係根據本揭露的一實施例，一種鐵電記憶體的剖面示意圖； 第4圖係根據本揭露的一實施例，一種鐵電記憶體的剖面示意圖； 第5圖係根據本揭露的一實施例，一種鐵電記憶體的剖面示意圖； 第6圖係根據本揭露的一實施例，一種鐵電記憶體的剖面示意圖； 第7圖係根據本揭露的一實施例，一種鐵電記憶體的剖面示意圖； 第8圖係根據本揭露的一實施例，一種鐵電記憶體的剖面示意圖； 第9圖係根據本揭露的一實施例，一種鐵電記憶體的剖面示意圖；以及 第10圖係根據本揭露的一實施例，顯示鐵電記憶體其操作次數(cycle)與極化量(polarization)的關係。
10:鐵電記憶體
12:第一電極
14:第二電極
16:鐵電複合層
18:第一絕緣層
19:第二絕緣層
20:第一電極層
22:第二電極層
24:鐵電層
26:反鐵電層
28:垂直方向

Claims (18)

  1. 一種鐵電記憶體，包括：一第一電極；一第二電極，與該第一電極對向設置；一鐵電複合層，設置於該第一電極與該第二電極之間，其中該鐵電複合層包括一第一電極層、一第二電極層、一鐵電層、以及一反鐵電層，該第一電極層與該第二電極層對向設置，且該鐵電層與該反鐵電層設置於該第一電極層與該第二電極層之間，其中該第一電極層與該第二電極層的主要結晶方向包括(220)；以及一第一絕緣層，設置於該鐵電複合層的一側。
  2. 如請求項1的鐵電記憶體，其中該第一電極與該第二電極包括金屬或半導體材料。
  3. 如請求項1的鐵電記憶體，其中該第一電極層與該第二電極層包括氮化鈦。
  4. 如請求項1的鐵電記憶體，其中該鐵電層與該反鐵電層彼此以一垂直方向排列。
  5. 如請求項1的鐵電記憶體，其中該鐵電層與該反鐵電層彼此以一水平方向排列。
  6. 如請求項1的鐵電記憶體，其中該鐵電層與該反鐵電層包括氧化鋯鉿(HfZrOx)、氧化矽鉿(HfSiOx)、氧化鉿(HfOx)、氧化釔鉿(HfYOx)、氧化釓鉿(HfGdOx)、氧化鍶鉿(HfSrOx)、氧化鈦鍶(SrTiOx)、鈦酸鈣鍶(SrCaTiO3)、Ag(Nb1-x Ta x )O3、鈦酸 鋇鍶(BaSrTiO3)、鈦酸鋇(BaTiO3)、氧化鋯(ZrOx)、或氧化鋁鉿(HfAlOx)。
  7. 如請求項1的鐵電記憶體，更包括一第二絕緣層，設置於該鐵電複合層的另一側。
  8. 如請求項7的鐵電記憶體，其中該第一絕緣層與該第二絕緣層包括氧化矽(SiOx)、氧化鈦(TiOx)、氮氧化鈦(TiON)、氧化鉭(TaOx)、氮氧化鉭(TaON)、氧化鎢(WOx)、氧化鍺(GeOx)、氧化鋁(AlOx)、碳氮鋁鈦(AlTiCN)、氧化鋅(ZnO)、或氧化鋯(ZrOx)。
  9. 一種鐵電記憶體，包括：一基板；一第一電極，設置於該基板中；一圖案化氧化層，設置於該基板上，露出部分的該第一電極；一鐵電複合層，設置於露出的該第一電極上，並位於該圖案化氧化層之間；一第一絕緣層，設置於該鐵電複合層的一側；以及一第二電極，設置於該鐵電複合層上。
  10. 如請求項9的鐵電記憶體，其中該第一電極與該第二電極包括金屬或半導體材料。
  11. 如請求項9的鐵電記憶體，其中該鐵電複合層包括一第一電極層、一第二電極層、以及一鐵電層，其中該第一電極層 與該第二電極層對向設置，且該鐵電層設置於該第一電極層與該第二電極層之間。
  12. 如請求項11的鐵電記憶體，其中該第一電極層與該第二電極層包括氮化鈦。
  13. 如請求項11的鐵電記憶體，其中該第一電極層與該第二電極層的主要結晶方向包括(220)。
  14. 如請求項11的鐵電記憶體，更包括一反鐵電層，設置於該第一電極層與該第二電極層之間。
  15. 如請求項14的鐵電記憶體，其中該鐵電層與該反鐵電層彼此連接。
  16. 如請求項14的鐵電記憶體，其中該鐵電層與該反鐵電層包括氧化鋯鉿(HfZrOx)、氧化矽鉿(HfSiOx)、氧化鉿(HfOx)、氧化釔鉿(HfYOx)、氧化釓鉿(HfGdOx)、氧化鍶鉿(HfSrOx)、氧化鈦鍶(SrTiOx)、鈦酸鈣鍶(SrCaTiO3)、Ag(Nb1-x Ta x )O3、鈦酸鋇鍶(BaSrTiO3)、鈦酸鋇(BaTiO3)、氧化鋯(ZrOx)、或氧化鋁鉿(HfAlOx)。
  17. 如請求項9的鐵電記憶體，更包括一第二絕緣層，設置於該鐵電複合層的另一側。
  18. 如請求項17的鐵電記憶體，其中該第一絕緣層與該第二絕緣層包括氧化矽(SiOx)、氧化鈦(TiOx)、氮氧化鈦(TiON)、氧化鉭(TaOx)、氮氧化鉭(TaON)、氧化鎢(WOx)、氧化 鍺(GeOx)、氧化鋁(AlOx)、碳氮鋁鈦(AlTiCN)、氧化鋅(ZnO)、或氧化鋯(ZrOx)。
TW110116532A 2021-05-07 2021-05-07 鐵電記憶體 TWI775427B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW110116532A TWI775427B (zh) 2021-05-07 2021-05-07 鐵電記憶體
CN202110547939.XA CN115312522A (zh) 2021-05-07 2021-05-19 铁电记忆体
US17/368,686 US11856789B2 (en) 2021-05-07 2021-07-06 Ferroeolectric memories with ferroelectric composite layer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW110116532A TWI775427B (zh) 2021-05-07 2021-05-07 鐵電記憶體

Publications (2)

Publication Number Publication Date
TWI775427B true TWI775427B (zh) 2022-08-21
TW202245225A TW202245225A (zh) 2022-11-16

Family

ID=83807149

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110116532A TWI775427B (zh) 2021-05-07 2021-05-07 鐵電記憶體

Country Status (3)

Country Link
US (1) US11856789B2 (zh)
CN (1) CN115312522A (zh)
TW (1) TWI775427B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140021427A1 (en) * 2010-05-17 2014-01-23 Kabushiki Kaisha Toshiba Semiconductor device
US20180151577A1 (en) * 2014-08-26 2018-05-31 Fraunhofer-Gesellschaft Zur Foerderung Der Angewan Dten Forschung E.V. Device including a floating gate electrode and a layer of ferroelectric material and method for the formation thereof
TWI706581B (zh) * 2015-09-18 2020-10-01 日商前進材料科技股份有限公司 強介電體記憶體及其製造方法，強介電體膜及其製造方法
TW202101742A (zh) * 2019-06-24 2021-01-01 大陸商無錫拍字節科技有限公司 鐵電記憶體元件及其形成方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3385889B2 (ja) 1996-12-25 2003-03-10 株式会社日立製作所 強誘電体メモリ素子及びその製造方法
US6794705B2 (en) 2000-12-28 2004-09-21 Infineon Technologies Ag Multi-layer Pt electrode for DRAM and FRAM with high K dielectric materials
KR100407575B1 (ko) 2001-04-18 2003-12-01 삼성전자주식회사 강유전체 메모리 장치 및 그 형성 방법
EP1434232B1 (en) 2001-08-13 2007-09-19 Advanced Micro Devices, Inc. Memory cell
US6830983B2 (en) 2002-08-29 2004-12-14 Micron Technology, Inc. Method of making an oxygen diffusion barrier for semiconductor devices using platinum, rhodium, or iridium stuffed with silicon oxide
US7312091B2 (en) 2003-07-25 2007-12-25 Samsung Electronics Co., Ltd. Methods for forming a ferroelectric layer and capacitor and FRAM using the same
US8093070B2 (en) 2004-12-17 2012-01-10 Texas Instruments Incorporated Method for leakage reduction in fabrication of high-density FRAM arrays
EP1883109B1 (en) 2006-07-28 2013-05-15 Semiconductor Energy Laboratory Co., Ltd. Memory element and method of manufacturing thereof
US8395196B2 (en) 2010-11-16 2013-03-12 International Business Machines Corporation Hydrogen barrier liner for ferro-electric random access memory (FRAM) chip
TWI665690B (zh) * 2017-10-24 2019-07-11 財團法人工業技術研究院 磁性電容元件
US10784362B2 (en) * 2017-10-30 2020-09-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11121139B2 (en) * 2017-11-16 2021-09-14 International Business Machines Corporation Hafnium oxide and zirconium oxide based ferroelectric devices with textured iridium bottom electrodes
US11101362B2 (en) * 2018-07-30 2021-08-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and forming method thereof
US11063131B2 (en) * 2019-06-13 2021-07-13 Intel Corporation Ferroelectric or anti-ferroelectric trench capacitor with spacers for sidewall strain engineering
US20220278115A1 (en) * 2021-02-26 2022-09-01 Taiwan Semiconductor Manufacturing Company, Ltd. Ferroelectric Memory Device and Method of Manufacturing the Same
US11922055B2 (en) * 2021-04-28 2024-03-05 Seagate Technology Llc Stack register having different ferroelectric memory element constructions

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140021427A1 (en) * 2010-05-17 2014-01-23 Kabushiki Kaisha Toshiba Semiconductor device
US20180151577A1 (en) * 2014-08-26 2018-05-31 Fraunhofer-Gesellschaft Zur Foerderung Der Angewan Dten Forschung E.V. Device including a floating gate electrode and a layer of ferroelectric material and method for the formation thereof
TWI706581B (zh) * 2015-09-18 2020-10-01 日商前進材料科技股份有限公司 強介電體記憶體及其製造方法，強介電體膜及其製造方法
TW202101742A (zh) * 2019-06-24 2021-01-01 大陸商無錫拍字節科技有限公司 鐵電記憶體元件及其形成方法

Also Published As

Publication number Publication date
US20220359549A1 (en) 2022-11-10
TW202245225A (zh) 2022-11-16
US11856789B2 (en) 2023-12-26
CN115312522A (zh) 2022-11-08

Similar Documents

Publication Publication Date Title
TWI739051B (zh) 鐵電記憶體
CN105514105B (zh) 集成电路与其形成方法
TWI737246B (zh) 鐵電記憶體
CN105789274B (zh) 金属栅极结构及其制造方法
US8723250B2 (en) Integrated circuit devices including complex dielectric layers and related fabrication methods
CN106684041A (zh) 半导体元件及其制作方法
CN109698213A (zh) 半导体结构及其制作方法
CN106683990A (zh) 半导体元件及其制作方法
CN105590910A (zh) 半导体结构及其制作工艺
TW200917494A (en) Flash memory device and method of fabricating the same
CN106409889A (zh) 半导体元件
TWI744784B (zh) 鐵電記憶體及其製造方法
JP5010121B2 (ja) 半導体装置の製造方法
TWI775427B (zh) 鐵電記憶體
JP4928098B2 (ja) 強誘電体キャパシタの製造方法
CN109686753B (zh) 半导体结构及其制作方法
TWI625792B (zh) 半導體元件及其製作方法
CN107665946A (zh) 半导体元件及其制造方法
US20230247841A1 (en) Double gate metal-ferroelectric-metal-insulator-semiconductor field-effect transistor (mfmis-fet) structure
CN103117297B (zh) 半导体结构及其制作工艺
US11935934B2 (en) Semiconductor device and method for fabricating the same
US20210098596A1 (en) Thin film structure and electronic device including the same
TWI625856B (zh) 半導體裝置結構及其製造方法
KR20140108616A (ko) 도전성 산화물을 전극으로 사용하는 커패시터 소자
KR20240080951A (ko) 강유전체 전계 효과 트랜지스터 및 이를 제조하는 방법

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent