TWI774793B - 用於製造半導體應用的奈米線之選擇性氧化 - Google Patents

用於製造半導體應用的奈米線之選擇性氧化 Download PDF

Info

Publication number
TWI774793B
TWI774793B TW107122004A TW107122004A TWI774793B TW I774793 B TWI774793 B TW I774793B TW 107122004 A TW107122004 A TW 107122004A TW 107122004 A TW107122004 A TW 107122004A TW I774793 B TWI774793 B TW I774793B
Authority
TW
Taiwan
Prior art keywords
layer
sidewalls
material layer
substrate
forming
Prior art date
Application number
TW107122004A
Other languages
English (en)
Other versions
TW201914951A (zh
Inventor
達信 黃
孫世宇
席恩Ｓ 康
金男成
史林尼法斯Ｄ 奈馬尼
怡利 葉
Original Assignee
美商應用材料股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商應用材料股份有限公司 filed Critical 美商應用材料股份有限公司
Publication of TW201914951A publication Critical patent/TW201914951A/zh
Application granted granted Critical
Publication of TWI774793B publication Critical patent/TWI774793B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02603—Nanowires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02614—Transformation of metal, e.g. oxidation, nitridation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32105—Oxidation of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Inorganic Compounds Of Heavy Metals (AREA)
  • Oxygen, Ozone, And Oxides In General (AREA)

Abstract

本揭示案提供用於形成奈米線結構的方法，該奈米線結構具有用於半導體晶片的所需材料水平閘極環繞式(hGAA)結構場效電晶體(FET)。在一個實例中，在基板上形成奈米線結構的方法包括以下步驟：將含氧氣體混合物供應到處理腔室中的基板上的多材料層，其中多材料層包含第一層和第二層的重複對，第一層和第二層分別具有透過多材料層中界定的開口暴露的第一組和第二組側壁，將製程壓力維持在大於5bar，以及在第二層中的第二組側壁上選擇性地形成氧化層。

Description

用於製造半導體應用的奈米線之選擇性氧化
本發明的實施例一般係關於用於在半導體基板上形成具有所需材料的垂直堆疊奈米線的方法，更具體地係關於用於在半導體基板上形成具有用於半導體製造應用的所需材料的垂直堆疊奈米線的方法。
可靠地生產次半微米和更小的特徵係對於下一代超大型積體電路(VLSI)和極大型積體電路(ULSI)的關鍵技術挑戰之一。然而，隨著推動電路技術的極限，VLSI和ULSI技術的尺寸縮小已在處理能力上有額外的需求。在基板上可靠地形成閘結構對於VLSI和ULSI的成功是重要的且對持續努力增加電路密度和個別基板和晶粒的品質是重要的。
隨著下一代元件電路密度增加，互連的寬度(如通孔、溝槽、接點、閘極結構和其他特徵)以及它們之間的介電材料的尺寸減小到25nm至20nm甚至更小，然而隨著該等特徵的深寬比增加的結果，介電層的厚度實質上保持恆定。此外，與傳統的平面MOSFET架構相比，減小通道長度經常導致顯著的短通道效應。為了能夠製造下一代元件和結構，通常利用三維(3D)元件結 構來改善電晶體的效能。具體來說，鰭式場效電晶體(FinFET)通常用於增強元件效能。FinFET元件通常包括具有高深寬比的半導體鰭片，其中電晶體的通道和源極/汲極區域形成在其上。然後，利用通道和源極/汲極區域增加的表面積的優點，在鰭片元件的一部分之上和旁邊形成閘電極，以產生更快、更可靠和更好控制的半導體電晶體元件。FinFET的其他優點包括減少短通道效應和提供更高的電流。具有hGAA配置的元件結構通常藉由圍繞閘極提供優異的靜電控制，以抑制短通道效應和相關的洩漏電流。
在一些應用中，水平閘極環繞式(hGAA)結構用於下一代半導體元件應用。hGAA元件結構包括以堆疊配置方式懸置(suspend)且由源極/汲極區域連接的若干晶格匹配通道(如奈米線)。
在hGAA結構中，通常利用不同的材料來形成通道結構(如奈米線)，在不降低元件效能的情況下，這可能不當地增加將所有這些材料整合在奈米線結構中的製造難度。例如，與hGAA結構相關的挑戰之一包括在金屬閘極和源極/汲極之間存在大的寄生電容(parasitic capacitance)。對這種寄生電容的不適當管理可能導致元件效能大大降低。
因此，需要一種用於在基板上形成hGAA元件結構的通道結構的改進方法，其具有良好的剖面和尺寸控制。
本揭示案提供用於形成奈米線結構的方法，該奈米線結構具有用於半導體晶片的所需材料水平閘極環繞式(hGAA)結構。在一個實例中，在基板上形成奈米線結構的方法包括以下步驟：將含氧氣體混合物供應到處理腔室中的基板上的多材料層，其中多材料層包含第一層和第二層的重複對，第一層和第二層分別具有透過多材料層中界定的開口暴露的第一組和第二組側壁，將製程壓力維持在大於5bar，以及在第二層中的第二組側壁上選擇性地形成氧化層。
在另一實例中，在基板上形成奈米線結構的方法包括以下步驟：主要在設置於基板上的多材料層的一部分上形成氧化層，其中多材料層包含第一層和第二層的重複對，該第一層和該第二層分別具有透過該多材料層中界定的開口暴露的第一組與第二組側壁，其中該氧化層選擇性地形成在該第二層中的該第二組側壁上，及在形成該氧化層的同時將製程壓力維持在大於5bar。
在又另一個實例中，在基板上形成奈米線結構的方法包括以下步驟：主要在設置於基板上的多材料層的一部分上形成氧化層，其中該多材料層包含矽層和SiGe層的重複對，該矽層和該SiGe層分別具有透過該多材料層中界定的開口暴露的第一組與第二組側壁，其中該氧化層選擇性地形成在該SiGe層中的該第二組側壁上，及在形成該氧化層的同時將製程壓力維持在大於5bar。
100:處理腔室
110:外腔室
111:排氣管
112:上部殼
113:內殼
114:下部殼
115:高壓區域
116:基板移送埠
117:低壓區域
119:排氣管
120:高壓內腔室
122:加熱器
124:排氣管
125:泵
126:通氣閥
127:通氣管
130:注入環
131:流體源
134:注入埠
135:高壓密封件
136:出口埠
138:出口管
140:升舉板
142:桿
145:加熱元件
150:匣
152:頂表面
153:壁
154:底表面
155:基板
156:基板儲存槽
160:門
162:真空密封件
170:底板
172:波紋管
176:平臺
178:升舉機構
180:控制器
181:連接線
182:CPU
183:連接線
184:記憶體
185:連接線
186:支援電路
187:連接線
188:連接器
189:連接器
190:遠端電漿源
195:入口
200:方法
202:操作
204:操作
206:操作
208:操作
210:操作
301:膜堆疊
302:基板
304:絕緣層
308:開口
312:多材料層
312a:第一層
312b:第二層
316:凹槽
318:側壁
320:側壁
322:側壁
324:氧化層
330:垂直側壁
344:氧化物殘留物
350:材料層
350a:源極/汲極錨
350b:源極/汲極錨
400:水平閘極環繞式(hGAA)結構
404:閘極結構
502:基板
本發明之特徵已簡要概述於前，並在以下有更詳盡之討論，可以藉由參考所附圖式中繪示之本發明實施例以作瞭解。然而，值得注意的是，所附圖式僅繪示了本發明的典型實施例，而由於本發明可允許其他等效之實施例，因此所附圖式並不會視為本揭示範圍之限制。
圖1是根據一些實施例的批量處理腔室的簡化前截面圖，其中匣(cassette)設置在批量處理腔室中。
圖2繪示用於製造在基板上形成的奈米線結構的方法的流程圖；圖3A至3F繪示在圖2的製造過程期間用於形成具有所需材料的奈米線結構的程序的一個實例的截面視圖；及圖4繪示水平閘極環繞式(hGAA)結構的實例的示意圖。
為便於理解，在可能的情況下，使用相同的數字編號代表圖示中相同的元件。可以預期的是一個實施例中的元件與特徵可有利地用於其他實施例中而無需贅述。
然而，值得注意的是，所附圖式僅繪示了本發明的典型實施例，而由於本發明可允許其他等效之實施例，因此所附圖式並不會視為本揭示範圍之限制。
本案提供用於製造水平閘極環繞式(hGAA)半導體元件結構的具有受控寄生電容的奈米線結構的方法。在一個實例中，包括以交替堆疊的形式佈置的不同材料(如第一材料和第二材料)的超晶格結構可形成在基板上，以待稍後用作用於水平閘極環繞式(hGAA)半導體元件結構的奈米線(如通道結構)。可施行選擇性氧化製程以在超晶格結構中的第一材料的側壁上選擇性地形成氧化層，在第二材料上發生最小的氧化。超晶格結構中第一材料到第二材料的側壁上的氧化選擇性大於5：1。藉由如此實施，維持和控制在奈米線和源極/汲極區域之間形成寄生元件的界面，以便有效地減少寄生電容。
圖1是批量處理腔室的簡化前截面圖。儘管圖1中繪示的處理腔室包括可在處理腔室中同時處理的一批量基板，但應注意，處理腔室100可經配置以在需要時在每個製程中處理單個基板。
批量處理腔室100具有設置在下部殼114上的上部殼112。內殼113設置在上部殼112內，使得形成外腔室110和內腔室120。內殼113和上部殼112界定外腔室110。內殼113和下部殼114界定內腔室120。外腔室110與內腔室120隔離。底板170耦接下部殼114的底表面。內腔室120具有高壓區域115和低壓區域117。上部殼112和下部殼114的外部可由耐腐蝕鋼(CRS)製成，例如但不限於不銹鋼。內殼113、上部殼112和下部 殼114的內部以及底板170可由表現出高耐腐蝕性的鎳基鋼合金製成，例如但不限於Hastelloy®。
一個或多個加熱器122設置在外腔室110內。如下面進一步討論的，外腔室110內的環境維持在真空以改善加熱器122的效能並將來自高壓內腔室120的任何洩漏排出。在圖1所示的實施例中，加熱器122耦接到內殼113。在其他實施例中，加熱器122可耦接到上部殼112。加熱器122可操作使得當加熱器122打開時，加熱器122能夠加熱內殼113並因此加熱內腔室120內的高壓區域115。加熱器122可以是電阻線圈、燈、陶瓷加熱器、基於石墨的碳纖維複合(CFC)加熱器、不銹鋼加熱器或鋁加熱器。控制器180透過感測器(未圖示)接收的反饋控制加熱器122的功率，感測器監控內腔室120的溫度。
升舉板140設置在內腔室120內。升舉板140由內腔室120的底板170上的一個或多個桿142所支撐。底板170耦接到平臺176，平臺176耦接到升舉機構178。在一些實施例中，升舉機構178可以是升舉馬達或其他合適的線性致動器。在圖1所示的實施例中，波紋管172用於將平臺176密封於底板170。波紋管172藉由緊固機構附接到底板170，例如但不限於夾具。因此，升舉板140耦接到升舉機構178，升舉機構178升高和降低內腔室120內的升舉板140。升舉機構178升高升舉板140以密封高壓區域115。升舉板140和升舉機構178經配置 成當升舉板140處於升高位置時抵抗內腔室的高壓區域中的高向下壓力，例如約50bar的壓力。升舉機構178降低升舉板140以允許高壓區域115和低壓區域117之間的流體連通，並且便於基板移送進出批量處理腔室100。升舉機構178的操作由控制器180所控制。
加熱元件145與升舉板140連接(interface)。操作加熱元件145以在處理和預處理期間加熱內腔室120內的高壓區域115。加熱元件145可以是電阻線圈、燈或陶瓷加熱器。在圖1所示的實施例中，加熱元件145是耦接升舉板140或設置在升舉板140中的電阻加熱器。控制器180透過感測器(未圖示)接收的反饋控制加熱元件145的功率，感測器監控內腔室120的溫度。
高壓密封件135用於將升舉板140密封於內殼113，以密封用於處理的高壓區域115。高壓密封件135可由聚合物製成，例如但不限於全氟彈性體。批量處理腔室100包括至少一個注入埠134和一個或多個出口埠136。注入埠134經配置將流體引入內腔室120中，而一個或多個出口埠136經配置從內腔室120去除流體。
在一些實施例中，內殼113可耦接到注入環130，注入環130具有圍繞內腔室120的圓柱形環形形狀。注入環130可拆卸式地耦接到內殼113的底表面。匣150設置在升舉板140上。匣150具有頂表面152、底表面154和壁153。匣150的壁153具有複數個基板儲存槽 156。每個基板儲存槽156經配置將基板155固持於其中。每個基板儲存槽156沿著匣150的壁153均勻地間隔開。匣150可具有多達二十四個或更多個基板儲存槽。
穿過下部殼114形成的基板移送埠116用於將基板155裝載到匣150上。基板移送埠116具有門160。門160經配置在裝載基板155之前及之後覆蓋基板移送埠116。門160可由具有高耐腐蝕性的鎳基鋼合金製成，例如但不限於Hastelloy®並且可以是水冷式的。提供真空密封件162以密封門160和基板移送埠116，從而當門160處於關閉位置時防止空氣洩漏到內腔室120中。
遠端電漿源(RPS)190藉由入口195連接到內腔室120，且遠端電漿源(RPS)190經配置產生氣體自由基，在處理一個或多個批量基板之後該氣體自由基流過入口195進入內腔室120以清洗內腔室120的內部。遠端電漿源190可以是射頻(RF)或極高射頻(VHRF)電容耦合電漿(CCP)源、電感耦合電漿(ICP)源、微波感應(MW)電漿源、DC輝光放電源、電子迴旋共振(ECR)腔室或高密度電漿(HDP)腔室。遠端電漿源190可操作地耦接到一個或多個氣體自由基源，其中氣體可以是以下各者中的至少一個：乙矽烷(disiline)、氨、氫、氮或惰性氣體(如氬或氦)。控制器180控制在遠端電漿源190中活化的氣體自由基的產生和分佈。
真空泵125連接到批量處理腔室100，如圖1所示。真空泵125經配置透過排氣管111將外腔室110排 氣、透過排氣管124將內腔室120的高壓區域115排氣，以及透過排氣管119將內腔室120的低壓區域117排氣。真空泵125亦連接到出口管138，出口管138連接到一個或多個出口埠136，以用於從內腔室120去除任何流體。通氣閥126連接到內腔室120的高壓區域115。通氣閥126經配置透過通氣管127使內腔室120通氣，使得在降低升舉板140和匣150之前在高壓區域115中釋放壓力。真空泵125和通氣閥126的操作由控制器180控制。
控制器180控制批量處理腔室100以及遠端電漿源190的操作。控制器180分別藉由連接線181和183而通信地連接到流體源131和感測器(未圖示)，感測器測量內腔室120的各種參數。控制器180分別藉由連接線185和187而通信地連接到泵125和排氣閥126。控制器180分別藉由連接器188和189而通信地連接到升舉機構178和遠端電漿源190。控制器180包括中央處理器(CPU)182、記憶體184和支援電路186。CPU 182可係可以在工業環境中使用的任何通用電腦處理器的形式。記憶體184可以是隨機存取記憶體、唯讀記憶體、軟碟或硬碟驅動，或任何其他的數位儲存格式。支援電路186用傳統方式耦接到CPU 182且可包括快取記憶體、時脈電路、輸入/輸出系統、電源及類似物。
批量處理腔室100有利地在內腔室120內的高壓區域115和低壓區域117之間產生隔離，使得處理流 體可以流過放置在高壓區域115中的基板155，同時將基板155維持於高溫。
在操作中，透過注入埠134引入處理流體。使用泵125透過一個或多個出口埠136去除處理流體。當基板155維持在高溫時，暴露於高壓下的處理流體導致基板和處理流體之間發生反應，從而形成材料層在基板上，材料層如氧化物層、氮化物層或任何合適的層。
處理流體可包括含氧和/或含氮氣體，如可使用氧、蒸氣(steam)、水、過氧化氫和/或氨。除了含氧和/或含氮氣體之外，或作為含氧和/或含氮氣體的替代，處理流體可包括含矽氣體。含矽氣體的實例包括有機矽、正矽酸四烷基酯氣體(tetraalkyl orthosilicate gases)和二矽氧烷。有機矽氣體包括具有至少一個碳-矽鍵的有機化合物氣體。正矽酸四烷基酯氣體包括由接至SiO4 4-離子的四個烷基基團構成的氣體。更詳言之，該一或多種前驅物氣體可以是(二甲基矽烷基)(三甲基矽烷基)甲烷((Me)3SiCH2SiH(Me)2)、六甲基二矽烷((Me)3SiSi(Me)3)、三甲基矽烷((Me)3SiH)、三甲基氯矽烷((Me)3SiCl)、四甲基矽烷((Me)4Si)、四乙氧基矽烷((EtO)4Si)、四甲氧基矽烷((MeO)4Si)、四(三甲基矽烷基)矽烷((Me3Si)4Si)、(二甲胺基)二甲基矽烷((Me2N)SiHMe2)、二甲基二乙氧基矽烷((EtO)2Si(Me)2)、二甲基二甲氧基矽烷 ((MeO)2Si(Me)2)、甲基三甲氧基矽烷((MeO)3Si(Me))、雙甲氧基四甲基二矽氧烷(((Me)2Si(OMe))2O)、三(二甲胺基)矽烷((Me2N)3SiH)、雙(二甲胺基)甲基矽烷((Me2N)2CH3SiH)、二矽氧烷((SiH3)2O)、與前述物質之組合。
在處理基板155期間，高壓區域115的環境維持在使高壓區域內的處理流體維持氣相的溫度和壓力。基於處理流體的成分選擇此壓力和溫度。在一個實例中，高壓區域115被加壓至大於大氣壓的壓力，例如大於約5bar。在另一個實例中，高壓區域115被加壓至約10至約60bar之間的壓力，例如約20至約50bar之間的壓力。在另一個實例中，高壓區域115被加壓至高達約200bar的壓力。在處理期間，藉由設置在外腔室110內的加熱器122，高壓區域115也維持在高溫，例如，超過攝氏225度的溫度(受限於設置在匣150上的基板155的熱預算)，如在約攝氏300度至約攝氏450度之間。與升舉板140連接的加熱元件145可輔助基板155的加熱，但是可以可選地將其關閉。
在處理期間，藉由分離高壓區域115和低壓區域117，批量處理腔室100的結構有利地在批量處理腔室100的內腔室120內產生隔離，同時低壓區域117維持在真空中。當移除隔離時，將基板裝載及卸載到匣上。此隔離允許兩個不同環境之間的熱分離：一個用於在高壓區域 中處理，以及另一個用於在低壓區域中裝載/卸載基板。在處理期間，此隔離藉由維持高壓區域封閉，亦防止腔室的部件之間的熱不一致。
圖2是用於製造具有用於水平閘極環繞式(hGAA)半導體元件結構的複合材料的奈米線結構(如通道結構)的方法300的一個實例的流程圖。圖3A至3F是對應於方法200的各階段的複合基板的一部分的截面圖。方法200可用於在具有所需材料的基板上形成用於水平閘極環繞式(hGAA)半導體元件結構的奈米線結構，該材料隨後可用於形成場效電晶體(FET)。或者，方法200可有利地用於製造其他類型的結構。
方法200開始於操作202，藉由提供具有在其上形成膜堆疊301的基板，如圖3A所示。基板302可以是諸如以下各者的材料，例如結晶矽(如Si<100>或Si<111>)、氧化矽、應變矽、矽鍺、鍺、摻雜或未摻雜的多晶矽、摻雜或未摻雜的矽晶圓以及圖案化或非圖案化矽絕緣體(SOI)、摻雜碳的氧化矽、氮化矽、摻雜的矽、鍺、砷化鎵、玻璃或藍寶石。基板502可具有各種尺寸，如200mm、300mm、450mm或其他直徑，以及矩形或方形面板。除非另有說明，否則本文所述之實施例在具有200mm直徑、300mm直徑或450mm直徑的基板上進行。
膜堆疊301包括設置在可選的材料層304上的多材料層312。在不存在可選材料層304的實施例中， 可根據需要在基板302上直接形成膜堆疊301。在一個實例中，可選的材料層304是絕緣材料。絕緣材料的合適實例可包括氧化矽材料、氮化矽材料、氮氧化矽材料或任何合適的絕緣材料。或者，可選的材料層304可以是任何合適的材料，視需要包括導電材料或非導電材料。多材料層312包括至少一對層，每對層包括第一層312a和第二層312b。儘管圖3A中繪示的實例顯示四對，每對包括第一層312a和第二層312b(交替對，每對包括第一層312a和第二層312b)，但是應注意的是，可根據不同的製程需要而改變對的數量(每對包括第一層312a和第二層312b)。在一個實例中，多材料層312包括至少兩對或四對層。在一個特定實施例中，可沉積4對的第一和第二層312a、312b以在基板302上形成多材料層312。在一個實施中，每個單個第一層312a的厚度可以是約20Å至約200Å之間(如約50Å)，且每個單個第二層312b的厚度可以是約20Å至約200Å之間(如約50Å)。多材料層312可具有約10Å至約5000Å之間的總厚度，如約40Å至約4000Å之間。
第一層312a可以是藉由磊晶沉積製程形成的結晶矽層，如單晶矽、多晶矽或單晶矽層。或者，第一層312a可以是摻雜矽層，包括p型摻雜矽層或n型摻雜層。合適的p型摻雜劑包括B摻雜劑、Al摻雜劑、Ga摻雜劑、In摻雜劑等。合適的n型摻雜劑包括N摻雜劑、P摻雜劑、As摻雜劑、Sb摻雜劑等。在又另一個實例中，第一層 312a可以是III-V族材料，如GaAs層。第二層312b可以是含Ge層，如SiGe層、Ge層或其他合適的層。或者，第二層312b可以是摻雜矽層，包括p型摻雜矽層或n型摻雜層。在又另一個實例中，第二層312b可以是III-V族材料，如GaAs層。在又一個實例中，第一層312a可以是矽層，及第二層312b是在金屬材料的外表面上具有高k材料塗層的金屬材料。高k材料的合適實例包括二氧化鉿(HfO2)、二氧化鋯(ZrO2)、氧化鉿鋯(HfZrO4)、氧化鉿矽酸鹽(HfSiO4)、氧化鉿鋁(HfAlO)、氧化鋯矽酸鹽(ZrSiO4)、氧化鉭(TaO2)、氧化鋁、摻雜鋁的二氧化鉿、鈦酸鋇鍶(BST)或鈦酸鉛鋯(PZT)等。在一個特定的實施中，塗層是二氧化鉿(HfO2)層。
在圖3A所示的特定實例中，第一層312a是結晶矽層，如單晶矽、多晶矽或單晶矽層。第二層312b是SiGe層。
在一些實例中，硬遮罩層(未圖示於圖3A中)和/或圖案化的光阻劑層可設置在多材料層312上，以用於圖案化多材料層312。在圖3A所示的實例中，多材料層312已經在先前的圖案化製程中被圖案化以在多材料層312中形成開口308，開口308可稍後在其中形成源極/汲極錨。
在基板302是結晶矽層且絕緣層304是氧化矽層的實施中，第一層312a可以是本質磊晶矽層，及第二層312b是SiGe層。在另一實施中，第一層312a可以 是含有摻雜矽的層，及第二層312b可以是本質磊晶矽層。視需要，含有摻雜矽的層可以是p型摻雜劑或n型摻雜劑，或SiGe層。在基板302是Ge或GaAs基板的又一實施中，第一層312a可以是GeSi層，及第二層312b可以是本質磊晶Ge層，或反之亦然。在基板302為具有主要於<100>的結晶面(crystalline plane)的GaAs層之又另一個實施中，第一層312a可為本質Ge層，且第二層312b為GaAs層，或反之亦然。應注意到，在多材料層312中基板材料以及第一層312a及第二層312b之選擇可為採用上列材料的不同的組合。
在操作204，施行橫向蝕刻製程以從多材料層312自第二層312b的側壁320橫向地去除第二層312b的一部分，如圖3B所示。施行橫向蝕刻製程以選擇性地(部分地或完全地)從基板302去除一個類型的材料。例如，如圖3B所示，可部分地去除第二層312b，在第二層312b的每個側壁320處形成凹槽316，形成第二層312b的暴露側壁322。或者，在橫向蝕刻製程期間，可根據需要(未圖示)從第一層312a的側壁318部分地去除第一層312a，而非第3B圖中所示的第二層312b。
基於不同的製程要求，選擇不同的蝕刻前驅物以從基板302選擇性地及特定地蝕刻第一層312a或第二層312b中的任一者以形成凹槽316。由於基板302上的第一層312a及第二層312b具有實質相同的尺寸且具有暴露用於蝕刻的側壁318、320(圖3A所示)，所選擇 的蝕刻前驅物在第一層312a與第二層312b之間具有高選擇性，且因此能夠僅將第一層312a或第二層312b中的任一者為目標且橫向地蝕刻(圖3B中所示的實例)，而不會侵蝕或損壞另一(即，非目標)層。在從基板302去除目標材料之所需的寬度之後，形成用於製造奈米線間隔物的凹槽(將在以下詳細描述)，接著可終止操作204處的橫向蝕刻製程。
在圖3B所示的實例中，特別選擇蝕刻前驅物以蝕刻第二層312b而不會侵蝕或損壞第一層312a。在圖3B所示的實例中，選擇蝕刻前驅物以特別蝕刻第二層312b而不會侵蝕或損壞第一層312a。在第一層312a是本質磊晶矽層且第二層312b是在基板302上形成的SiGe層的一個實例中，所選擇用於蝕刻第二層312b的蝕刻前驅物至少包括含碳氟氣體。含碳氟氣體的合適實例可包括CF4、C4F6、C4F8、C2F2、CF4、C2F6、C5F8及類似物。亦可供應反應氣體(如O2或N2)與來自遠端電漿源的含碳氟氣體以促進蝕刻製程。此外，可將含鹵素的氣體供應到基板表面以藉由RF源功率或偏壓RF功率或同時兩者來產生電漿，以進一步輔助蝕刻製程。可將合適的含鹵素氣體供應到處理腔室中，合適的含鹵素氣體包括HCl、Cl2、CCl4、CHCl3、CH2Cl2、CH3Cl或類似物。在一個實例中，可將CF4和O2氣體混合物供應到基板表面以橫向地蝕刻第二層312b。
在一個實例中，所選擇待供應於橫向蝕刻混合物中的化學前驅物可針對不同的膜層蝕刻需求而變化。例如，當第一層312a是本質磊晶矽層且經蝕刻的第二層312b是除SiGe之外的材料(諸如摻雜矽的材料)時，所選擇來蝕刻第二層312b(如，摻雜矽的材料)的蝕刻前驅物為供應至處理腔室中的含鹵素氣體，其包含Cl2、HCl或類似者。可將含鹵素氣體(如Cl2氣體)供應到基板表面以用於蝕刻。
在操作206，在橫向凹槽蝕刻製程之後，可施行選擇性氧化物沉積以選擇性地在多材料層312的某些區域上選擇性地形成氧化層。由於多材料層312中的第一層312a和第二層312b由不同材料製成，當施行選擇性氧化物沉積製程時，氧化製程可相對於另一材料而主要在一個材料上發生。在圖3C所示的實例中，其中第一層312a是矽層且第二層312b是SiGe層，選擇性氧化製程可主要發生在第二層312b的側壁322上，而不是發生在第一層312a上。在第二層312b的側壁322上發生的選擇性氧化製程主要在第二層312b的側壁322上形成氧化層324。咸信SiGe合金比矽為主的(silicon dominated)材料具有更高的活性。因此，當供應氧原子時，氧原子傾向於以更快的反應速率與SiGe合金中的Si原子反應，而不是與來自矽為主的材料的Si原子反應，從而提供選擇性沉積製程以主要在SiGe合金的第二層312b的側壁322 上形成氧化層324，而不是形成在第一層312a上。可在第一層312a的側壁318上找到最小氧化物殘留物344。
氧化製程消耗來自第二層312b中的矽原子以形成氧化層324。由於Si-Ge鍵比Si-Si鍵相對弱，因此當氧元素擴散而與矽原子反應以在側壁322上形成氧化層324時，在氧化製程期間，來自Si-Ge鍵的矽元素可相對容易被活化和移動。
相反地，由於第一層312a中的矽原子不具有Ge原子作為活性驅動劑以從Si-Ge的鍵中釋放矽元素以在氧化製程期間與氧元素反應，所以在第一層312a中的氧化層形成速率顯著低於第二層312b中的氧化層形成速率，因此提供了主要在第二層312b的側壁322上形成氧化層324的選擇性氧化製程，而不是形成在第一層312a上。在一個實例中，第二層312b(如SiGe層)與第一層312a(如矽層)之間的氧化速率的選擇性大於5：1，如約6：1和10：1。
此外，在氧化製程期間也考慮溫度因素。預期製程溫度對Si和Ge氧化速率具有指數影響，且對相對速率具有指數影響(如第一層312a和第二層312b之間的選擇性)。預期壓力對Si和Ge氧化速率具有實質線性影響。因此，在氧化製程期間，藉由單獨或組合地調整溫度和壓力，可以實現沉積日期和沉積選擇性的獨立控制。
在對基板302施行選擇性氧化製程的處理期間，圖1所示的處理腔室100中的高壓區域115的環境維 持在使高壓區域內的處理流體維持在氣相之溫度和壓力下。基於處理流體的成分選擇此壓力和溫度。在一個實例中，高壓區域115被加壓至大於大氣壓的壓力，例如大於約5bar。在另一個實例中，高壓區域115被加壓至約10至約60bar的壓力，如約20至約50bar。在另一個實例中，高壓區域115被加壓至高達約100bar的壓力。在處理期間，藉由設置在外腔室110內的加熱器122，高壓區域115也維持在高溫，例如，超過攝氏205度的溫度(基於設置在匣150上的基板155的熱預算要求)，如在約攝氏300度至約攝氏800度之間。
咸信高壓製程可提供驅動力以消耗矽原子，在其中存在有氧原子且經擴散，以便形成氧化層324，而不會損壞由多材料層312中的Ge原子形成的晶格結構。藉由如此施行，可將一部分矽原子逐漸轉變成氧化層324而不產生界面位置(interfacial site)或原子空位。在一個實施中，製程溫度可在約攝氏100度至約攝氏1100度之間施行，例如在攝氏200度至約攝氏1000度之間，如在約攝氏300度至約攝氏800度之間。
在一個實施中，氧化製程可在高壓處理腔室中施行，如圖1中所示的處理腔室100，快速熱氧化腔室或熱環境(如爐)。可藉由在處理環境中使用含氧氣體混合物(如氧化劑)來施行氧化製程以使多材料層312反應。在一種實施中，含氧氣體混合物包括含有或不含惰性氣體的含氧氣體中的至少一個。含氧氣體的合適實例包括蒸 氣、O2、O3、H2O、H2O2、水氣(moisture)或類似物。供應有處理氣體(treatment gas)混合物的惰性氣體的合適實例包括Ar、N2、He、Kr或類似物中的至少一個。在一個示例性實施中，在含氧氣體混合物中供應的含氧氣體是在大於5bar的壓力下供應的蒸氣。
在一個示例性實施中，將製程壓力調節為大於5bar的壓力，如10bar至80bar之間，如15bar至約50bar之間，例如約25bar至46bar之間。製程溫度可控制在大於攝氏200度，如在約攝氏250度至約攝氏600度之間，如在約攝氏300度至約攝氏500度之間。
在一個實施中，當在第二層312b的側壁322上形成所需厚度的氧化層324時，完成氧化製程。在一個實例中，氧化層324可具有在約1nm至約10nm之間的厚度。在矽原子主要與氧原子反應以形成所需厚度的氧化層324之後，可藉由時間模式確定氧化製程的總製程時間。在一個實例中，基板302經受選擇性氧化製程約60秒至約1200分鐘，如約5至10分鐘，這取決於第二層312b的氧化速率、氣體的壓力和流速。在示例性實施中，基板302暴露於氧化製程約600秒或更短時間。
在操作208，施行溫和的表面清洗製程以選擇性地從多材料層312去除氧化物殘留物344(如果有的話)而不損壞多材料層312的表面，如圖3D所示。可根據需要藉由乾式蝕刻製程或濕式蝕刻製程去除氧化物殘留物344。在去除氧化物殘留物344之後，接著暴露第一 層312a的側壁318，為根據需要在其上形成附加層作準備。溫和的表面清洗製程從第一層312a的側壁318去除多餘的氧化物殘留物344以及從第二層312b上的氧化層324去除一部分過量的氧化物殘留物344，從而形成與第一層312a的側壁318對齊的垂直側壁330。
在未發現或大量的多餘氧化物殘留物344的實例中，可根據需要消除操作208的溫和表面清洗製程。
在操作210，在去除氧化物殘留物344以及暴露第一層312a的側壁318之後，施行選擇性磊晶沉積製程。這裡使用的沉積製程是磊晶生長製程。磊晶生長製程可選擇性地在矽表面(如第一層312a的側壁318)上形成材料層350，如圖3E所示。可接著連續生長材料層350以形成材料層350的成形結構(如類金剛石頂部結構)，如圖3F所示。在操作210施行的磊晶生長製程可提供選擇性沉積製程以主要在第一層312a(其為矽材料)的側壁318的頂上形成矽材料，以及在基板302(也是矽材料)上(當可選的材料層304不存在的時候)形成矽材料。
矽的磊晶生長自然地生長在基板302上的矽材料上，如材料層350的類金剛石頂部結構。由於類金剛石頂部結構的自然形狀由<111>面中的矽材料的晶體定向控制，其通常具有最慢的磊晶生長速率。因此，材料層350的類金剛石頂部結構的生長速率在材料層350的類金剛石頂部結構的不同表面上通常是不同的，例如從水平表面或從垂直表面發現不同的生長速率。雖然在具有不同 結晶定向的不同表面處經常發生不同的生長速率，但是材料層350的最終形狀則具有類金剛石頂部結構，而不是水平平面表面。
材料層350的類金剛石頂部結構可稍後用於形成閘極結構的源極/汲極或閘極區域。具有在側壁322上形成的氧化層324的第一層312a和第二層312b的多材料層312可用作場效電晶體(FET)中的奈米線，具有減小的寄生電容和最小的元件洩漏。
圖4繪示多材料層312的示意圖，該多材料層312具有成對的第一層312a和第二層312b，其中形成有氧化層324，其用於水平閘極環繞式(hGAA)結構400。水平閘極環繞式(hGAA)結構400利用多材料層312作為源極/汲極錨之間的奈米線(如通道)，其由材料層350(分別對於源極和汲極錨亦示為350a、350b)和閘極結構404形成。在第二層312b的底部(如或端部)形成的氧化層324可幫助管理第二層312b與閘極結構404和/或源極/汲極錨350a、350b接觸的介面，以減少寄生電容並維持最小的元件洩漏。
因此，本案提供了形成用於水平閘極環繞式(hGAA)結構之具有減小的寄生電容和最小元件洩漏的奈米線結構的方法。該方法利用具有高製程壓力(如大於5bar)的選擇性氧化製程，以從多材料層選擇性地在某些類型的材料上形成氧化層，以便在之後可用於形成水平閘極環繞式(hGAA)結構的介面處形成具有減小的寄生 電容和最小元件洩漏的奈米線結構。因此，可獲得具有所需類型的材料和元件電效能的水平閘極環繞式(hGAA)結構，特別是對於水平閘極環繞式場效電晶體(hGAA FET)中的應用。
雖然前面所述係針對本發明的實施例，但在不背離本發明基本範圍及以下專利申請範圍所界定之範圍下，可設計本發明的其他與進一步的實施。
304:絕緣層
312:多材料層
312a:第一層
312b:第二層
318:側壁
324:氧化層
350:材料層
350a:源極/汲極錨
350b:源極/汲極錨
400:水平閘極環繞式(hGAA)結構
404:閘極結構

Claims (20)

  1. 一種在一基板上形成奈米線結構的方法，包括以下步驟：將一含氧氣體混合物供應到一處理腔室中的一基板上的一多材料層，其中該多材料層包含一第一層和一第二層的重複對，該第一層和該第二層分別具有透過該多材料層中界定的開口暴露的一第一組側壁與一第二組側壁；將該處理腔室中的該含氧氣體混合物維持在大於5bar的一製程壓力；在存在有該含氧氣體混合物的情況下，在該第二層中的該第二組側壁上選擇性地形成一氧化層，其中該第二組側壁對該第一組側壁的一氧化速率之一比例大於5：1；及在至少該第一層的該第一組側壁上選擇性地形成一材料層，其中該材料層的一水平表面以不同於該材料層的一垂直表面的一生長速率來形成。
  2. 如請求項1所述之方法，其中供應該含氧氣體混合物的步驟進一步包括以下步驟：將一基板溫度維持高於攝氏200度。
  3. 如請求項1所述之方法，其中含氧氣體混合物包括自以下各者所組成的一群組中所選擇的至少一 個含氧氣體：O2、O3、H2O、H2O2或蒸氣(steam)。
  4. 如請求項1所述之方法，其中含氧氣體混合物包括蒸氣。
  5. 如請求項1所述之方法，其中該多材料層的該第一層是一本質矽層，且該多材料層的該第二層是一SiGe層，而該基板是一矽基板。
  6. 如請求項1所述之方法，進一步包括以下步驟：使用該多材料層中界定的該等開口形成水平閘極環繞式(hGAA)結構。
  7. 如請求項1所述之方法，進一步包括以下步驟：施行一清洗製程以從該基板去除氧化物殘留物。
  8. 如請求項1所述之方法，其中該多材料層包括至少2個重複對。
  9. 如請求項1所述之方法，其中該氧化層具有約1nm至約10nm之間的厚度。
  10. 如請求項1所述之方法，其中將該製程壓力維持在大於5bar的步驟進一步包括以下步驟：將該製程壓力維持在約10bar至約60bar之間。
  11. 如請求項1所述之方法，進一步包括以下步驟： 施行一磊晶沉積製程以從該第一層的該第一組側壁形成一成形結構。
  12. 一種在一基板上形成奈米線結構的方法，包括以下步驟：主要在設置於一基板上的一多材料層的一部分上形成一氧化層，其中該多材料層包含一第一層和一第二層的重複對，該第一層和該第二層分別具有透過該多材料層中界定的開口暴露的一第一組側壁與一第二組側壁，其中該氧化層選擇性地形成在該第二層中的該第二組側壁上，及該第二組側壁對該第一組側壁的一氧化速率之一比例大於5：1；在形成該氧化層的同時將一製程壓力維持在大於5bar；及在至少該第一層的該第一組側壁上選擇性地形成一材料層，其中該材料層的一水平表面以不同於該材料層的一垂直表面的一生長速率來形成。
  13. 如請求項12所述之方法，其中該多材料層的該第一層是一本質矽層，且該多材料層的該第二層是一SiGe層，而該基板是一矽基板。
  14. 如請求項12所述之方法，其中該多材料層用於在水平閘極環繞式(hGAA)結構中形成奈米線或通道。
  15. 如請求項12所述之方法，進一步包括以下步驟：在形成該氧化層的同時將一基板溫度維持在大於攝氏200度。
  16. 如請求項12所述之方法，其中藉由將一含氧氣體供應到該多材料層來形成該氧化層，該含氧氣體自以下各者所組成的一群組中所選擇：O2、O3、H2O、H2O2、蒸氣。
  17. 如請求項16所述之方法，其中含氧氣體混合物包括蒸氣或水氣(moisture)。
  18. 一種在一基板上形成奈米線結構的方法，包括以下步驟：主要在設置於一基板上的一多材料層的一部分上形成一氧化層，其中該多材料層包含一矽層和一SiGe層的重複對，該矽層和該SiGe層分別具有透過該多材料層中界定的開口暴露的一第一組側壁與一第二組側壁，其中該氧化層選擇性地形成在該SiGe層中的該第二組側壁上，其中該第二組側壁對該第一組側壁的一氧化速率之一比例大於5：1；在形成該氧化層的同時將一製程壓力維持在大於5bar；及在至少該第一層的該第一組側壁上選擇性地形成一 材料層，其中該材料層的一水平表面以不同於該材料層的一垂直表面的一生長速率來形成。
  19. 如請求項18所述之方法，藉由將蒸氣或水氣供應到該多材料層來形成該氧化層。
  20. 如請求項18所述之方法，進一步包括以下步驟：在形成該氧化層的同時將一基板溫度維持在約攝氏300度至約攝氏500度之間。
TW107122004A 2017-07-12 2018-06-27 用於製造半導體應用的奈米線之選擇性氧化 TWI774793B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/648,163 2017-07-12
US15/648,163 US10269571B2 (en) 2017-07-12 2017-07-12 Methods for fabricating nanowire for semiconductor applications

Publications (2)

Publication Number Publication Date
TW201914951A TW201914951A (zh) 2019-04-16
TWI774793B true TWI774793B (zh) 2022-08-21

Family

ID=64999673

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107122004A TWI774793B (zh) 2017-07-12 2018-06-27 用於製造半導體應用的奈米線之選擇性氧化

Country Status (4)

Country Link
US (1) US10269571B2 (zh)
KR (1) KR102632203B1 (zh)
TW (1) TWI774793B (zh)
WO (1) WO2019013949A1 (zh)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10622214B2 (en) 2017-05-25 2020-04-14 Applied Materials, Inc. Tungsten defluorination by high pressure treatment
US10276411B2 (en) 2017-08-18 2019-04-30 Applied Materials, Inc. High pressure and high temperature anneal chamber
CN111095513B (zh) 2017-08-18 2023-10-31 应用材料公司 高压高温退火腔室
WO2019055415A1 (en) 2017-09-12 2019-03-21 Applied Materials, Inc. APPARATUS AND METHODS FOR MANUFACTURING SEMICONDUCTOR STRUCTURES USING A PROTECTIVE BARRIER LAYER
JP7112490B2 (ja) 2017-11-11 2022-08-03 マイクロマテリアルズ エルエルシー 高圧処理チャンバのためのガス供給システム
WO2019099255A2 (en) 2017-11-17 2019-05-23 Applied Materials, Inc. Condenser system for high pressure processing system
SG11202008256WA (en) 2018-03-09 2020-09-29 Applied Materials Inc High pressure annealing process for metal containing materials
US10950429B2 (en) 2018-05-08 2021-03-16 Applied Materials, Inc. Methods of forming amorphous carbon hard mask layers and hard mask layers formed therefrom
US10748783B2 (en) 2018-07-25 2020-08-18 Applied Materials, Inc. Gas delivery module
WO2020117462A1 (en) 2018-12-07 2020-06-11 Applied Materials, Inc. Semiconductor processing system
KR20200131070A (ko) 2019-05-13 2020-11-23 삼성전자주식회사 집적회로 소자
KR20200142765A (ko) 2019-06-13 2020-12-23 삼성전자주식회사 반도체 소자
TWI838260B (zh) 2019-10-21 2024-04-01 美商應用材料股份有限公司 水平gaa奈米線及奈米平板電晶體
WO2021095573A1 (ja) * 2019-11-15 2021-05-20 ソニー株式会社 情報処理システム、情報処理方法及びプログラム
US11901222B2 (en) 2020-02-17 2024-02-13 Applied Materials, Inc. Multi-step process for flowable gap-fill film
JP7360979B2 (ja) * 2020-03-19 2023-10-13 東京エレクトロン株式会社 基板処理方法及び基板処理装置
US11532702B2 (en) 2020-05-19 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain isolation structures for leakage prevention
US11508828B2 (en) 2020-07-06 2022-11-22 Applied Materials, Inc. Selective silicon etch for gate all around transistors
JP7305700B2 (ja) * 2021-04-19 2023-07-10 株式会社Kokusai Electric 基板処理方法、半導体装置の製造方法、基板処理装置、およびプログラム
JP7320135B2 (ja) * 2021-06-17 2023-08-02 株式会社日立ハイテク プラズマ処理方法および半導体装置の製造方法
US20240120193A1 (en) * 2022-10-05 2024-04-11 Applied Materials, Inc. Carbon replenishment of silicon-containing material

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW392223B (en) * 1997-10-16 2000-06-01 Ibm Bulk and strained silicon on insulator using local selective oxidation
TW201622014A (zh) * 2014-10-20 2016-06-16 應用材料股份有限公司 用於形成環繞式水平閘極元件結構之方法及設備
TW201701478A (zh) * 2015-05-11 2017-01-01 應用材料股份有限公司 水平環繞式閘極與鰭式場效電晶體元件的隔離
US9570551B1 (en) * 2016-02-05 2017-02-14 International Business Machines Corporation Replacement III-V or germanium nanowires by unilateral confined epitaxial growth
TW201724500A (zh) * 2015-09-03 2017-07-01 應用材料股份有限公司 用於製造對於半導體應用的水平環繞式閘極裝置的奈米線的方法

Family Cites Families (88)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5114513A (en) 1988-10-27 1992-05-19 Omron Tateisi Electronics Co. Optical device and manufacturing method thereof
JP2730695B2 (ja) 1989-04-10 1998-03-25 忠弘 大見 タングステン膜の成膜装置
US5319212A (en) 1992-10-07 1994-06-07 Genus, Inc. Method of monitoring ion beam current in ion implantation apparatus for use in manufacturing semiconductors
US5880041A (en) * 1994-05-27 1999-03-09 Motorola Inc. Method for forming a dielectric layer using high pressure
US5895274A (en) 1996-01-22 1999-04-20 Micron Technology, Inc. High-pressure anneal process for integrated circuits
KR980012044A (ko) 1996-03-01 1998-04-30 히가시 데츠로 기판건조장치 및 기판건조방법
US5998305A (en) 1996-03-29 1999-12-07 Praxair Technology, Inc. Removal of carbon from substrate surfaces
US5738915A (en) 1996-09-19 1998-04-14 Lambda Technologies, Inc. Curing polymer layers on semiconductor substrates using variable frequency microwave energy
US6082950A (en) 1996-11-18 2000-07-04 Applied Materials, Inc. Front end wafer staging with wafer cassette turntables and on-the-fly wafer center finding
US6846739B1 (en) 1998-02-27 2005-01-25 Micron Technology, Inc. MOCVD process using ozone as a reactant to deposit a metal oxide barrier layer
US6719516B2 (en) 1998-09-28 2004-04-13 Applied Materials, Inc. Single wafer load lock with internal wafer transport
US6500603B1 (en) 1999-11-11 2002-12-31 Mitsui Chemicals, Inc. Method for manufacturing polymer optical waveguide
US6150286A (en) 2000-01-03 2000-11-21 Advanced Micro Devices, Inc. Method of making an ultra thin silicon nitride film
US6319766B1 (en) 2000-02-22 2001-11-20 Applied Materials, Inc. Method of tantalum nitride deposition by tantalum oxide densification
JP2001250787A (ja) 2000-03-06 2001-09-14 Hitachi Kokusai Electric Inc 基板処理装置および基板処理方法
US7166524B2 (en) 2000-08-11 2007-01-23 Applied Materials, Inc. Method for ion implanting insulator material to reduce dielectric constant
US6852167B2 (en) 2001-03-01 2005-02-08 Micron Technology, Inc. Methods, systems, and apparatus for uniform chemical-vapor depositions
US6797336B2 (en) 2001-03-22 2004-09-28 Ambp Tech Corporation Multi-component substances and processes for preparation thereof
US6781801B2 (en) 2001-08-10 2004-08-24 Seagate Technology Llc Tunneling magnetoresistive sensor with spin polarized current injection
US6848458B1 (en) 2002-02-05 2005-02-01 Novellus Systems, Inc. Apparatus and methods for processing semiconductor substrates using supercritical fluids
US7589029B2 (en) 2002-05-02 2009-09-15 Micron Technology, Inc. Atomic layer deposition and conversion
US7521089B2 (en) 2002-06-13 2009-04-21 Tokyo Electron Limited Method and apparatus for controlling the movement of CVD reaction byproduct gases to adjacent process chambers
US20040060519A1 (en) 2002-10-01 2004-04-01 Seh America Inc. Quartz to quartz seal using expanded PTFE gasket material
CN1757098B (zh) 2003-02-04 2010-08-11 应用材料有限公司 利用具有氨的超低压快速热退火调节氧氮化硅的氮分布曲线
JP3956049B2 (ja) 2003-03-07 2007-08-08 東京エレクトロン株式会社 タングステン膜の形成方法
JP4173781B2 (ja) 2003-08-13 2008-10-29 株式会社神戸製鋼所 高圧処理方法
US7158221B2 (en) 2003-12-23 2007-01-02 Applied Materials, Inc. Method and apparatus for performing limited area spectral analysis
US20050269291A1 (en) 2004-06-04 2005-12-08 Tokyo Electron Limited Method of operating a processing system for treating a substrate
US7521378B2 (en) 2004-07-01 2009-04-21 Micron Technology, Inc. Low temperature process for polysilazane oxidation/densification
US20060156979A1 (en) 2004-11-22 2006-07-20 Applied Materials, Inc. Substrate processing apparatus using a batch processing chamber
US9576824B2 (en) 2005-02-22 2017-02-21 Spts Technologies Limited Etching chamber with subchamber
US20060226117A1 (en) 2005-03-29 2006-10-12 Bertram Ronald T Phase change based heating element system and method
JP4747693B2 (ja) 2005-06-28 2011-08-17 住友電気工業株式会社 樹脂体を形成する方法、光導波路のための構造を形成する方法、および光学部品を形成する方法
US7534080B2 (en) 2005-08-26 2009-05-19 Ascentool, Inc. Vacuum processing and transfer system
KR100696178B1 (ko) 2005-09-13 2007-03-20 한국전자통신연구원 광 도파로 마스터 및 그 제조 방법
CN102109626A (zh) 2005-10-07 2011-06-29 株式会社尼康 微小光学元件
US7387968B2 (en) 2005-11-08 2008-06-17 Tokyo Electron Limited Batch photoresist dry strip and ash system and process
US20070187386A1 (en) 2006-02-10 2007-08-16 Poongsan Microtec Corporation Methods and apparatuses for high pressure gas annealing
JP2007242791A (ja) 2006-03-07 2007-09-20 Hitachi Kokusai Electric Inc 基板処理装置
JP2008192642A (ja) 2007-01-31 2008-08-21 Tokyo Electron Ltd 基板処理装置
US7867923B2 (en) 2007-10-22 2011-01-11 Applied Materials, Inc. High quality silicon oxide films by remote plasma CVD from disilane precursors
US7803722B2 (en) 2007-10-22 2010-09-28 Applied Materials, Inc Methods for forming a dielectric layer within trenches
US7776740B2 (en) 2008-01-22 2010-08-17 Tokyo Electron Limited Method for integrating selective low-temperature ruthenium deposition into copper metallization of a semiconductor device
JP4815464B2 (ja) 2008-03-31 2011-11-16 株式会社日立製作所 微細構造転写スタンパ及び微細構造転写装置
US8557712B1 (en) 2008-12-15 2013-10-15 Novellus Systems, Inc. PECVD flowable dielectric gap fill
US20100304027A1 (en) 2009-05-27 2010-12-02 Applied Materials, Inc. Substrate processing system and methods thereof
KR20110000960A (ko) 2009-06-29 2011-01-06 삼성전자주식회사 반도체 칩, 스택 모듈, 메모리 카드 및 그 제조 방법
US8741788B2 (en) 2009-08-06 2014-06-03 Applied Materials, Inc. Formation of silicon oxide using non-carbon flowable CVD processes
US8449942B2 (en) 2009-11-12 2013-05-28 Applied Materials, Inc. Methods of curing non-carbon flowable CVD films
CN102714156A (zh) 2010-01-07 2012-10-03 应用材料公司 自由基成分cvd的原位臭氧固化
US8318584B2 (en) 2010-07-30 2012-11-27 Applied Materials, Inc. Oxide-rich liner layer for flowable CVD gapfill
JP5806827B2 (ja) 2011-03-18 2015-11-10 東京エレクトロン株式会社 ゲートバルブ装置及び基板処理装置並びにその基板処理方法
KR20140027917A (ko) 2011-03-25 2014-03-07 이서영 광도파로 및 그 제조방법
US20120252210A1 (en) 2011-03-30 2012-10-04 Tokyo Electron Limited Method for modifying metal cap layers in semiconductor devices
US9299581B2 (en) 2011-05-12 2016-03-29 Applied Materials, Inc. Methods of dry stripping boron-carbon films
GB201110117D0 (en) 2011-06-16 2011-07-27 Fujifilm Mfg Europe Bv method and device for manufacturing a barrie layer on a flexible substrate
JP2013122493A (ja) 2011-12-09 2013-06-20 Furukawa Electric Co Ltd:The 光分岐素子および光分岐回路
US20130337171A1 (en) 2012-06-13 2013-12-19 Qualcomm Mems Technologies, Inc. N2 purged o-ring for chamber in chamber ald system
KR101224520B1 (ko) 2012-06-27 2013-01-22 (주)이노시티 프로세스 챔버
KR20140003776A (ko) 2012-06-28 2014-01-10 주식회사 메카로닉스 고 저항 산화아연 박막의 제조방법
US20150309073A1 (en) 2012-07-13 2015-10-29 Northwestern University Multifunctional graphene coated scanning tips
JP2014019912A (ja) 2012-07-19 2014-02-03 Tokyo Electron Ltd タングステン膜の成膜方法
WO2014030371A1 (ja) 2012-08-24 2014-02-27 独立行政法人科学技術振興機構 ゲルマニウム層上に窒化酸化アルミニウム膜を備える半導体構造およびその製造方法
JP2014060256A (ja) 2012-09-18 2014-04-03 Tokyo Electron Ltd 処理システム
WO2014130304A1 (en) 2013-02-19 2014-08-28 Applied Materials, Inc. Hdd patterning using flowable cvd film
KR101443792B1 (ko) 2013-02-20 2014-09-26 국제엘렉트릭코리아 주식회사 건식 기상 식각 장치
US9680095B2 (en) 2013-03-13 2017-06-13 Macronix International Co., Ltd. Resistive RAM and fabrication method
US20140271097A1 (en) 2013-03-15 2014-09-18 Applied Materials, Inc. Processing systems and methods for halide scavenging
US10224258B2 (en) 2013-03-22 2019-03-05 Applied Materials, Inc. Method of curing thermoplastics with microwave energy
WO2014192871A1 (ja) 2013-05-31 2014-12-04 株式会社日立国際電気 基板処理装置、半導体製造装置の製造方法及び炉口蓋体
US9748105B2 (en) 2013-08-16 2017-08-29 Applied Materials, Inc. Tungsten deposition with tungsten hexafluoride (WF6) etchback
JP6226648B2 (ja) 2013-09-04 2017-11-08 昭和電工株式会社 ＳｉＣエピタキシャルウェハの製造方法
US9257527B2 (en) * 2014-02-14 2016-02-09 International Business Machines Corporation Nanowire transistor structures with merged source/drain regions using auxiliary pillars
US9818603B2 (en) 2014-03-06 2017-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
KR101571715B1 (ko) 2014-04-23 2015-11-25 주식회사 풍산 고압 열처리를 이용한 스핀 온 글래스 절연막 형성방법
US9257314B1 (en) 2014-07-31 2016-02-09 Poongsan Corporation Methods and apparatuses for deuterium recovery
WO2016038664A1 (ja) 2014-09-08 2016-03-17 三菱電機株式会社 半導体アニール装置
US20160118391A1 (en) 2014-10-22 2016-04-28 SanDisk Technologies, Inc. Deuterium anneal of semiconductor channels in a three-dimensional memory structure
SG10202000545RA (en) 2014-10-24 2020-03-30 Versum Materials Us Llc Compositions and methods using same for deposition of silicon-containing films
US9859039B2 (en) 2015-02-13 2018-01-02 Alexander Otto Multifilament superconducting wire with high resistance sleeves
KR101681190B1 (ko) 2015-05-15 2016-12-02 세메스 주식회사 기판 건조 장치 및 방법
US10945313B2 (en) 2015-05-27 2021-03-09 Applied Materials, Inc. Methods and apparatus for a microwave batch curing process
US9646850B2 (en) 2015-07-06 2017-05-09 Globalfoundries Inc. High-pressure anneal
US9484406B1 (en) * 2015-09-03 2016-11-01 Applied Materials, Inc. Method for fabricating nanowires for horizontal gate all around devices for semiconductor applications
US9716142B2 (en) 2015-10-12 2017-07-25 International Business Machines Corporation Stacked nanowires
US9754840B2 (en) 2015-11-16 2017-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Horizontal gate-all-around device having wrapped-around source and drain
JP6856651B2 (ja) 2016-01-05 2021-04-07 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 半導体アプリケーション用の水平ゲートオールアラウンドデバイスのためのナノワイヤ製造方法
US9876019B1 (en) 2016-07-13 2018-01-23 Globalfoundries Singapore Pte. Ltd. Integrated circuits with programmable memory and methods for producing the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW392223B (en) * 1997-10-16 2000-06-01 Ibm Bulk and strained silicon on insulator using local selective oxidation
TW201622014A (zh) * 2014-10-20 2016-06-16 應用材料股份有限公司 用於形成環繞式水平閘極元件結構之方法及設備
TW201701478A (zh) * 2015-05-11 2017-01-01 應用材料股份有限公司 水平環繞式閘極與鰭式場效電晶體元件的隔離
TW201724500A (zh) * 2015-09-03 2017-07-01 應用材料股份有限公司 用於製造對於半導體應用的水平環繞式閘極裝置的奈米線的方法
US9570551B1 (en) * 2016-02-05 2017-02-14 International Business Machines Corporation Replacement III-V or germanium nanowires by unilateral confined epitaxial growth

Also Published As

Publication number Publication date
US20190019681A1 (en) 2019-01-17
WO2019013949A1 (en) 2019-01-17
KR102632203B1 (ko) 2024-02-01
KR20200019257A (ko) 2020-02-21
TW201914951A (zh) 2019-04-16
US10269571B2 (en) 2019-04-23

Similar Documents

Publication Publication Date Title
TWI774793B (zh) 用於製造半導體應用的奈米線之選擇性氧化
CN108475695B (zh) 制造用于半导体应用的环绕式水平栅极器件的纳米线的方法
US11282936B2 (en) Horizontal gate all around device nanowire air gap spacer formation
US9484406B1 (en) Method for fabricating nanowires for horizontal gate all around devices for semiconductor applications
KR102554853B1 (ko) 수평 게이트 올 어라운드 디바이스들을 위한 접합부들 및 스페이서들을 제조하기 위한 방법
US11264460B2 (en) Vertical transistor fabrication for memory applications
US11018223B2 (en) Methods for forming device isolation for semiconductor applications
US9653310B1 (en) Methods for selective etching of a silicon material
KR102552613B1 (ko) 반도체 애플리케이션들을 위한 수평 게이트 올 어라운드 디바이스들을 위한 나노와이어들을 제작하기 위한 방법
US20150072526A1 (en) Methods for removing carbon containing films

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent