TWI773400B - 半導體元件及其製造方法 - Google Patents

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TWI773400B
TWI773400B TW110122974A TW110122974A TWI773400B TW I773400 B TWI773400 B TW I773400B TW 110122974 A TW110122974 A TW 110122974A TW 110122974 A TW110122974 A TW 110122974A TW I773400 B TWI773400 B TW I773400B
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廖思豪
胡毓祥
郭宏瑞
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Abstract

一種半導體元件及其製造方法包括使用具有高收縮率的 無填料絕緣材料製成重佈線結構。因此，可達成良好的平面性，而不需要對重佈線結構的每個絕緣層執行平坦化，藉此簡化重佈線結構的形成。

Description

半導體元件及其製造方法
本發明實施例是有關於一種半導體元件及其製造方法，更具體來說，是有關於一種包括使用具有高收縮率的無填料絕緣材料所製成的重佈線結構的半導體元件及其製造方法。
由於各種電子部件(例如電晶體、二極體、電阻器、電容器等)的積體密度的不斷提高，半導體行業已經歷快速發展。在很大程度上，積體密度的提高源於最小特徵尺寸(minimum feature size)的不斷減小，使得能夠將更多的部件整合至給定的面積中。隨著對日益縮小的電子元件需求的增長，出現了對更小且更具創造性的半導體晶粒封裝技術的需求。此種封裝系統的一個實例是堆疊封裝(Package-on-Package，PoP)技術。在PoP元件中，頂部半導體封裝堆疊於底部半導體封裝頂上，以提供高積體程度及部件密度。PoP技術一般能夠使得在印刷電路板(printed circuit board，PCB)上生產具有增強的功能性及小的佔用面積(footprint)的半導體元件。
根據一些實施例，一種半導體元件(如圖19或圖29所示)包括重佈線結構(如重佈線結構100或200)以及電性耦合至所述重佈線結構的導電連接件(如導電連接件160或260)。重佈線結構耦合至基底(如基底102或202)的導電特徵(如導電特徵101或201)並包括第一導電層(如導電層108或208)、位於所述第一導電層上方的第一絕緣層(如絕緣層112或212)、位於所述第一絕緣層上方的第二導電層(如導電層118或218)及位於所述第二導電層上方的第二絕緣層(如絕緣層122或222)，所述第一絕緣層包含第一無填料絕緣材料，所述第二導電層耦合至所述第一導電層，所述第二絕緣層包含第二無填料絕緣材料。
根據一些實施例，一種半導體元件(如圖53或圖59所示)包括重佈線結構(如重佈線結構100或200)及設置於所述重佈線結構上方的包封晶粒(如積體電路晶粒350)，重佈線結構包括具有第一厚度的第一金屬化圖案(如導電層108或208)、鄰近所述第一金屬化圖案的第一絕緣層(如絕緣層112或212)及鄰近所述第一絕緣層的第二金屬化圖案(如導電層118或218)，所述第一絕緣層在所述第一金屬化圖案與所述第二金屬化圖案之間具有第二厚度，所述第二厚度小於所述第一厚度。
根據一些實施例，一種半導體元件的製造方法包括：在基底(如基底102)上沉積第一金屬化圖案(如圖3的晶種層106 及導電層108)、在所述第一金屬化圖案上方沉積第一絕緣層(如圖4之絕緣材料111)，所述第一絕緣層不含填料、固化所述第一絕緣層(如圖5之絕緣層112)，使所述第一絕緣層收縮小於5%、形成貫穿所述第一絕緣層的第一開口(如圖6之開口114)，以暴露出所述第一金屬化圖案的一部分在不整平所述第一絕緣層的情況下，在所述第一絕緣層上方及所述第一開口中沉積第二金屬化圖案(如圖7之晶種層116及導電層118)、以及在所述第二金屬化圖案上方沉積第二絕緣層(如圖8之絕緣層122)，所述第二絕緣層不含填料。
100、200、322:重佈線結構
101、201:導電特徵
102、202:基底
106、116、126、136、146、206、216、226、316:晶種層
107:罩幕層
108、118、128、138、148、208、218、228:導電層
111、211:絕緣材料
111t1、111t2、112t1、112t2、d1、d3、d5、d7、d13、d15:厚度
112、122、132、142、152、212、222、232、530:絕緣層
112s:上表面
114、124、134、144、154、214、224、234、390:開口
152u1、232u1:平均波峰
152u2、232u2:平均波谷
155、255、338、394、494:凸塊下金屬(UBM)
160、260、340、396、496、535:導電連接件
265:鈍化層
300、400:元件堆疊
300A、300B、400A、400B:封裝區
302、308、402、408:載體
304、404:膠帶
305:通孔
306、406:晶粒貼合膜
312:導通孔
312v:底部通孔部分
318:導電線
318v:通孔部分
320:包封體
324、328、332、336、368、384:介電層
326、330、334、386:金屬化圖案
342:穿孔
350、350A、350B:積體電路晶粒
352:半導體基底
354:元件
356:層間介電質(ILD)
358:導電插塞
360:內連線結構
362:接墊
364:鈍化膜
366:晶粒連接件
372:黏著劑
374:包封體
382:內連線
388:上部介電層/介電層
392:框架
398:單體化製程
500:封裝
505:晶圓部分
510:穿孔
515:結合接墊
525:層
540:底部填充膠
550:封裝基底
555:基底核心
560:結合接墊
565:阻焊劑
600:封裝
d2、d6、d16、d17、d18:深度
d4、d8、d9、d19、d31、d32:距離
d11:厚度/距離
d12、d14:深度/距離
r1、r2、r3、r4、r5、r11、r12、r13、r14、r15:凹陷
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1至圖19示出根據一些實施例，形成重佈線結構的中間製程。
圖20至圖30示出根據一些實施例，形成重佈線結構的中間製程。
圖31至圖37示出根據一些實施例，形成元件堆疊的中間製程。
圖38示出根據一些實施例的積體電路晶粒的剖視圖。
圖39至圖53示出根據一些實施例，形成元件堆疊的中間製程。
圖54至圖59示出根據一些實施例，形成元件堆疊的中間製程。
圖60及圖61示出根據一些實施例的元件封裝。
以下揭露內容提供用於實施本發明的不同特徵的諸多不同實施例或實例。以下闡述部件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵上方或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，並且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於......之下(beneath)」、「位於......下方(below)」、「下部的(lower)」、「位於......上方(above)」、「上部的(upper)」及類似用語等空間相對性用語來闡述圖中所示的一個組件或特徵與另一(其他)組件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦 囊括元件在使用或操作中的不同定向。裝置可具有其他定向(旋轉90度或處於其他定向)，並且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
根據一些實施例，揭露了由無填料絕緣層製成的重佈線結構，所述重佈線結構具有收縮率，以達成波浪形的上部輪廓，但所述波浪形的上部輪廓在允許範圍內，以避免在每次連續沉積重佈線結構的各層之間需要絕緣層的平整化製程，例如平坦化。因此，可更簡單地製造重佈線結構，並且可有利地製造薄絕緣層。此外，重佈線結構的第一金屬化圖案可由相對較厚的金屬製成，以提供增加的訊號遞送及較少的衰減。一些實施例可利用陶瓷載體，例如氧化鋁載體，以達成良好的散熱及電性絕緣性質。嵌入式晶粒可用於重佈線結構的進一步功能。
在圖1至圖19中，在基底102上方形成重佈線結構100(參見圖19)。簡要參照圖19，重佈線結構100用於將基底102中的導電特徵101電性耦合至基底102中的其他導電特徵101，並將基底102中的導電特徵101電性耦合至導電連接件160。重佈線結構100包括絕緣層112、122、132、142及152以及含有導電層108、118、128、138及148的金屬化圖案。金屬化圖案亦可被稱為重佈線層或重佈導線(redistribution line)。重佈線結構100被示出為具有五層金屬化圖案的實例。可在重佈線結構100中形成更多或更少的介電層及金屬化圖案。若要形成更少的介電層及金屬化圖案，則可省略以下論述的步驟及製程。若要形成更多的介 電層及金屬化圖案，則可重複以下論述的步驟及製程。
圖1示出半導體元件的基底102的剖視圖。在一些實施例中，半導體元件是包括主動元件及/或被動元件的元件晶圓。在一些實施例中，基底102及半導體元件可被單體化以自其形成多個晶片/晶粒，其中圖1的所示視圖可為此種晶粒中的一者。在一些實施例中，基底102可對應於中介物晶圓，所述中介物晶圓無主動元件並且可包括被動元件。在一些實施例中，基底102可對應於封裝基底條(package substrate strip)，所述封裝基底條包括無核心封裝基底或其中具有核心的有核心封裝基底。在一些實施例中，基底102可對應於在後續製程中被單體化的元件晶圓。本揭露的重佈線結構實施例亦可應用於中介物晶圓、封裝基底、封裝或類似物。
在一些實施例中，基底102可對應於邏輯晶粒(例如中央處理單元(central processing unit，CPU)、圖形處理單元(graphics processing unit，GPU)、系統晶片(system-on-chip，SoC)、應用處理器(application processor，AP)、微控制器、特殊應用積體電路(application-specific integrated circuit，ASIC)晶粒或類似物)、記憶體晶粒(例如動態隨機存取記憶體(dynamic random access memory，DRAM)晶粒、靜態隨機存取記憶體(static random access memory，SRAM)晶粒、高頻寬記憶體(high bandwidth memory，HBM)晶粒或類似物)、電源管理晶粒(例如電源管理積體電路(power management integrated circuit，PMIC)晶粒)、射頻(radio frequency，RF)晶粒、感測器晶粒、微機電系統(micro-electro-mechanical-system，MEMS)晶粒、訊號處理晶粒(例如數位訊號處理(digital signal processing，DSP)晶粒或類似物)、前端晶粒(例如類比前端(analog front-end，AFE)晶粒)、類似物或其組合。
在一些實施例中，基底102可為半導體基底，並且可包括形成於基底102的頂表面處的特徵。在此類實施例中，基底102可為可經摻雜(例如摻雜以p型或n型摻雜劑)或未經摻雜的塊狀半導體、絕緣體上半導體(semiconductor-on-insulator，SOI)基底或類似物。基底102可為晶圓，例如矽晶圓。一般而言，SOI基底是形成於絕緣體層上的半導體材料層。絕緣體層可為例如掩埋氧化物(buried oxide，BOX)層、氧化矽層或類似層。絕緣體層設置於基底(通常為矽或玻璃基底)上。亦可使用其他基底，例如多層式或梯度基底。在一些實施例中，基底102的半導體材料可包括：矽、鍺、化合物半導體(包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)、合金半導體(包括矽-鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或磷砷化鎵銦)或其組合。可在基底102中形成淺溝槽隔離(shallow trench isolation，STI)區(未單獨示出)，以隔離基底102中的主動區。可形成延伸至基底102中或貫穿基底102的通孔(未單獨示出)(例如穿孔)，並且所述通孔可用於電性互耦基底102的相對側上的特徵。
在一些實施例中，基底102包括積體電路元件，所述積體電路元件形成於半導體基底102的頂表面上，並且耦合至圖19的導電特徵101。積體電路元件可包括互補金屬氧化物半導體(complementary metal-oxide semiconductor，CMOS)電晶體、電阻器、電容器、二極體及類似物。在本文中未示出積體電路元件的細節。在一些實施例中，基底102用於形成中介物(其不含主動元件)，並且基底102可為半導體基底或介電基底。
於基底102上方形成晶種層106。晶種層106可藉由合適的製程由任何合適的材料形成。在一些實施例中，晶種層可包含銅、鋁、鉑、金、鈀、鈦、鎢、鈷、類似物及其組合，並且可藉由濺射、化學氣相沉積(chemical vapor deposition，CVD)製程、物理氣相沉積(physical vapor deposition，PVD)製程、類似製程或其組合來沉積。晶種層106可沉積至0.2微米與0.6微米之間的厚度或者任何合適的厚度。
在圖2中，於晶種層106上形成罩幕層107，並將罩幕層107圖案化以暴露出晶種層106的一些部分。罩幕層107可由感光性材料形成，並使用可接受的微影技術圖案化。在一些實施例中，罩幕層107可為雙層或三層光罩幕的底層，其中使用微影對罩幕的上層進行圖案化，隨後使用蝕刻對包括罩幕層107在內的下伏層進行圖案化。在一些實施例中，可使用雙重圖案化或多重圖案化製程。一般而言，雙重圖案化或多重圖案化製程結合微影及自我對準製程，從而允許生成例如間距小於原本使用單一直接微影 製程可獲得的間距的圖案。舉例而言，在一個實施例中，在基底102上方形成犧牲層，並使用微影製程將所述犧牲層圖案化。使用自我對準製程在圖案化的犧牲層旁邊形成間隔件。接著移除犧牲層，然後剩餘的間隔件可變成罩幕層107。
在圖3中，導電層108沉積在晶種層106的被暴露出的部分上。在一些實施例中，舉例而言，相較於將導電層108與在後續製程(以下闡述)中形成的另一導電層分開的介電層的厚度，導電層108相對較厚。此外，導電層108相對於隨後的金屬線較厚，並且可用於在例如無線電或類比訊號中以較小的訊號損失來路由訊號。在一些實施例中，晶種層106及導電層108的組合的厚度可在約10微米與約60微米厚之間，但亦設想其他厚度並可使用其他厚度。導電層108可由包括例如Co、Cu、Al、Ti、Ta、W、TiN、TaN、類似物或其組合的任何合適的導電材料形成。導電層108可使用包括PVD、原子層沉積(atomic layer deposition，ALD)、CVD、其變型、類似沉積或其組合的任何合適的技術形成。導電層108是重佈線結構的第一金屬化層。
仍然參照圖3，藉由回蝕或灰化技術移除罩幕層107。當移除罩幕層107時，可位於罩幕層107頂部的導電層108的任何材料被移除。接下來，使用對晶種層106的材料具有選擇性的合適的蝕刻劑藉由蝕刻技術而移除晶種層106的被暴露出的部分。
在圖4中，在導電層108上方沉積絕緣材料111。圖4示出緊接在沉積後(即在固化前)的絕緣材料111。絕緣材料111可 為清漆型(varnish)絕緣材料，而非乾型絕緣材料。絕緣材料111可僅為樹脂，亦即所述樹脂可不含填料材料。舉例而言，絕緣材料111可為一種被稱為附加聚合物的聚合物，例如環氧樹脂、雙馬來醯亞胺(bismaleimide，BMI)、聚苯醚(polyphenylene oxide，PPO)、氰酸酯(cyanate ester)、丙烯酸酯(acrylate)、類似物或其組合。絕緣材料的分子量可小於50000克/莫耳，例如在約25000克/莫耳與50000克/莫耳之間。樹脂的固體含量可大於40%，例如在約40%至約60%之間。絕緣材料111的收縮率可在約95%至99%之間，或者換言之，最終固化的絕緣材料(112，參見圖5)的厚度是未固化的絕緣材料111的厚度的95%至99%。或者仍換言之，收縮極低(在1%與5%之間)。可使用例如旋轉塗佈、網版印刷、噴塗、類似技術或其組合等任何技術沉積絕緣材料111。亦可使用SAP製程，結合以下描述進一步描述所述SAP製程的實例，其中同時處理隨後形成的通孔及導電層。作為沉積技術的結果，緊接在沉積後的絕緣材料111的上表面可具有高的平面度，即可為平整的，如圖4所示。因此，絕緣材料111的厚度由於下伏導電層108而變化，在導電層108的組件之間較厚(例如厚度111t1)，在導電層108的組件上方較薄(例如厚度111t2)。
絕緣材料111可沉積至約12微米至約120微米之間的厚度111t1(或約2微米與約60微米之間的厚度111t2、或小於晶種層106及導電層108的組合的厚度，例如晶種層106及導電層108的組合的厚度的30%與100%之間或30%與70%之間)。由於絕緣 材料111的收縮率僅為95%至99%，因此隨著絕緣材料111收縮，由導電層108引起的厚度差異最小。因此，當絕緣材料111在塗覆後收縮時，收縮率、無填料設計、分子量及固體含量的組合僅在上表面中產生小凹陷在所述上表面對應於導電層108的圖案稀疏的區域。此外，由於絕緣材料111具有附加類型的聚合(additional-type polymerization)，因此在固化期間無額外的副產物要移除，並且觀察到絕緣材料111幾乎無重量損失。
參照圖5，在絕緣材料111收縮成其最終形式作為絕緣層112之後，導電層108的組件之間的絕緣材料自下伏基底102至絕緣層112的上表面的厚度112t1可在約12微米與約114微米之間。導電層108上方的絕緣材料的厚度d1(或112t2)可在約2微米與約57微米之間。換言之，絕緣層112的厚度d1可在組合的導電層108及晶種層106的厚度的約25%與100%之間，例如在約30%與60%之間。在一些實施例中，絕緣層112的厚度d1可小於組合的導電層108及晶種層106的厚度的一半。厚金屬導電層108上方的相對薄的絕緣層112降低透射損失(transmittance loss)並增加功率效率。所示的製程有利地提供小於下伏金屬化層(晶種層106及導電層108)的厚度的絕緣層112，而不需要任何額外的平坦化製程。
在絕緣層112填充在側向上圍繞導電層108的空間的情況下，當絕緣材料111的膜收縮至絕緣層112中的最終形式時，由於絕緣層112在導電層108的組件上方與導電層108的組件之 間的厚度不同，可於絕緣層112的上表面中形成凹陷r1。凹陷r1可具有由厚度111t1及111t2的差異確定的深度d2。此種差異歸因於金屬化圖案(導電層108及晶種層106)。因此，深度d2大約為金屬化圖案的厚度乘以收縮率。因此，凹陷r1的深度d2可在組合的導電層108及晶種層106的厚度的1%與5%之間，例如在0.1微米至約3微米之間。由於厚度d1與導電層108及晶種層106相關，因此考量到厚度d1，凹陷r1亦在厚度d1的1%與5%之間。
由於凹陷r1僅在厚度d1的1%與5%之間，因此可省略平坦化製程，藉此節省時間及資源。此導致由於凹陷r1而可能具有一些輕微波紋的絕緣層112的上表面。此外，若執行平坦化，則將會因平坦化製程會留下痕跡。然而，在本實施例中，在絕緣層112(及後續絕緣層)上無平坦化痕跡。當形成後續導電層及絕緣層時，該些凹陷r1可在一定程度上傳佈至所述後續層，然而每個連續層的傳佈(propagation)可能小於前一層，此乃因一般而言僅凹陷r1的深度d2的一部分會傳佈。舉例而言，如上所述，凹陷r1的深度d2在組合的導電層108及晶種層106的厚度的1%與5%之間。在後續的絕緣層中，依據下一個絕緣層的材料，傳佈減少類似的量，使得凹陷r1的任何傳佈可能僅為深度d2的約1%至35%。因此，可保持後續層的可接受的平面性，而不需要平坦化步驟。可接受的平面性允許可靠地執行後續的微影技術，例如不存在可能由形貌問題引起的聚焦誤差(focus error)。
在圖6中，在形成絕緣層112之後，然後使用可接受的 微影技術(例如藉由曝光、顯影及固化)對絕緣層112進行光圖案化，以在絕緣層112中形成開口114，從而顯露出導電層108的一些部分。儘管開口114被示出為錐形的，但開口114可為矩形的，即具有垂直側壁。
在圖7中，形成包括導電組件(例如沿著絕緣層112的主表面延伸並延伸貫穿絕緣層112的晶種層116及導電層118)的金屬化圖案以物理及電性耦合至導電層108。作為形成金屬化圖案的實例，於絕緣層112上方及延伸貫穿絕緣層112的開口114中形成晶種層116。在一些實施例中，晶種層116是金屬層，所述金屬層可為單層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層116包括鈦層及位於所述鈦層上方的銅層。晶種層116可使用例如PVD或類似技術形成。然後在晶種層116上形成光阻並將所述光阻圖案化。光阻可藉由旋轉塗佈或類似技術形成，並且可被曝露於光以進行圖案化。光阻的圖案對應於包括導電層118的金屬化圖案。圖案化形成貫穿光阻的開口以暴露出晶種層。然後，於光阻的開口中及晶種層116的被暴露出的部分上形成導電層118。導電層118可藉由例如電鍍或無電鍍覆或類似鍍覆等鍍覆形成。導電層118可包含金屬，如銅、鈦、鎢、鋁或類似物。導電層118及晶種層116的下伏部分的組合形成金屬化圖案。移除光阻及晶種層的上面未形成導電材料的部分。可藉由可接受的灰化或剝離製程(例如使用氧電漿或類似物)移除光阻。一旦光阻被移除，便例如藉由使用可接受的蝕刻製程(如藉 由濕式或乾式蝕刻)移除晶種層的被暴露出的部分。
組合的晶種層116及導電層118的厚度d3可在導電層108的厚度的15%至30%之間。換言之，後續金屬化圖案的厚度d3可較重佈線結構100的第一金屬化圖案的厚度薄得多。在一些實施例中，導電層118可用於路由對衰減不像在導電層108中路由的訊號般敏感的訊號。相較於導電層108，導電層118的減小的厚度有助於減小整體元件厚度及控制散熱。導電層118的減小的厚度亦有助於在隨後形成的絕緣層中保持良好的平面性，而不需要平坦化製程，如下所述。在一些實施例中，組合的晶種層116及導電層118的厚度d3可在約3微米與約8微米之間。晶種層116及導電層118遵循開口114的形狀，使得導電層118的一部分在開口114中具有上表面，所述上表面向下陷入開口114中一段距離d4，直至導電層108上方的絕緣層112的厚度的約一半。在一些實施例中，距離d4可大於厚度d3，例如在0與(d3+(d1)/2)之間。在其他實施例中，距離d4可小於厚度d3。
在圖8中，在導電層118上方及絕緣層112的一些部分上方沉積絕緣層122。在一些實施例中，絕緣層122可為例如用於絕緣層112中的附加聚合物，並且可使用與以上關於絕緣層112所述的材料及製程類似的材料及製程來形成，但絕緣層122的材料組成可與絕緣層112的材料組成相同或不同。在其他實施例中，絕緣層122可為不同類型的聚合物，例如縮聚物(condensation polymer)。絕緣層122可為清漆型絕緣材料，而非乾型絕緣材料。 所述材料可僅為樹脂，亦即所述樹脂可不含填料材料。舉例而言，所述材料可為縮聚物，例如聚醯亞胺(polyimide)、聚苯並噁唑(polybenzoxazole，PBO)、尼龍、類似物或其組合。絕緣層122的材料的分子量可小於25000克/莫耳，例如在約10000克/莫耳與25000克/莫耳之間。樹脂的固體含量可大於45%，例如在約45%至約60%之間。絕緣層122的材料的收縮率可在約65%與80%之間，例如在68%與75%之間。換言之，當自沉積狀態(as-deposited state)固化至固化狀態時，絕緣層122可能損失絕緣層122的材料的厚度的20%至35%。絕緣層122可使用例如旋轉塗佈、網版印刷、噴塗、類似技術或其組合等任何技術沉積。作為沉積技術的結果，緊接在沉積後的絕緣層122的絕緣材料的上表面可具有高平面程度，即可為平整的。因此，絕緣材料的厚度由於下伏導電層118及凹陷r1而變化，在導電層118的組件之間較厚，並且在導電層118的組件上方較薄。
絕緣層122可沉積至約7微米至約25微米之間的厚度。由於絕緣層122的材料的收縮率相對為高，因此隨著絕緣層122的材料在塗覆後收縮，收縮率、無填料設計、分子量及固體含量的組合傾向於投射出下伏下陷及凸塊的衰減形式，以形成絕緣層122的波浪形上表面。該些衰減的投射(projection)以約三分之一或約四分之一的比例投射，或者換言之，對於每3微米至4微米的變化，約1微米的變化被投射至絕緣層122的表面(允許有50%的誤差)。舉例而言，例如導電層118及/或凹陷r1等下伏特 徵可投射至絕緣層122的上表面。換言之，儘管絕緣層122的絕緣材料在沉積時可為平坦的，但在固化之後，絕緣層122可具有與下伏特徵稍微共形的上表面。然而，絕緣層122相對為薄，例如相較於導電層118的厚度。因此，難以例如藉由平坦化來可靠地平整化絕緣層122的上表面。因此，如在以下描述的後續製程中所指出，直接於絕緣層122的波浪形上表面上形成後續金屬化圖案，而非平坦化絕緣層122的上表面。
在絕緣層122的絕緣材料收縮成其最終形式作為絕緣層122之後，導電層118上方的絕緣層122的厚度d5可在約5微米與約7微米之間。所示製程有利地提供為下伏金屬化(晶種層116及導電層118)的厚度的100%至200%的絕緣層122，而不需要任何額外的平坦化製程。絕緣層122的一些部分可根據距離d4延伸至導電層118中的凹陷中(參見圖7)，因此，在一些實施例中，絕緣層122的底表面可延伸成低於絕緣層112的上表面。
在絕緣層122填充在側向上圍繞導電層118的空間的情況下，可於絕緣層122的上表面中形成凹陷r2。此外，在絕緣層122填充導電層118的上表面中的凹陷(例如根據距離d4)的情況下，可於絕緣層122的上表面中形成凹陷r3。凹陷r2及r3的深度d6可在厚度d5的10%至35%之間，例如在1.0微米至約3.0微米之間。凹陷r2及r3的深度d6可在導電層118的厚度的30%至60%之間，例如在1.0微米至約3.0微米之間。由於凹陷r2及r3在厚度d5的10%與35%之間，因此可省略平坦化製程，藉此節省 時間及資源。此導致絕緣層122的上表面由於凹陷r2及r3而具有波紋。
在圖9中，在形成絕緣層122之後，然後使用可接受的微影技術(例如藉由曝光、顯影及固化)對絕緣層122進行光圖案化，以在絕緣層122中形成開口124，從而顯露出導電層118的一些部分。儘管開口124被示出為錐形的，但開口124可為矩形的，即具有垂直側壁。
在圖10中，晶種層126及導電層128可形成於開口124中，並且沿著絕緣層122的上表面延伸。晶種層126及導電層128可使用與以上關於晶種層116及導電層118論述的製程及材料類似的製程及材料來形成，對其不再予以贅述。晶種層126及導電層128遵循開口124的形狀，此可使得導電層128的一部分在開口124中具有上表面，所述上表面向下陷入開口124中一段距離，直至導電層128上方的絕緣層122的厚度的約一半。在一些實施例中，距離d8可大於厚度d7，例如在0與(d7+(d5)/2)之間。在其他實施例中，距離d8可小於厚度d7。
在圖11中，可於導電層128及絕緣層122上方沉積絕緣層132。在一些實施例中，絕緣層132可為如同絕緣層112的附加聚合物，並且可藉由與以上關於絕緣層112所述的材料及製程類似的材料及製程來形成，但絕緣層132的材料組成可與絕緣層112的材料組成相同或不同。在其他實施例中，絕緣層132可為如同絕緣層122的縮聚物，並且可藉由與以上關於絕緣層122所述的 材料及製程類似的材料及製程來形成，但絕緣層132的材料組成可與絕緣層122的材料組成相同或不同。
在圖12中，在形成絕緣層132之後，然後使用可接受的微影技術(例如藉由曝光、顯影及固化)對絕緣層132進行光圖案化，以在絕緣層132中形成開口134，從而顯露出導電層128的一些部分。儘管開口134被示出為錐形的，但開口134可為矩形的，即具有垂直側壁。
在圖13中，可於開口134中形成晶種層136及導電層138，並且晶種層136及導電層138沿著絕緣層132的上表面延伸。晶種層136及導電層138可使用與以上關於晶種層116及導電層118所述的製程及材料類似的製程及材料來形成。
在圖14中，可於導電層138及絕緣層132上方沉積絕緣層142。在一些實施例中，絕緣層142可為如同絕緣層112的附加聚合物，並且可藉由與以上關於絕緣層112所述的材料及製程類似的材料及製程來形成，但絕緣層142的材料組成可與絕緣層112的材料組成相同或不同。在其他實施例中，絕緣層142可為如同絕緣層122的縮聚物，並且可藉由與以上關於絕緣層122所述的材料及製程類似的材料及製程來形成，但絕緣層142的材料組成可與絕緣層122的材料組成相同或不同。
在圖15中，在形成絕緣層142之後，然後使用可接受的微影技術(例如藉由曝光、顯影及固化)對絕緣層142進行光圖案化，以在絕緣層142中形成開口144，從而顯露出導電層138 的一些部分。儘管開口144被示出為錐形的，但開口144可為矩形的，即具有垂直側壁。
在圖16中，可於開口144中形成晶種層146及導電層148，並且晶種層146及導電層148沿著絕緣層142的上表面延伸。晶種層146及導電層148可使用與以上關於晶種層116及導電層118所述的製程及材料類似的製程及材料來形成。
在圖17中，可於導電層148及絕緣層142上方沉積絕緣層152。在一些實施例中，絕緣層152可為如同絕緣層112的附加聚合物，並且可藉由與以上關於絕緣層112所述的材料及製程類似的材料及製程來形成，但絕緣層152的材料組成可與絕緣層112的材料組成相同或不同。在其他實施例中，絕緣層152可為如同絕緣層122的縮聚物，並且可藉由與以上關於絕緣層122所述的材料及製程類似的材料及製程來形成，但絕緣層152的材料組成可與絕緣層122的材料組成相同或不同。
絕緣層152被示出為重佈線結構100的最頂部絕緣層。應理解，藉由重複或省略以上對絕緣層進行圖案化及沉積晶種層及導電層的製程，可在重佈線結構100中使用更多或更少的金屬化圖案。重佈線結構100可如下所述以及如在其他實施例中所述被進一步處理，以形成連接件或其他導電特徵。絕緣層152的上表面可包括對應於上表面中的凹陷的凹陷r4，其表示由於導電層(例如晶種層146及導電層148的組合)的厚度而產生的凹陷。凹陷r4亦可包括由於在下伏絕緣層(例如絕緣層142)的上表面 中的凹陷的傳佈而產生的凹陷。絕緣層152的上表面亦可包括對應於下伏導電層(例如導電層148)的區域的凹陷r5，所述下伏導電層延伸貫穿下伏絕緣層(例如絕緣層142)並接觸另一下伏導電層(例如導電層138)。該些凹陷類似於以上論述的凹陷r2及凹陷r3。由於存在凹陷r4及凹陷r5，絕緣層152的上表面可因此為波浪形的。
在圖17中，最頂部絕緣層152的波紋的一個量測值是絕緣層152的上表面的平均波峰152u1與絕緣層152的上表面的平均波谷152u2之間的距離d9可在約3微米與約5微米之間。重佈線結構的各種層的波紋類似於最頂部絕緣層152的波紋。重佈線結構中的波紋一般而言是不期望有的，乃因其增加分層、金屬化短路及斷裂以及圖案化聚焦誤差的可能性。然而，在本文中描述的實施例中，波紋由對絕緣層的材料、下伏金屬化圖案的厚度以及所採用的沉積技術的選擇來控制。因此，在形成每個絕緣層(例如絕緣層112、122、132、142及152)之後，不需要單獨的平坦化製程，並且由於省略了平坦化製程，因此不需要為了給平坦化製程提供裕度而為絕緣層沉積額外的材料。因此，有利的是，重佈線結構的厚度可更小，並且可省略平坦化製程的額外步驟。
在圖18中，在形成絕緣層152之後，然後使用可接受的微影技術(例如藉由曝光、顯影及固化)對絕緣層152進行光圖案化，以在絕緣層152中形成開口154，從而顯露出導電層148的一些部分。儘管開口154被示出為錐形的，但開口154可為矩 形的，即具有垂直側壁。
在圖19中，於開口154中形成導電連接件160。在一些實施例中，導電連接件160可形成於首先形成於開口154中的凸塊下金屬化結構(bump metallization structure，UBM)(參見例如圖51中的UBM 394)上。在此類實施例中，可形成UBM用於外部連接至重佈線結構100的前側。UBM可具有位於絕緣層152的主表面上並沿所述主表面延伸的凸塊部分，並且具有延伸貫穿絕緣層152以物理及電性耦合導電層148的通孔部分。因此，UBM經由各種導電層148電性耦合至基底102中的導電特徵101，導電特徵101可耦合至基底102中的元件。UBM可由與晶種層146及/或導電層148相同的材料形成。在一些實施例中，UBM具有與對應於導電層108、118、128、138、148等的金屬化圖案不同的大小(例如厚度)。
導電連接件160可為球柵陣列(ball grid array，BGA)連接件、焊料球、金屬柱、受控塌陷晶片連接(controlled collapse chip connection，C4)凸塊、微凸塊、無電鍍鎳鈀浸金(electroless nickel-electroless palladium-immersion gold，ENEPIG)技術所形成的凸塊或類似物。導電連接件160可包含例如焊料、銅、鋁、金、鎳、銀、鈀、錫、類似物或其組合等導電材料。在一些實施例中，藉由先利用蒸鍍、電鍍、印刷、焊料轉移、植球、焊料膏或類似製程形成焊料層來形成導電連接件160。一旦已在所述結構上形成焊料層，便可執行回焊，以便將所述材料成型為所期望的凸塊形 狀。在另一實施例中，導電連接件160包括藉由濺鍍、印刷、電鍍、無電鍍覆、CVD或類似製程形成的金屬柱(例如銅柱)。金屬柱可不含焊料且具有實質上垂直的側壁。在一些實施例中，在金屬柱的頂部上形成金屬頂蓋層。金屬頂蓋層可包含鎳、錫、錫-鉛、金、銀、鈀、銦、鎳-鈀-金、鎳-金、類似物或其組合，並且可藉由鍍覆製程形成金屬頂蓋層。
所得的重佈線結構100可在各種封裝及元件中使用及組合，例如以下關於後續實施例所述。重佈線結構100有利地在厚金屬導電層上方使用極高收縮絕緣材料，而不需要平坦化製程來達成僅比厚金屬導電層的厚度厚25%至50%的最終絕緣層，藉此使用簡化的製程來提供優異的訊號轉移能力、可靠性及散熱。由於具有高收縮及填料較少的組成，重佈線結構100的附加絕緣層亦表現出良好的平面性。
圖20至圖29示出根據一些實施例，形成重佈線結構200的中間階段。圖20至圖29使用的標號與圖1至圖19中使用的標號類似，只是標號「1xx」中位於前面的「1」在對應的標號「2xx」中被「2」替換。除非另有說明，否則在圖20至圖29中，相同的標號指示相同的組件。簡要參照圖29，重佈線結構200用於將基底202中的導電特徵201電性耦合至基底202中的其他導電特徵201，並將基底202中的導電特徵201電性耦合至導電連接件260。重佈線結構200包括絕緣層212、222及232以及含有導電層208、218及228的金屬化圖案。金屬化圖案亦可被稱為重佈線層或重佈 導線。重佈線結構200被示出為具有三層金屬化圖案的實例。可在重佈線結構200中形成更多或更少的介電層及金屬化圖案。若要形成更少的介電層及金屬化圖案，則可省略以下論述的步驟及製程。若要形成更多的介電層及金屬化圖案，則可重複以下論述的步驟及製程。
圖20示出基底202、晶種層206及導電層208，所述基底202、晶種層206及導電層208可使用分別與以上關於例如在圖3中所示的基底102、晶種層106及導電層108所述的製程及材料類似的製程及材料形成。然而，在圖20中，絕緣材料211由與圖4及圖5中所示的絕緣層112的絕緣材料111不同的材料形成。具體而言，絕緣層212可使用以上針對絕緣層122所述的縮聚物形成。絕緣材料211可為清漆型絕緣材料，而非乾型絕緣材料。絕緣材料211可僅為樹脂，亦即所述樹脂可不含填料材料。舉例而言，絕緣材料211可為縮聚物，例如聚醯亞胺(polyimide，PI)、聚苯並噁唑(PBO)、尼龍、類似物或其組合。絕緣材料211的分子量可小於25000克/莫耳，例如在約15000克/莫耳與25000克/莫耳之間。樹脂的固體含量可大於40%，例如在約40%至約60%之間。絕緣材料211的收縮率可在約65%與80%之間，例如在約68%與75%之間。換言之，當自沉積狀態固化至固化狀態時，絕緣層122可能損失絕緣層122的材料的厚度的20%至35%。絕緣材料211可使用例如旋轉塗佈、網版印刷、噴塗、類似技術或其組合等任何技術沉積。作為沉積技術的結果，緊接在沉積後的絕緣 材料211的上表面可具有高的平面度，即可為平整的。因此，緊接在沉積後的絕緣材料211的厚度由於下伏導電層208而變化。絕緣材料211可沉積至比下伏導電層208的厚度大約7微米至約25微米之間的厚度。
在圖21中，絕緣材料211固化並收縮成絕緣層212。由於絕緣材料211將收縮20%至35%，因此隨著絕緣材料211在塗覆後收縮成絕緣層212，收縮率、無填料設計、分子量及固體含量的組合傾向於將導電層208的衰減形式投射至絕緣層212的上表面，以形成絕緣層212的波浪形上表面。該些衰減的投射以約三分之一的比例投射，或者換言之，對於每3微米的變化，約1微米的變化被投射至絕緣層212的表面(允許有50%的誤差)。儘管絕緣材料211的絕緣材料在沉積時可為平坦的，但在固化之後，絕緣層212可具有與下伏特徵稍微共形的上表面。導電層208可相對較厚，例如，約為導電層208上方的絕緣層212的厚度的兩倍。因此，導電層208的各部分之間的收縮可能為顯著的，包括收縮以具有下陷至低於導電層208的上表面的水平高度的上表面。即使絕緣層212的上表面未下陷至低於導電層的上表面的水平高度，由於絕緣層212的厚度缺乏裕度，亦將難以可靠地平坦化絕緣層212的上表面。因此，如在以下描述的後續製程中所指出，直接於絕緣層212的波浪形上表面上形成後續金屬化圖案，而非平坦化絕緣層212的上表面。
導電層208上方的絕緣材料的厚度d11可在約5微米與 約10微米之間。換言之，絕緣層212的厚度d11可在組合的導電層208及晶種層206的厚度的約25%與50%之間。厚金屬導電層208上方的相對薄的絕緣層212減少透射損失並增加功率效率。所示製程有利地提供為下伏金屬化(晶種層106及導電層108)的厚度的25%至50%的絕緣層212，而不需要任何額外的平坦化製程。此外，在執行平坦化的情況下，因平坦化製程而留下痕跡。然而，在本實施例中，在絕緣層212(及後續的絕緣層)上無平坦化痕跡。
在絕緣層212填充在側向上圍繞導電層208的空間的情況下，可於絕緣層212的上表面中形成凹陷r11。凹陷r11的深度d12可在厚度d11的75%至125%之間，例如在5微米至約12.5微米之間。凹陷r11的深度d12可在導電層108的厚度的25%至65%之間，例如在5微米至約13微米之間。
由於導電層208的厚金屬化及絕緣層212的收縮率，凹陷r11使得絕緣層212具有波浪形的頂表面。如上所述，絕緣層212的絕緣材料211的收縮率可在65%與80%之間，例如在68%與75%之間。因此，圍繞導電層208的絕緣材料211的量比直接位於導電層208上方的絕緣材料211經受更大的收縮差異。理想的是保持距離d11很薄，以達成透射損失的減少，並增加功率及散熱效率。
即使絕緣層212的頂表面是波浪形的，所述頂表面亦不被平坦化，而是被允許保持波浪形。由於後續導電層沉積得更薄，因此絕緣層212的波紋可保留。絕緣層212的波紋將傳佈至重佈 線結構的後續層，然而，隨後形成的絕緣層的高點與低點之間的距離將衰減，並且傳佈將隨著每個後續層而減少。
在圖22中，在形成絕緣層212之後，然後使用可接受的微影技術(例如藉由曝光、顯影及固化)對絕緣層212進行光圖案化，以在絕緣層212中形成開口214，從而顯露出導電層208的一些部分。儘管開口214被示出為錐形的，但開口214可為矩形的，即具有垂直側壁。
在圖23中，形成包括導電組件(例如沿著絕緣層212的主表面延伸並延伸貫穿絕緣層212的晶種層216及導電層218)的金屬化圖案以物理及電性耦合至導電層208。晶種層216及導電層218可使用與以上關於圖7論述的晶種層116及導電層118的製程及材料類似的製程及材料來形成。
組合的晶種層216及導電層218的厚度d13可在導電層208厚度的約15%與35%之間。換言之，導電層208的金屬化圖案的厚度可比厚度d13厚3至5倍之間。在一些實施例中，導電層218可用於路由對衰減不像在導電層208中路由的訊號般敏感的訊號。相較於導電層208減小的厚度有助於減小整體元件厚度以及控制散熱。導電層218的減小的厚度亦有助於改善重佈線結構的頂層的平面性，而不需要平坦化製程，如下所述。在一些實施例中，組合的晶種層216及導電層218的厚度d13可在約3微米與約8微米之間。晶種層216及導電層218遵循開口214的形狀，使得導電層218的一部分在開口214中具有上表面，所述上表面 向下陷入開口214中一段距離d14，直至導電層218上方的絕緣層212的厚度的約一半。在一些實施例中，距離d14可大於厚度d13，例如在0與(d13+(d11)/12)之間。在其他實施例中，距離d14可小於厚度d13。
金屬化圖案亦遵循絕緣層212的波浪形上表面的輪廓。對應於導電層218的每個金屬化圖案比距離d12薄，並且具有足夠的側向分離以防止導電層218合併。
在圖24中，於導電層218及絕緣層212的一些部分上方沉積絕緣層222。在一些實施例中，絕緣層222可為例如絕緣層212等縮聚物，並且可使用例如以上關於絕緣層212所述的材料及製程等材料及製程來形成，但絕緣層222的材料組成可與絕緣層212的材料組成不同。在其他實施例中，絕緣層222可為類似於絕緣層112的附加聚合物，並且可使用例如以上關於絕緣層112所述的材料及製程等材料及製程來形成。作為沉積技術的結果，緊接在沉積後的絕緣層222的絕緣材料的上表面可具有高的平面度，即可為平整的。因此，絕緣層222的絕緣材料的厚度由於下伏導電層218及絕緣層212的波浪形表面而變化。
絕緣層222可厚沉積至約15微米至約70微米之間的厚度。隨著絕緣層222的材料固化及收縮，下伏形貌將開始透射至絕緣層222的表面。然而，由於絕緣層222的材料的收縮率在65%與80%之間，例如在約68%與75%之間，因此隨著絕緣層222的材料在塗覆後收縮(損失沉積時厚度的20%至35%之間)，收縮率、 無填料設計、分子量及固體含量的組合將減弱下伏層的透射。換言之，固化後絕緣層222的上表面的形貌將比絕緣層212的上表面的對應形貌更平整。以下論述此種減弱效果的實例。
在絕緣層222的絕緣材料收縮成其最終形式作為絕緣層222之後，導電層218上方的絕緣層222的厚度d15可在約5微米與約20微米之間。所示製程有利地提供為下伏金屬化(晶種層216及導電層218)的厚度的50%至200%的絕緣層222，而不需要任何額外的平坦化製程。
在絕緣層222填充在側向上圍繞導電層218的空間的情況下，可在絕緣層222的上表面中形成各種凹陷。凹陷r12對應於金屬化的區域，所述區域對應於用作延伸貫穿絕緣層222並接觸導電層208的通孔的導電層218。凹陷r12的深度d16可對應於下伏導電層218的形貌，但可為減弱的。舉例而言，深度d16可為深度d14的約20%至40%，例如在1微米與4微米之間。凹陷r13對應於絕緣層222的區域，所述區域具有對應於絕緣層212的下伏形貌的波紋，而於絕緣層212的頂部與絕緣層222的頂部之間未夾置任何導電層218。凹陷r13的深度d17因此對應於圖21中凹陷r11的深度d12。然而，由於絕緣層222的材料，凹陷r11的投射在絕緣層222中被減弱。舉例而言，深度d17可為深度d12的約20%至40%，例如在1微米與3微米之間。凹陷r14對應於絕緣層222的區域，所述區域具有對應於絕緣層212的下伏形貌與導電層218的下伏形貌之間的過渡的波紋。凹陷r14的深度d18 因此對應於導電層218的金屬化的厚度d13。然而，由於絕緣層222的材料，導電層218的厚度的投射在絕緣層222中被減弱。舉例而言，深度d18可為厚度d13的約20%至40%，例如在0.5微米與1.5微米之間。
即使絕緣層222的上表面是波浪形的，波紋亦少於絕緣層212的波紋。因此，在沉積額外的導電線之前，不執行單獨的平坦化製程，藉此節省時間及資源。此使得絕緣層222的上表面具有波紋。
在圖25中，在形成絕緣層222之後，然後使用可接受的微影技術(例如藉由曝光、顯影及固化)對絕緣層222進行光圖案化，以在絕緣層222中形成開口224，從而顯露出導電層218的一些部分。儘管開口224被示出為錐形的，但開口224可為矩形的，即具有垂直側壁。
在圖26中，可於開口224中形成晶種層226及導電層228，並且晶種層226及導電層228沿著絕緣層222的上表面延伸。晶種層226及導電層228可使用與以上關於晶種層216及導電層218所述的製程及材料類似的製程及材料來形成，對其不再予以贅述。晶種層226及導電層228遵循開口224的形狀，此可使得導電層228的一部分在開口224中具有上表面，所述上表面向下陷入開口224中一段距離，直至導電層228上方的絕緣層222的厚度的約一半，其尺寸類似於以上關於圖23所述的尺寸。
在圖27中，於導電層228及絕緣層222的一些部分上方 沉積絕緣層232。在一些實施例中，絕緣層232可為例如絕緣層212等縮聚物，並且可使用例如以上關於絕緣層212所述的材料及製程等材料及製程來形成，如圖27所示，但絕緣層232的材料組成可與絕緣層212的材料組成不同。在其他實施例中，絕緣層232可為類似於絕緣層112的附加聚合物，並且可使用例如以上關於絕緣層112所述的材料及製程等材料及製程來形成。
由於與以上關於圖24所論述者類似的原因，形貌自下伏絕緣層222及對應於導電層228的金屬化的投射將在絕緣層232的上表面中進一步減弱。因此，重佈線結構200的每個連續層一般而言具有比前一層更平坦的上表面。舉例而言，在一些實施例中，絕緣層212的波峰高度與最低波谷之間的差在約1微米與16微米之間，而在一些實施例中，絕緣層222的波峰高度與最低波谷之間的差在約1微米與8微米之間，並且在一些實施例中，絕緣層232的波峰高度與最低波谷之間的差在約0.5微米與4微米之間，但其他值也在預期中。
絕緣層232被示出為重佈線結構200的最頂部絕緣層。應理解，藉由重複或省略以上對絕緣層進行圖案化及沉積晶種層及導電層的製程，可在重佈線結構200中使用更多或更少的金屬化圖案。重佈線結構200可如下所述以及如在其他實施例中所述被進一步處理，以形成連接件或其他導電特徵。絕緣層232的上表面可包括與自下伏特徵傳佈的凹陷對應的凹陷r15。凹陷r15可包括：由於導電層(例如組合晶種層226及導電層228，參見如圖 24的凹陷r14)的厚度的傳佈而產生的凹陷，由於下伏絕緣層(例如絕緣層222，參見如圖24的凹陷r13)的上表面中的凹陷的傳佈而產生的凹陷；以及由於下伏導電層(例如導電層228，參見如圖24的凹陷r12)的區域的傳佈而產生的凹陷，所述區域延伸貫穿下伏絕緣層(例如絕緣層222)並接觸另一下伏導電層(例如導電層218)。由於存在凹陷r15，絕緣層232的上表面可因此為波浪形的。
在圖27中，最頂部絕緣層232的波紋的一個量測值是絕緣層232的上表面的平均波峰232u1與絕緣層232的上表面的平均波谷232u2之間的距離d19可在約3微米與約5微米之間。重佈線結構的各種層的波紋類似於最頂部絕緣層232的波紋。重佈線結構中的波紋一般而言是不期望有的，乃因其增加分層、金屬化短路及斷裂以及圖案化聚焦誤差的可能性。然而，在本文中描述的實施例中，波紋由對絕緣層的材料、下伏金屬化圖案的厚度以及所採用的沉積技術的選擇來控制。因此，在形成每個絕緣層(例如絕緣層212、222及232)之後，不需要單獨的平坦化製程，並且由於省略了平坦化製程，因此不需要為了給平坦化製程提供裕度而為絕緣層沉積額外的材料。因此，有利的是，重佈線結構的厚度可更小，並且可省略平坦化製程的額外步驟。
在圖28中，在形成絕緣層232之後，然後使用可接受的微影技術(例如藉由曝光、顯影及固化)對絕緣層232進行光圖案化，以在絕緣層232中形成開口234，從而顯露出導電層228 的一些部分。儘管開口234被示出為錐形的，但開口234可為矩形的，即具有垂直側壁。
在圖29中，於開口234中形成導電連接件260。在一些實施例中，導電連接件260可形成於首先形成於開口234中的凸塊下金屬化結構(UBM)上。在此類實施例中，可形成UBM用於外部連接至重佈線結構200的前側。UBM可具有位於絕緣層232的主表面上並沿所述主表面延伸的凸塊部分，並且具有延伸貫穿絕緣層232以物理及電性耦合導電層228的通孔部分。因此，UBM經由各種導電層228電性耦合至基底202中的導電特徵201，導電特徵201可耦合至基底202中的元件。UBM可由與晶種層216及導電層218相同的材料形成。在一些實施例中，UBM具有與對應於導電層208、218及228等的金屬化圖案不同的大小(例如厚度)。
導電連接件260可使用與以上關於圖19的導電連接件所述的製程及材料類似的製程及材料來形成。
所得的重佈線結構200可在各種封裝及元件中使用及組合，例如以下關於後續實施例所述。重佈線結構200有利地在厚金屬導電層上方使用高收縮絕緣材料，以達成僅比厚金屬導電層的厚度厚25%至50%的最終絕緣層，藉此使用簡化的製程來提供優異的訊號轉移能力、可靠性及散熱。在形成重佈線結構的各種層時，省略了單獨的平坦化製程，並且允許上表面保持波浪形。然而，由於對絕緣層的絕緣材料的選擇，波紋在重佈線結構的每個連續層中減弱或衰減，藉此有利地允許省略平坦化製程。
圖30示出圖29的重佈線結構200，然而在圖30中，在絕緣層232上方沉積鈍化層265。鈍化層265可提供平整的上表面，並消除絕緣層232的上表面的剩餘波紋。在一些實施例中，可對鈍化層265的材料及沉積製程進行選擇，使得上表面是平整的，而不需要平坦化製程。在其他實施例中，在鈍化層265上使用平坦化製程，例如研磨或化學機械拋光(chemical mechanical polishing，CMP)製程。鈍化層265可在開口234之前或之後形成，並且在形成導電連接件260之前，經由鈍化層265形成對應於開口234的附加開口。在形成用於導電連接件的開口(例如開口234)之前，其他實施例可省略鈍化層265，並使用平坦化製程(例如研磨或CMP)來整平重佈線結構200的最後絕緣層(例如絕緣層232)的上表面。
圖31至圖53示出形成例如與MEMS元件一起使用的半導體元件(例如積體扇出型(integrated fan out，InFO)封裝)的各種中間階段的剖視圖。在圖31中，示出封裝區300A。封裝區300A可為幾個封裝區中的一者，並且代表整個封裝區300A的一部分。同樣在圖31中，提供載體302。載體302可具有預先形成於其中的開口，或者可使用任何合適的製程在載體302中形成開口。開口可完全穿透載體302(如圖所示)或者可僅穿透載體302的一部分。在一些實施例中，載體302可為陶瓷載體。在一些實施例中，載體302以晶圓形式提供。作為另外一種選擇，可依據製程要求以任何其他合適的形式(例如面板形式、晶片形式或條 形形式等)提供載體302。在一些實施例中，對載體302的材料進行選擇以具有高熱導率的材料性質，從而提供良好的散熱。在一些實施例中，載體302的所選材料的介電常數(或介電常數(Dk))高於傳統介電材料(例如Dk為約3.3的模塑材料或Dk為約4.5至約4.9的FR-4)。載體302的所選材料可具有較傳統介電材料(例如Df為約0.013至約0.020的FR-4)低的耗散因數(dissipation factor)或介電損耗正切(dielectric loss tangent，Df)。載體302的材料的耗散因數越低，訊號傳輸損耗越小。在一些實施例中，對載體302的材料進行選擇以具有良好的處理性質，從而承受在上面形成的半導體結構。載體302的材料可被選擇成具有與半導體晶片(例如矽材料)的熱膨脹係數(coefficient of thermal expansion，CTE)相近匹配的CTE，以防止載體302上隨後形成的晶片封裝在溫度變化的影響下破裂或脫離。
舉例而言，載體302的材料可包括氮化鋁(AlN)、碳化矽(SiC)、氧化鋁(Al2O3)、氮化矽(Si3N4)、氮化硼(BN)、氧化鋯(ZrO2)或其他合適的材料。在使用氮化鋁晶圓的一些實施例中，載體302包括介於約7.7與約9.9之間的介電常數(或介電常數，Dk)值，介電損耗正切(Df)可在10千兆赫茲(GHz)下約0.003至140GHz下約0.00045的範圍內。載體302可被特製成提供期望的材料性質，例如增強的熱導率，藉此促進散熱。在一些實施例中，載體302的熱導率可在約60瓦/米-克耳文(W/m-K)至約120W/m-K的範圍內。在某些實施例中，載體302的熱導率 可在約80W/m-K至約180W/m-K或約200W/m-K的範圍內。在其他實施例中，載體302在室溫下的熱導率在約20W/m-K至約150W/m-K的範圍內。作為另外一種選擇，載體302在室溫下的熱導率介於約3W/m-K至約150W/m-K的範圍內。可使用具有良好的介電性質及散熱性質的其他合適的載體材料。
在圖32中，為便於處理，可將載體302的背側貼合至膠帶304。應理解，載體302及膠帶304的所示剖視圖僅代表載體302及膠帶304的一部分。
在圖33至圖35中，形成重佈線結構100(圖35)。在圖33中，形成晶種層106。晶種層106可使用與以上關於圖2的晶種層所述的製程及材料類似的製程及材料來形成。晶種層106襯在載體302中的開口上，並且在一些實施例中可沿著膠帶304延伸。在圖34中，於晶種層106上形成導電層108，晶種層106包括於載體302的開口中。導電層108可使用與以上關於圖3的導電層108所述的製程及材料類似的製程及材料來形成。導電層108的一部分形成貫穿載體302的通孔305。在形成導電層之後，可使用合適的濕式或乾式蝕刻製程蝕刻掉晶種層106的被暴露出的部分。如圖34所示，在一些實施例中，根據載體302中的開口，導電層108的上表面可具有形成於其中的下陷。
在圖35中，可使用與以上關於圖4至圖17所述的製程及材料類似的製程及材料來形成重佈線結構100的剩餘部分。在一些實施例中，絕緣層122的一些部分可具有接觸導電層108的 底表面，所述底表面低於絕緣層112的上表面112s。
在圖36中，移除膠帶304，並且藉由晶粒貼合膜306(例如離型層)將封裝區300A貼合至載體308。載體308可為玻璃載體基底、陶瓷載體基底或類似基底。載體308可為晶圓，使得可在載體308上同時形成多個封裝。晶粒貼合膜306可由聚合物系材料形成，所述材料可與載體308一起自將在後續步驟中形成的上覆結構移除。在一些實施例中，晶粒貼合膜306為在被加熱時失去其黏著性質的環氧樹脂系熱離型材料，例如光-熱轉換(light-to-heat-conversion，LTHC)離型塗層。在其他實施例中，晶粒貼合膜306可為在曝露於紫外線(ultra-violet，UV)光時失去其黏著性質的UV膠。晶粒貼合膜306可作為液體塗佈並固化，可為疊層至載體308上的疊層膜或者可為類似物。晶粒貼合膜306的頂表面可為整平的，並且可具有高的平面度。
在一些實施例中，如圖36所示，可將多個封裝區貼合至載體308。在一些實施例中，所述多個封裝區的各個層可連續延伸至彼此，例如封裝區300A的載體302連續延伸至封裝區300B的載體302，或者換言之，封裝區300A中的載體302與封裝區300B中的載體302為同一載體。封裝區300A及300B的每一層有類似的對應。在其他實施例中，封裝區300A及300B可為分開的，並且可各自藉由晶粒貼合膜306貼合至共用載體308。換言之，在此類實施例中，封裝區300A的載體302是與封裝區300B的載體302不同的載體。儘管示出兩個封裝區300A及300B，但可使用任何 合適數量的封裝區，包括僅使用一個封裝區。
在圖37中，將載體308翻轉，並且可於載體302的現在的上側上形成導通孔312(封裝區300B中的左側)、導電線318(封裝區300A中的右側)中的任一者或者所述兩者的組合。若載體302中的開口(參見圖31)不穿透載體302的整個厚度，則可在載體302的現在的上側中形成新的開口，以暴露出導電層108的通孔305及其相關的晶種層106。封裝區300A中放大圖及封裝區300B中的放大圖示出導電線318的通孔部分318v及/或導通孔312的底部通孔部分312v可向下延伸貫穿載體302的一部分。在此類實施例中，如在放大圖所示，貫穿載體302的所得導體可具有沙漏形狀。
導通孔312可藉由任何合適的製程(例如藉由電鍍、無電鍍覆及類似鍍覆)形成。在一些實施例中，可首先在將製成導通孔312之處沉積單獨的晶種層(未示出)，而在其他實施例中，導通孔312可使用晶種層106作為晶種層，藉此降低處理複雜性。導電線318可藉由以下方式形成：首先沉積晶種層316，然後使用罩幕覆蓋晶種層的將要移除圖案的一些部分，然後使用任何合適的沉積製程(例如電鍍、無電鍍覆、CVD、PVD、類似製程或其組合)。然後移除罩幕，並蝕刻掉晶種層316的被暴露出的部分。晶種層316及導電線318的形成可使用與以上關於晶種層106及導電層108所述的製程及材料類似的製程及材料。
圖38示出根據一些實施例的積體電路晶粒350的剖視 圖。積體電路晶粒350將在後續處理中被封裝以形成積體電路封裝。積體電路晶粒350可為邏輯晶粒(例如中央處理單元(CPU)、圖形處理單元(GPU)、系統晶片(SoC)、應用處理器(AP)、微控制器等)、記憶體晶粒(例如動態隨機存取記憶體(DRAM)晶粒、靜態隨機存取記憶體(SRAM)晶粒等)、電源管理晶粒(例如電源管理積體電路(PMIC)晶粒)、射頻(RF)晶粒、感測器晶粒、微機電系統(MEMS)晶粒、MEMS控制器(例如特殊應用積體電路(ASIC))、訊號處理晶粒(例如數位訊號處理(DSP)晶粒)、前端晶粒(例如類比前端(AFE)晶粒)、類似物或其組合。
積體電路晶粒350可形成於晶圓中，所述晶圓可包括在後續步驟中被單體化以形成多個積體電路晶粒的不同元件區。積體電路晶粒350可根據適用的製造製程進行處理以形成積體電路。舉例而言，積體電路晶粒350包括半導體基底352(例如經摻雜或未經摻雜的矽)或者絕緣體上半導體(SOI)基底的主動層。半導體基底352可包含：其他半導體材料(例如鍺)、化合物半導體(包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)、合金半導體(包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP)或其組合。亦可使用例如多層式基底(multi-layered substrate)或梯度基底(gradient substrate)等其他基底。半導體基底352具有有時稱為前側的主動表面(例如圖38中面朝上的表面)及有時稱為背側的非主動表面(例如圖38中面朝下的表面)。
半導體基底352的前表面處可形成有元件354(以電晶體 為代表)。元件354可為主動元件(例如電晶體、二極體等)、電容器、電阻器等。半導體基底352的前表面上方有層間介電質(inter-layer dielectric，ILD)356。ILD 356環繞且可覆蓋元件354。ILD 356可包括由例如磷矽酸鹽玻璃(Phospho-Silicate Glass，PSG)、硼矽酸鹽玻璃(Boro-Silicate Glass，BSG)、摻雜硼的磷矽酸鹽玻璃(Boron-Doped Phospho-Silicate Glass，BPSG)、未經摻雜的矽酸鹽玻璃(undoped Silicate Glass，USG)或類似物等材料形成的一或多個介電層。
導電插塞358延伸貫穿ILD 356，以電性及物理耦合元件354。舉例而言，當元件354是電晶體時，導電插塞358可對電晶體的閘極及源極/汲極區進行耦合。導電插塞358可由鎢、鈷、鎳、銅、銀、金、鋁、類似物或其組合形成。ILD 356及導電插塞358上方有內連線結構360。內連線結構360對元件54進行內連以形成積體電路。內連線結構360可由例如ILD 356上的介電層中的金屬化圖案形成。金屬化圖案包括形成於一或多個低介電常數(low-k)介電層中的金屬線及通孔。內連線結構360的金屬化圖案藉由導電插塞358電性耦合至元件354。
積體電路晶粒350更包括進行外部連接的接墊362，例如鋁墊。接墊362位於積體電路晶粒350的主動側上，例如位於內連線結構360中及/或內連線結構360上。積體電路晶粒350上(例如內連線結構360及接墊362的部分上)有一或多個鈍化膜364。開口穿過鈍化膜364延伸至接墊362。例如導電柱(例如由例如銅 等金屬形成)等晶粒連接件366延伸貫穿鈍化膜364中的開口，並且物理及電性耦合至接墊362中相應的接墊362。晶粒連接件366可藉由例如鍍覆或類似製程形成。晶粒連接件366電性耦合積體電路晶粒350的相應積體電路。
可選地，接墊362上可設置有焊料區(例如焊球或焊料凸塊)。焊料球可用於對積體電路晶粒350執行晶片探針(chip probe，CP)測試。可對積體電路晶粒350執行CP測試，以判斷積體電路晶粒350是否是已知良好晶粒(known good die，KGD)。因此，僅積體電路晶粒350(其為KGD)經歷後續處理並被封裝，未通過CP測試的晶粒則不被封裝。在測試之後，可在後續處理步驟中移除焊料區。
積體電路晶粒350的主動側上(例如鈍化膜364及晶粒連接件366上)可有(或可沒有)介電層368。介電層368在側向上包封晶粒連接件366且介電層368與積體電路晶粒350在側向上相連。最初，介電層368可掩埋晶粒連接件366，進而使得介電層368的最頂表面位於晶粒連接件366的最頂表面上方。在其中晶粒連接件366上設置有焊料區的一些實施例中，介電層368亦可掩埋焊料區。作為另一選擇，可在形成介電層368之前移除焊料區。
介電層368可為聚合物(如聚苯並噁唑(polybenzoxazole，PBO)、聚醯亞胺、苯並環丁烯(benzocyclobutene，BCB)或類似物)、氮化物(如氮化矽或類似 物)、氧化物(如氧化矽、PSG、BSG、BPSG或類似物)、類似物或其組合。介電層368可例如藉由旋轉塗佈(spin coating)、疊層、化學氣相沉積(CVD)或類似製程形成。在一些實施例中，在積體電路晶粒350的形成期間，晶粒連接件366透過介電層368被暴露出。在一些實施例中，晶粒連接件366在封裝積體電路晶粒350保持被掩埋並在後續製程期間被暴露出。暴露出晶粒連接件366的步驟可以是移除晶粒連接件366上可能存在的任何焊料區。
在一些實施例中，積體電路晶粒350是包括多個半導體基底352的堆疊元件。舉例而言，積體電路晶粒350可為包括多個記憶體晶粒的記憶體元件，例如混合記憶體立方(hybrid memory cube，HMC)模組、高頻寬記憶體(high bandwidth memory，HBM)模組或類似物。在此種實施例中，積體電路晶粒350包括藉由基底穿孔(through-substrate via，TSV)進行內連的多個半導體基底352。半導體基底352中的每一者可(或可不)具有內連線結構360。
在圖39中，藉由黏著劑(參見如圖45的黏著劑372)將積體電路晶粒350(例如積體電路晶粒350A)黏附至載體308。在封裝區300A及300B中的每一者中黏附期望類型及數量的積體電路晶粒350A。積體電路晶粒350A可為以上關於圖38論述的任何候選晶粒類型，包括例如MEMS元件或MEMS控制器，如ASIC元件。附加的積體電路晶粒350/350A可貼合在封裝區300A及300B中的每一者中，並可具有與所示的積體電路晶粒350A相同或不同的功能。在每個封裝區中使用多個積體電路晶粒350A的情 況下，所述多個積體電路晶粒350A可在相同技術節點的製程中形成或可在不同技術節點的製程中形成。舉例而言，第一積體電路晶粒350A可具有較第二積體電路晶粒350/350A更高級的製程節點。在每個封裝區中使用多個積體電路晶粒350A的情況下，所述多個積體電路晶粒350A可具有不同的大小(例如不同的高度及/或表面積)或者可具有相同的大小(例如相同的高度及/或表面積)。可用於封裝區300A及封裝區300B中的導通孔312及/或導電線318的空間可為有限的，尤其是當積體電路晶粒350A包括例如SoCs等具有大的佔用面積的元件時。當封裝區300A及封裝區300B具有可用於導通孔312及/或導電線318的有限的空間時，背側重佈線結構100的使用允許改善內連線佈置。
積體電路晶粒350A的黏著劑位於積體電路晶粒350A的背側上，並將積體電路晶粒350A黏附至載體308。黏著劑可為任何合適的黏著劑、環氧樹脂、晶粒貼合膜(die attach film，DAF)或類似物。黏著劑可塗覆至積體電路晶粒350A的背側。舉例而言，在單體化以分離積體電路晶粒350A之前，可將黏著劑塗覆至積體電路晶粒350A的背側。
在圖40中，於各種部件上及周圍形成包封體320。在形成後，包封體320包封導通孔312及/或導電線318以及積體電路晶粒350A。包封體320可為模塑化合物、環氧樹脂或類似物。包封體320可藉由壓縮模塑、轉移模塑或類似模塑塗覆，並且可形成於載體302上方，使得導通孔312、導電線318及/或積體電路 晶粒350A被掩埋或覆蓋。包封體320進一步形成於積體電路晶粒350A之間的間隙區中。包封體320可以液體或半液體形式塗覆，隨後接著固化。
在圖41中，對包封體320執行平坦化製程，以暴露出積體電路晶粒350A的導通孔312及/或導電線318及晶粒連接件366(參見圖38)。平坦化製程亦可移除導通孔312及/或導電線318、介電層368(參見圖38)及/或晶粒連接件366(參見圖38)的材料，直至晶粒連接件366及導通孔312及/或導電線318被暴露出。在平坦化製程之後，導通孔312及/或導電線318、晶粒連接件366、介電層368及包封體320的頂表面在製程變化內實質上共面。平坦化製程可為例如化學機械拋光(CMP)、研磨製程或類似製程。在一些實施例中，舉例而言，若導通孔312及/或導電線318及/或晶粒連接件366已被暴露出，則可省略平坦化。
在圖42中，在包封體32上方形成重佈線結構322。重佈線結構322可為扇出型重佈線結構。在一些實施例中，可使用與以上關於重佈線結構100及/或200所述的製程及材料類似的製程及材料來形成重佈線結構322。在其他實施例中，可使用其他製程及材料來形成重佈線結構322。
舉例而言，可在包封體320、導通孔312及/或導電線318、及晶粒連接件366(參見圖38)上沉積介電層324。在一些實施例中，介電層324由例如PBO、聚醯亞胺、BCB或類似物等可使用微影罩幕來圖案化的感光性材料形成。可藉由旋轉塗佈、疊層、 CVD、類似製程或其組合來形成介電層324。然後，對介電層324進行圖案化。所述圖案化會形成暴露出導通孔312及/或導電線318及晶粒連接件366的一些部分的開口。可藉由可接受的製程(例如當介電層324是感光性材料時，藉由將介電層324曝露於光並顯影或者藉由使用例如非等向性蝕刻進行蝕刻)來進行所述圖案化。
然後可形成金屬化圖案326。金屬化圖案326包括沿著介電層324的主表面延伸且延伸貫穿介電層324以物理及電性耦合至導通孔312及/或導電線318及積體電路晶粒350A的導電組件。作為形成金屬化圖案326的實例，在介電層324上方且在延伸貫穿介電層324的開口中形成晶種層。在一些實施例中，晶種層是金屬層，其可為單層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層及位於所述鈦層之上的銅層。可使用例如PVD或類似製程形成晶種層。然後在晶種層上形成光阻且對所述光阻進行圖案化。可藉由旋轉塗佈或類似製程形成光阻，並且可將所述光阻曝露於光以用於圖案化。光阻的圖案對應於金屬化圖案326。所述圖案化會形成貫穿光阻的開口以暴露出晶種層。然後在光阻的開口中及晶種層的被暴露出的部分上形成導電材料。可藉由例如電鍍或無電鍍覆等鍍覆或者類似製程形成導電材料。導電材料可包括例如銅、鈦、鎢、鋁或類似物等金屬。導電材料與晶種層的下伏部分的組合形成金屬化圖案326。移除光阻以及晶種層的上面未形成導電材料的部分。可藉由例如使 用氧電漿或類似物的可接受的灰化製程或剝除製程移除光阻。一旦光阻被移除，便例如藉由使用可接受的蝕刻製程(例如藉由濕式蝕刻或乾式蝕刻)移除晶種層的被暴露出的部分。
然後，在金屬化圖案326及介電層324上沉積介電層328。可以與介電層324類似的方式形成介電層328，並且介電層328可由與介電層324類似的材料形成。然後形成金屬化圖案330。金屬化圖案330包括位於介電層328的主表面上且沿著所述主表面延伸的部分。金屬化圖案330更包括延伸貫穿介電層328以物理及電性耦合金屬化圖案326的部分。可以與金屬化圖案326類似的方式形成金屬化圖案330，並且金屬化圖案330可由與金屬化圖案326類似的材料形成。在一些實施例中，金屬化圖案330具有與金屬化圖案326不同的大小。舉例而言，金屬化圖案330的導電線及/或導通孔可寬於或厚於金屬化圖案326的導電線及/或導通孔。此外，可將金屬化圖案330形成為較金屬化圖案326大的節距。
形成介電層及金屬化圖案的製程被重複任何期望的次數，以形成重佈線結構的剩餘層。如圖42所示，該些製程包括形成介電層332及介電層336以及金屬化圖案334。在所示實施例中，金屬化圖案334是重佈線結構322的最頂部金屬化圖案。因此，重佈線結構322的所有中間金屬化圖案(例如金屬化圖案326及330)設置於金屬化圖案334與積體電路晶粒350A之間。在一些實施例中，金屬化圖案334具有與金屬化圖案326及330不同 的大小。舉例而言，金屬化圖案334的導電線及/或導通孔可寬於或厚於金屬化圖案326及330的導電線及/或導通孔。此外，可將金屬化圖案334形成為較金屬化圖案330大的節距。介電層336是重佈線結構322的最頂部介電層。因此，重佈線結構322的所有金屬化圖案(例如金屬化圖案326、330及334)設置於介電層336與積體電路晶粒350A之間。此外，重佈線結構322的所有中間介電層(例如介電層324、328、332)設置於介電層336與積體電路晶粒350A之間。
在圖43中，示出形成貼合至重佈線結構322的導電連接件340的實施例。在一些實施例中，形成凸塊下金屬(under bump metallurgy，UBM)338以用於與扇出型重佈線結構322進行外部連接。UBM 338具有位於介電層336的主表面上且沿著所述主表面延伸的凸塊部分，並且具有延伸貫穿介電層336以物理及電性耦合金屬化圖案334的通孔部分。因此，UBM 338電性耦合至導通孔312及/或導電線318及積體電路晶粒350A。UBM 338可由與金屬化圖案326相同的材料形成。在一些實施例中，UBM 338具有與金屬化圖案326、330及334不同的大小。
接下來，在UBM 338上形成導電連接件340。導電連接件340可為球柵陣列(ball grid array，BGA)連接件、焊料球、金屬柱、受控塌陷晶片連接(controlled collapse chip connection，C4)凸塊、微凸塊、無電鍍鎳鈀浸金(electroless nickel-electroless palladium-immersion gold，ENEPIG)技術所形成的凸塊或類似物。 導電連接件340可包含例如焊料、銅、鋁、金、鎳、銀、鈀、錫、類似物或其組合等導電材料。在一些實施例中，藉由先利用蒸鍍、電鍍、印刷、焊料轉移、植球或類似製程形成焊料層來形成導電連接件340。一旦已在所述結構上形成焊料層，便可執行回焊，以便將所述材料成型為所期望的凸塊形狀。在另一實施例中，導電連接件340包括藉由濺鍍、印刷、電鍍、無電鍍覆、CVD或類似製程形成的金屬柱(例如銅柱)。金屬柱可不含焊料，並且具有實質上垂直的側壁。在一些實施例中，在金屬柱的頂部上形成金屬頂蓋層。金屬頂蓋層可包含鎳、錫、錫-鉛、金、銀、鈀、銦、鎳-鈀-金、鎳-金、類似物或其組合，並且可藉由鍍覆製程形成金屬頂蓋層。
圖44至圖53示出在重佈線結構322上方添加另一個嵌入式積體電路晶粒。在一些實施例中，將穿孔342形成為接觸重佈線結構322的最頂部金屬化圖案(例如金屬化圖案334)，而非形成導電連接件340。在圖44中，將介電層336圖案化以形成暴露出金屬化圖案334的一些部分的開口。圖案化可藉由可接受的製程(例如當介電層336是感光性材料時，藉由將介電層336曝露於光，或者藉由使用例如非等向性蝕刻進行蝕刻)形成。若介電層336是感光性材料，則介電層336可在曝光後顯影。穿孔342形成於介電層336中的開口中，並遠離載體302延伸。穿孔342可使用類似於以上所述的導通孔312的材料及製程形成。
在圖45中，藉由黏著劑372將積體電路晶粒350(例如 積體電路晶粒350B)黏附至重佈線結構322。在封裝區300A及300B中的每一者中黏附期望類型及數量的積體電路晶粒350B。積體電路晶粒350B可為以上關於圖38的積體電路晶粒350所述的任何候選晶粒類型，包括例如MEMS元件、類比元件、射頻(RF)元件等。用於積體電路晶粒350B的黏著劑372位於積體電路晶粒350B的背側，並將積體電路晶粒350B黏附至重佈線結構322。黏著劑372可類似於以上關於圖39所述的黏著劑。
在圖46中，於各種部件上及周圍形成包封體374。在形成後，包封體374包封穿孔342及積體電路晶粒350B。包封體374可藉由例如以上關於圖40的包封體320所述的製程及材料等製程及材料來形成。
在圖47中，對包封體374執行平坦化製程，以暴露出積體電路晶粒350B的穿孔342及晶粒連接件366。平坦化製程亦可移除穿孔342、介電層368(參見圖38)及/或晶粒連接件366(參見圖38)的材料，直至晶粒連接件366及穿孔342被暴露出。在平坦化製程之後，穿孔342、晶粒連接件366、介電層368及包封體374的頂表面在製程變化內實質上共面。平坦化製程可為例如化學機械拋光(CMP)、研磨製程或類似製程。在一些實施例中，舉例而言，若穿孔342及/或晶粒連接件366已被暴露出，則可省略平坦化。
在圖48中，於包封體374、穿孔342及積體電路晶粒350B上方形成內連線382。可在包封體374、穿孔342及積體電 路晶粒350B上沉積內連線382的介電層384。在一些實施例中，介電層384由例如PBO、聚醯亞胺、BCB或類似物等感光性材料形成，所述材料可使用微影罩幕來圖案化。介電層384可藉由旋轉塗佈、疊層、CVD、類似技術或其組合來形成。然後，將介電層384圖案化。圖案化形成暴露出穿孔342及晶粒連接件366的一些部分的開口。可藉由可接受的製程(例如當介電層384是感光性材料時，藉由將介電層384曝露至光並顯影或者藉由使用例如非等向性蝕刻進行蝕刻)進行所述圖案化。
接下來，於介電層384上方及貫穿介電層384並接觸穿孔342的開口中形成金屬化圖案386。金屬化圖案386可使用任何合適的製程及材料形成。在一些實施例中，金屬化圖案386可以與以上關於圖42的金屬化圖案326所述的方式類似的方式形成。內連線382可由任意數量的介電層及金屬化圖案形成。如圖48所示，在最上部金屬化圖案(金屬化圖案386)上方形成上部介電層388。
在圖49中，可貫穿內連線382的介電層形成開口390，以暴露出積體電路晶粒350B的上部部分。舉例而言，若積體電路晶粒350B是MEMS元件，則MEMS元件的感測器區域可能被暴露出。開口390可藉由在內連線382上方沉積罩幕並圖案化所述罩幕以保護內連線382的保留區域來形成，藉此暴露出將被移除的內連線382的區域。接下來，可使用任何合適的移除製程(例如乾式蝕刻或濕式蝕刻)來移除內連線382的被暴露出的部分。 可依次移除內連線的介電層的每一層(例如介電層388及介電層384)，從而延伸開口390，直至積體電路晶粒350B經由開口390被暴露出。
在圖50中，將封裝區300A及300B貼合至框架392。在一些實施例中，可在框架392與內連線382之間使用黏著劑。在其他實施例中，可藉由吸力或靜電力貼合框架392。圖50還示出載體基底剝離(de-bond)步驟，以使載體308自重佈線結構100脫離(或「剝離」)。根據一些實施例，剝離步驟包括將例如雷射光或UV光等光投射至晶粒貼合膜306上，使得晶粒貼合膜306在光的熱量下分解，並移除載體308。在一些實施例中，然後可翻轉所述結構。
在圖51中，在一些實施例中，形成導電連接件396以耦合至重佈線結構100。開口可使用可接受的微影技術例如藉由以下方式貫穿重佈線結構100的上部絕緣層(即絕緣層152)形成：在重佈線結構上方沉積利用光可圖案化的罩幕，藉由曝光、顯影及固化所述利用光可圖案化的罩幕來圖案化，然後使用罩幕中的開口來蝕刻重佈線結構100的上部絕緣層以暴露出導電層148。
可視情況於開口中形成UBM 394，用於外部連接至重佈線結構100的前側。UBM 394可具有在重佈線結構100的絕緣層152的主表面上並沿著所述主表面延伸的凸塊部分，並且具有延伸貫穿絕緣層152以物理及電性耦合導電層148的通孔部分。因此，藉由重佈線結構322及內連線382，UBM經由各種導電層148電 性耦合至導通孔312及/或導電線318、積體電路晶粒350A及積體電路晶粒350B。UBM 394可由與重佈線結構100的晶種層146及/或導電層148相同的材料形成。UBM 394可具有與對應於導電層108、118、128、138、148等的金屬化圖案不同的大小(例如厚度)。
導電連接件396形成於開口中及UBM 394上(若使用)。可使用與圖19的導電連接件160類似或與圖43的導電連接件340類似的製程及材料來形成導電連接件396。
在圖52中，單體化製程398可將一個封裝與另一封裝分開，使得一個封裝由封裝區300A中的結構形成，而另一封裝由封裝區300B中的結構形成。藉由沿著例如在封裝區300A與封裝區300B之間的切割道區進行鋸切或雷射切割來執行單體化製程。鋸切而使封裝區300A與封裝區300B單體化。
在圖53中，所得的經單體化的元件堆疊300來自封裝區300A或封裝區300B中的一者。由於元件堆疊300包括重佈線結構100，重佈線結構100包括無填料高收縮絕緣層112及無填料高收縮絕緣層122、132、142及152，因此元件堆疊300可用更少的平坦化製程以更小的厚度製成。應理解，如圖53所示的重佈線結構100的厚度不是按比例繪製，而是被誇大以示出細節。舉例而言，對於相同數量的金屬化層，所得的重佈線結構100可小於重佈線結構322的厚度的50%，例如在20%與50%之間。
圖54至圖59示出形成例如與MEMS元件一起使用的半導體元件(例如積體扇出型(InFO)封裝)的各種中間階段的剖 視圖。封裝區400A及400B可類似於以上論述的封裝區300A及300B。圖54示出在貼合至膠帶404的載體402上方形成的重佈線結構200(參見圖29)。載體402及膠帶404可類似於以上關於載體301及膠帶304所述者。重佈線結構的晶種層206及重佈線結構200的導電層208可類似於以上關於圖34的晶種層106及導電層108所述者。具體而言，關於晶種層206及導電層208，晶種層206及導電層208中的每一者具有向下延伸至載體402中、並且在一些實施例中貫穿載體402的部分。導電層208的上表面可具有與載體402中的開口對齊的下陷，其類似於以上關於圖34及圖35的導電層108所述者。
在圖55中，移除膠帶404，並且藉由晶粒貼合膜406將封裝區300A貼合至載體408。載體408及晶粒貼合膜406可類似於以上關於載體308及晶粒貼合膜306所述者。如上所述，重佈線結構200的上表面是波浪形的。晶粒貼合膜406的頂表面可具有高的平面度。因此，晶粒貼合膜406在重佈線結構200的面上具有變化的厚度。
圖56示出圖55中繪示的虛線框的放大部分，以更佳地示出晶粒貼合膜406的變化厚度。距離d31表示晶粒貼合膜406可延伸至最上部絕緣層(例如絕緣層232)的表面中的任何下陷中。距離d32表示晶粒貼合膜406的最薄部分。距離d31可表示晶粒貼合膜406的最厚部分。在一些實施例中，晶粒貼合膜405的最薄部分距離d32可小至晶粒貼合膜405的最厚部分的10%至 25%。晶粒貼合膜406可被製作得更厚，使得距離d31與d32之間的差異最小，然而，提供具有為距離d31的10%至25%的相對較小的距離d32的能力允許重佈線結構200的絕緣層232的波紋有更大的靈活性。
在圖57中，將載體408翻轉，並且在載體402上方形成各種結構。相同的標號表示與以上關於圖31至圖53所述的組件類似的組件。封裝區400A及400B被貼合至框架392，並且使用與以上關於載體308所述的製程類似的製程來移除載體408。
在圖58中，貫穿重佈線結構200的最上部絕緣層形成可選的UBM 494及導電連接件496，以接觸上部導電層228。可使用與以上關於UBM 394及導電連接件396所述的製程及材料類似的製程及材料來形成UBM 494及導電連接件496。然後可使用單體化製程398將封裝區單體化，例如以將封裝區400A與封裝區400B分開。
在圖59中，所得的經單體化的元件堆疊400來自封裝區400A或封裝區400B中的一者。由於元件堆疊400包括重佈線結構200，重佈線結構200包括無填料高收縮絕緣層212、222及232(基於設計包括更多或更少的絕緣層)，因此元件堆疊400可用更少的平坦化製程以更小的厚度製成。應理解，如圖58所示的重佈線結構100的厚度不是按比例繪製，而是被誇大以示出細節。舉例而言，對於相同數量的金屬化層，所得的重佈線結構200可小於重佈線結構322的厚度的50%，例如在20%與50%之間。
圖60及圖61示出分別在封裝500及封裝600中利用重佈線結構100及重佈線結構200的附加實施例。圖60中的實施例與圖61中的實施例之間的主要區別在於：圖60的實施例利用根據以上所述的重佈線結構100形成的重佈線結構，而圖61的實施例利用根據以上所述的重佈線結構200形成的重佈線結構。圖60及圖61的其餘組件將一起論述。
封裝500及600的每個層525可為晶圓的經單體化的晶圓部分505。在一些實施例中，封裝500及600可藉由在堆疊晶圓(wafer-on-wafer)製程中堆疊晶圓來形成，以製成晶圓堆疊。每個晶圓部分505可包括穿孔510及結合接墊515。可在例如電晶體、電阻器、電容器等晶圓中形成元件。儘管示出四個晶圓部分505，但應理解，可使用更多或更少的晶圓部分。接下來，分別形成重佈線結構100或200。然後，可翻轉晶圓堆疊，並且可在封裝500及600的第一側上形成絕緣層530，並且貫穿絕緣層530形成導電連接件535。導電連接件535可使用與以上論述的用於形成導電連接件160或396的材料及製程類似的材料及製程來形成。
在其他實施例中，層525可表示其他結構，例如包封晶粒、中介物、半導體基底、類似物及其組合。
在形成導電連接件535之後，然後可自晶圓堆疊中的其他類似封裝將封裝500及600單體化。然後，可使用導電連接件535將每一經單體化的封裝500或600安裝至封裝基底550。封裝基底550包括基底核心555及位於基底核心555上方的結合接墊 560。基底核心555可由例如矽、鍺、金剛石或類似物等半導體材料製成。作為另一選擇，亦可使用例如矽鍺、碳化矽、鎵砷、砷化銦、磷化銦、碳化矽鍺、磷化鎵砷、磷化鎵銦、該些材料的組合及類似物等化合物材料。另外，基底核心555可為SOI基底。一般而言，SOI基底包括由例如磊晶矽、鍺、矽鍺、SOI、SGOI或其組合等半導體材料構成的層。在一個替代性實施例中，基底核心555是基於例如玻璃纖維加強型樹脂核心等絕緣核心。一種示例的核心材料是例如FR4等玻璃纖維樹脂。核心材料的替代品包括雙馬來醯亞胺-三嗪(bismaleimide-triazine，BT)樹脂，或者作為另一選擇包括其他PCB材料或膜。可對基底核心555使用例如ABF等增補膜或其他疊層體。
基底核心555可包括主動元件及被動元件(未示出)。可使用各種各樣的元件(例如電晶體、電容器、電阻器、該些的組合及類似物)來產生元件堆疊的設計的結構要求及功能要求。可使用任何適合的方法來形成所述元件。
基底核心555亦可包括金屬化層及通孔(未示出)，其中結合接墊560物理及/或電性耦合至金屬化層及通孔。可在主動元件及被動元件上方形成金屬化層，並且將金屬化層設計成連接各種元件以形成功能電路系統。金屬化層可由介電材料(例如低k介電材料)與導電材料(例如銅)構成的交替層形成，其中通孔對導電材料層進行內連，並可藉由任何適合的製程(例如沉積、鑲嵌、雙鑲嵌或類似製程)形成所述金屬化層。在一些實施例中， 基底核心555實質上不含主動元件及被動元件。
在一些實施例中，對導電連接件535進行回焊以將封裝500或600貼合至結合接墊560。導電連接件535將封裝基底550(包括基底核心555中的金屬化層)電性及/或物理耦合至封裝500或600。在一些實施例中，可在基底核心555上形成阻焊劑565。可在阻焊劑565的開口中設置導電連接件535，以電性及機械耦合至結合接墊560。可使用阻焊劑565來保護封裝基底550的區域免受外部損傷。
導電連接件535在被回焊之前可具有形成於其上的環氧助焊劑(未示出)，其中在將封裝500或600貼合至封裝基底550之後，環氧助焊劑的至少一些環氧部分保留下來。此保留下來的環氧部分可充當底部填充膠，以減少應力並保護由對導電連接件535進行回焊產生的接頭。在一些實施例中，可在封裝500或600與封裝基底550之間並環繞導電連接件535形成底部填充膠540。可在貼合封裝500或600之後藉由毛細流動製程形成底部填充膠540或者可在貼合封裝500或600之前藉由適合的沉積方法形成底部填充膠540。
在一些實施例中，亦可將被動元件(例如表面安裝元件(surface mount device，SMD)(未示出))貼合至封裝500或600(例如貼合至結合接墊515)或貼合至封裝基底550(例如貼合至結合接墊560)。舉例而言，可將被動元件結合至封裝500或600或封裝基底550的與導電連接件535相同的表面。可在將封裝500 或600安裝於封裝基底550上之前將被動元件貼合至封裝500或600，或者可在將封裝500或600安裝於封裝基底550上之前或之後將被動元件貼合至封裝基底550。
可在其他元件堆疊中實施封裝500或600。舉例而言，示出PoP結構，並且PoP結構被配置成接受貼合至其(例如在UBM 155及255處)的附加封裝部件，但封裝500或600亦可在覆晶球柵陣列(Flip Chip Ball Grid Array，FCBGA)封裝中實施。在此種實施例中，將封裝500或600安裝至例如封裝基底550等基底，但可省略UBM 155及255。相反，可將蓋(lid)或散熱器貼合至封裝500或600。
亦可包括其他特徵及製程。舉例而言，可包括測試結構以幫助對三維(three-dimensional，3D)封裝或三維積體電路(three-dimensional integrated circuit，3DIC)元件進行驗證測試。所述測試結構可例如包括在重佈線層中或基底上形成的測試接墊(test pad)，以便能夠對3D封裝或3DIC進行測試、使用探針及/或探針卡(probe card)以及進行類似操作。可對中間結構以及最終結構執行驗證測試。另外，本文中所揭露的結構及方法可與包含對已知良好晶粒(known good die)進行中間驗證的測試方法結合使用以提高良率並降低成本。
實施例可達成若干優點。實施例利用在形成重佈線結構的絕緣層之後不使用平坦化製程的重佈線結構，藉此簡化製成重佈線結構的製程。此外，由於不執行平坦化，因此金屬化圖案之 間的絕緣層可以做得很薄。重佈線結構的絕緣層亦可由無填料材料製成，即使無平坦化製程，其收縮率亦會產生更平坦的絕緣層。與使用典型的絕緣材料相比，所得的波浪形絕緣層的波浪形程度較低。重佈線結構亦可具有較其他層中的其他金屬化圖案更厚的第一金屬化圖案，藉此提供更佳的導電性並限制訊號藉由第一金屬化圖案的衰減。由於分隔開的每個金屬化圖案的絕緣層很薄，上覆的金屬化圖案沿著絕緣層中的開口的側壁並沿著下伏的金屬化圖案的暴露出的部分延伸。
一個實施例是耦合至基底的導電特徵的重佈線結構。所述重佈線結構可包括第一導電層以及位於所述第一導電層上方的第一絕緣層。所述第一絕緣層可包含第一無填料絕緣材料。第二導電層可位於所述第一絕緣層上方，所述第二導電層耦合至所述第一導電層，並且第二絕緣層可位於所述第二導電層上方，並且所述第二絕緣層可包含第二無填料絕緣材料。所述元件亦包括導電連接件，所述導電連接件電性耦合至所述重佈線結構。在實施例中，所述第一無填料絕緣材料不同於所述第二無填料絕緣材料。在實施例中，所述第二絕緣層的上表面是波浪形的。在實施例中，所述上表面的平均波峰與所述上表面的平均波谷之間的差在3微米與5微米之間。在實施例中，所述第一導電層較所述第二導電層厚3至5倍。在實施例中，所述第二絕緣層的表面無拋光痕跡。在實施例中，所述第二導電層可包括晶種層及位於所述晶種層上方的金屬層，其中所述晶種層共形地塗佈所述第一絕緣 層中的凹陷，所述凹陷暴露出所述第一導電層的一部分。在實施例中，所述基底是陶瓷載體，並且所述基底夾置於所述重佈線結構與所述包封晶粒之間。在實施例中，所述元件可包括：金屬化層，設置於與所述包封晶粒相同的層中，所述金屬化層的厚度與所述包封晶粒的厚度相同。
另一實施例包括第一重佈線結構，所述第一重佈線結構可包括：第一金屬化圖案，所述第一金屬化圖案具有第一厚度；第一絕緣層，鄰近所述第一金屬化圖案；以及第二金屬化圖案，鄰近所述第一絕緣層。所述第一絕緣層在所述第一金屬化圖案與所述第二金屬化圖案之間具有第二厚度，其中所述第二厚度小於所述第一厚度。所述元件亦包括：包封晶粒，設置於所述第一重佈線結構上方。在實施例中，所述元件可包括：陶瓷載體，設置於所述第一重佈線結構與所述包封晶粒之間。在實施例中，所述包封晶粒包括微機電系統(MEMS)元件。在實施例中，所述第二金屬化圖案具有第三厚度，其中所述第三厚度小於所述第一厚度，其中所述第一金屬化圖案較所述第二金屬化圖案更靠近所述包封晶粒設置。在實施例中，所述第二金屬化圖案可包括晶種層及導電層，其中所述晶種層共形地塗佈貫穿所述第一絕緣層的開口的側壁。在實施例中，所述第一絕緣層的上表面是波浪形的。
另一實施例是一種方法，所述方法包括：在基底上沉積第一金屬化圖案。所述方法亦包括在所述第一金屬化圖案上方沉積第一絕緣層，所述第一絕緣層不含填料。所述方法亦包括固化 所述第一絕緣層，使所述第一絕緣層收縮小於5%。所述方法亦包括形成貫穿所述第一絕緣層的第一開口，以暴露出所述第一金屬化圖案的一部分。所述方法亦包括在不整平所述第一絕緣層的情況下，在所述第一絕緣層上方及所述第一開口中沉積第二金屬化圖案。所述方法亦包括在所述第二金屬化圖案上方沉積第二絕緣層，所述第二絕緣層不含填料。在實施例中，所述第一絕緣層收縮1%與5%之間。在實施例中，所述第一絕緣層具有與所述第二絕緣層不同的收縮率。在實施例中，所述金屬化圖案沉積在陶瓷載體上方。在實施例中，翻轉所述陶瓷載體。在實施例中，將積體電路晶粒貼合至所述陶瓷載體；以及沉積在側向上圍繞所述積體電路晶粒的包封體。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、代替及變更。
100:重佈線結構
101:導電特徵
102:基底
106、116、126、136、146:晶種層
108、118、128、138、148:導電層
112、122、132、142、152:絕緣層
160:導電連接件

Claims (10)

  1. 一種半導體元件，包括：重佈線結構，耦合至基底的導電特徵，所述重佈線結構包括：第一導電層；第一絕緣層，位於所述第一導電層上方，所述第一絕緣層包含第一無填料絕緣材料，所述第一絕緣層的上表面具有波紋；第二導電層，位於所述第一絕緣層上方，所述第二導電層耦合至所述第一導電層，其中所述第一絕緣層在所述第一導電層與所述第二導電層之間具有第二厚度，所述第二厚度小於所述第一導電層的第一厚度；及第二絕緣層，位於所述第二導電層上方，所述第二絕緣層包含第二無填料絕緣材料；以及導電連接件，電性耦合至所述重佈線結構。
  2. 如請求項1所述的半導體元件，其中所述第二絕緣層的上表面是波浪形的。
  3. 如請求項1所述的半導體元件，其中所述第一導電層較所述第二導電層厚3至5倍。
  4. 如請求項1所述的半導體元件，其中所述第二絕緣層的表面無拋光痕跡。
  5. 如請求項1所述的半導體元件，更包括：包封晶粒，其中所述基底是載體，並且所述基底夾置於所述重佈線結構與所述包封晶粒之間。
  6. 一種半導體元件，包括：重佈線結構，包括：第一金屬化圖案，具有第一厚度；絕緣層，鄰近所述第一金屬化圖案，所述絕緣層的上表面是波浪形的；及第二金屬化圖案，鄰近所述第一絕緣層，其中所述絕緣層在所述第一金屬化圖案與所述第二金屬化圖案之間具有第二厚度，所述第二厚度小於所述第一厚度；以及包封晶粒，設置於所述重佈線結構上方。
  7. 如請求項6所述的半導體元件，其中所述第二金屬化圖案具有第三厚度，所述第三厚度小於所述第一厚度，所述第一金屬化圖案設置為比所述第二金屬化圖案更靠近所述包封晶粒。
  8. 如請求項6所述的半導體元件，還包括設置於所述重佈線結構與所述包封晶粒之間的陶瓷載體。
  9. 一種半導體元件的製造方法，包括：在基底上沉積第一金屬化圖案；在所述第一金屬化圖案上方沉積第一絕緣層，所述第一絕緣層不含填料；固化所述第一絕緣層，使所述第一絕緣層收縮小於5%；形成貫穿所述第一絕緣層的第一開口，以暴露出所述第一金屬化圖案的一部分； 在不整平所述第一絕緣層的情況下，在所述第一絕緣層上方及所述第一開口中沉積第二金屬化圖案；以及在所述第二金屬化圖案上方沉積第二絕緣層，所述第二絕緣層不含填料。
  10. 如請求項9所述的半導體元件的製造方法，其中所述第一絕緣層具有與所述第二絕緣層不同的收縮率。
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