TWI772816B - 電子封裝件及其製法 - Google Patents

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Abstract

一種電子封裝件，係先於電子元件上佈設包覆層，再將該包覆層黏固於承載結構上，使該包覆層不會因毛細作用而爬流至該電子元件之側面上，因而於後續研磨一用以包覆該電子元件與該包覆層之封裝層時，該電子元件之內部可分散所受之應力，避免該電子元件因應力集中而發生破裂之問題。

Description

電子封裝件及其製法
本發明係有關一種半導體裝置，尤指一種覆晶封裝型之電子封裝件及其製法。
隨著電子產業的蓬勃發展，電子產品也逐漸邁向多功能、高性能的趨勢。目前應用於晶片封裝領域之技術繁多，例如晶片尺寸構裝(Chip Scale Package，簡稱CSP)、晶片直接貼附封裝(Direct Chip Attached，簡稱DCA)或多晶片模組封裝(Multi-Chip Module，簡稱MCM)等覆晶型封裝模組，或將晶片立體堆疊化整合為三維積體電路(3D IC)晶片堆疊模組。
圖1係為習知3D IC式半導體封裝件1之剖面示意圖。首先，提供一具有相對之轉接側10a與置晶側10b之矽中介板(Through Silicon interposer，簡稱TSI)10，且該矽中介板10具有複數連通該置晶側10b與轉接側10a之導電矽穿孔(Through-silicon via，簡稱TSV)100，並於該置晶側10b上形成線路結構101以供接置多個具有複數銲錫凸塊12之半導體元件11，再以底膠13包覆該些銲錫凸塊12，並形成封裝層14以包覆該半導體元件11，並研磨該封裝層14，以令該半導體元件11之上表面外露出該封裝層14。接著，將該矽中介板10以其轉接側10a透過複數導電元件15設於一封裝基板16上，並使該封裝基板16電性連接該些導電 矽穿孔100，再以底膠17包覆該些導電元件15。接著，形成封裝膠體18於該封裝基板16上，以令該封裝膠體18包覆該封裝層14與該矽中介板10。最後，形成複數銲球160於該封裝基板16之下側，以供接置於一電路板19上。
惟，習知半導體封裝件1中，係先將該半導體元件11覆晶接合該線路結構101，再填入該底膠13，致使該底膠13之外側130會呈坡狀，如圖1’所示，導致該底膠13之外側130會因各該半導體元件11之間的間隙S所產生之毛細作用而爬流於各該半導體元件11之側面11c上，以致於該半導體元件11的內部應力增高，故於研磨該封裝層14時，外部的研磨作用力會傳遞至該半導體元件11中，而造成該半導體元件11之應力集中而發生破裂，導致該半導體封裝件1之可靠度不佳。
因此，如何克服上述習知技術的問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明係提供一種電子封裝件，係包括：承載結構；複數電子元件，係間隔設置於該承載結構上，以令任二相鄰之該電子元件之間形成有一間隙，其中，各該電子元件上形成有複數導電凸塊及一包覆該複數導電凸塊之包覆層，使各該電子元件以該包覆層黏固於該承載結構上，且以該導電凸塊電性連接該承載結構；以及封裝層，係形成於該承載結構上，以包覆該複數電子元件與包覆層。
本發明復提供一種電子封裝件之製法，係包括：提供複數電子元件，其中，各該電子元件上形成有複數導電凸塊及一包覆該複數導電凸塊之包覆層；將複數電子元件間隔設置於一承載結構上，以令任二相鄰之該電子元件之間形成有一間隙，其中，各該電子元件係以該包覆層黏固於該承載結構上，且以該導電凸塊電性連接該承載結構；以及形成封裝層於該承載結構上，以包覆該複數電子元件與包覆層。
前述之電子封裝件及其製法中，該複數電子元件之構造係彼此不同。
前述之電子封裝件及其製法中，該間隙之間距係至多為300微米。
前述之電子封裝件及其製法中，復包括對該封裝層進行研磨，以令該電子元件之一表面外露於該封裝層之一表面。
前述之電子封裝件及其製法中，該包覆層之側面係齊平於該電子元件之側面。
前述之電子封裝件及其製法中，該包覆層係凸出該電子元件之側面，且該包覆層未接觸該電子元件之側面。例如，該包覆層以其端部凸出該電子元件之側面，且該包覆層之邊緣之剖面係呈球面。
前述之電子封裝件及其製法中，該包覆層係為非導電性膜。
前述之電子封裝件及其製法中，該封裝層之楊氏模數係至少為20GPa。
前述之電子封裝件及其製法中，該封裝層之楊氏模數係大於該包覆層之楊氏模數。
由上可知，本發明之電子封裝件及其製法中，主要藉由該電子元件上佈設該包覆層，以黏固於該承載結構上，使該包覆層不會因毛細作用而爬流至該電子元件之側面上，故相較於習知技術，本發明於研磨該封裝層時，即使外部的研磨作用力傳遞至該電子元件中，該電子元件之內部仍可分散其所受之應力，以避免該電子元件因應力集中而發生破裂之問題，因而能提高該電子封裝件之可靠度。
1:半導體封裝件
10:矽中介板
10a:轉接側
10b:置晶側
100:導電矽穿孔
101:線路結構
11:半導體元件
11c,21c,23c,31c:側面
12:銲錫凸塊
13:底膠
130:外側
14,24:封裝層
15:導電元件
16:封裝基板
160:銲球
17:底膠
18:封裝膠體
19:電路板
2,2’,3:電子封裝件
2a:整版面基材結構
20:承載結構
200:線路層
21,31:電子元件
21a:作用面
21b:非作用面
210:電極墊
22:導電凸塊
23:包覆層
230:邊緣
24b:上表面
310:封裝材
311:控制晶片
312:高頻寬記憶體型晶片
X:水平方向
L:切割路徑
S:間隙
t:間距
圖1係為習知半導體封裝件之剖面示意圖。
圖1’係為圖1的局部放大剖視示意圖。
圖2A至圖2C係為本發明之電子封裝件之製法的剖視示意圖。
圖2B’係為圖2B之另一態樣的局部放大剖視示意圖。
圖2C’係為圖2C之另一態樣的剖視示意圖。
圖3係為圖2C之另一態樣的剖視示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
圖2A至圖2C係為本發明之電子封裝件2之製法之剖視示意圖。
如圖2A所示，提供一整版面基材結構2a，其包含複數陣列排設之電子元件21，且各該電子元件21上佈設有複數導電凸塊22及一包覆該些導電凸塊22之包覆層23。
該電子元件21可為主動元件、被動元件、封裝結構或其組合者，且該主動元件係如半導體晶片，而該被動元件係如電阻、電容及電感。於本實施例中，該電子元件21係為半導體晶片，並具有相對之作用面21a與非作用面21b，該作用面21a上具有複數電極墊210，且於各該電極墊210上形成有導電凸塊22，且於該作用面21a上形成有該包覆層23以包覆該些導電凸塊22，同時，各該導電凸塊22係外露於該包覆層23。
再者，該導電凸塊22係為金屬柱(如銅柱)、焊錫材或其組合，且該包覆層23係為非導電性膜(Non-Conductive Film，簡稱NCF)。
如圖2B所示，沿如圖2A所示之切割路徑L對該整版面基材結構2a進行切單製程，以分離各該電子元件21，再於一承載結構20上沿水平方向X上間隔佈設至少兩個電子元件21，且任二相鄰之該電子元件21之間係形成一空間(間隙)S，該空間(間隙)S之間距t至多為300微米(μm)。
該承載結構20可為具有核心層與線路結構之封裝基板(substrate)或無核心層(coreless)之線路構造，且其構成係於介電材上形成複數線路層200，如線路重佈層(redistribution layer，簡稱RDL)。於本實施例中，該承載結構20係無核心層(coreless)之線路構造。然而，於其它實施例中，該承載結構20亦可為具有複數導電矽穿孔(Through-silicon via，簡稱TSV)之半導體基板，以作為矽中介板(Through Silicon interposer，簡稱TSI)。應可理解地，該承載結構20亦可為其它可供承載如晶片等電子元件之承載單元，如導線架(lead frame)，但並不限於上述。
再者，當該電子元件21藉其包覆層23壓合黏固於該承載結構20上時，係以覆晶方式使該些導電凸塊22電性連接該承載結構20之線路層200。
又，藉由切單製程，該電子元件21之側面21c係齊平該包覆層23之側面23c。然而，於另一實施例中，基於將該電子元件21壓合於該承載結構20上之作用力，可使該包覆層23之側面23c形成為凸出該電子元件21之側面21c的邊緣230，如圖2B’所示。具體地，該包覆層23之邊緣230之剖面係呈凸狀(如半球狀之球面)。
另外，於本實施例中，該些電子元件21雖均為相同類型(即主動元件)，但其內部構造可相同或不相同。
如圖2C所示，形成一封裝層24於該承載結構20上，以包覆該包覆層23與該些電子元件21。
該封裝層24可為絕緣材，如聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、環氧樹脂(epoxy)、模封化合物(molding compound)或其它適當材料。於本實施例中，該封裝層24係採用壓合(lamination)或模壓(molding)之方式形成於該承載結構20上，以令該封裝層24填滿該間隙S。
再者，該封裝層24之楊氏模數(Young's modulus)係大於該包覆層23之楊氏模數。於本實施例中，該封裝層24之楊氏模數係為20GPa以上。
又，可藉由整平製程或薄化製程，使該電子元件21之非作用面21b與該封裝層24之上表面24b共平面，如圖2C’所示，以令該電子元件21之非作用面21b外露於該封裝層24。例如，當形成該封裝層24於該承載結構20上時，該封裝層24係覆蓋該電子元件21之非作用面21b，再以研磨或切割方式移除該封裝層24之部分材質(亦可依需求同時移除該電子元件21之非作用面21b之部分材質)，使該電子元件21之非作用面21b齊平於該封裝層24之上表面24b。
另外，於形成該封裝層24後，可於該承載結構20之下側(或植球側)上形成複數銲球(圖略)，以供該電子封裝件2接置於一如電路板之電子裝置(圖略)上。
應可理解地，該些電子元件21亦可為不相同類型的電子元件。如圖3所示之兩電子元件21,31，該電子元件21(主動元件)係為特殊應用積體電路(Application-specific integrated circuit，簡稱ASIC)型半導體晶片，而另一電子元件31係為封裝結構，其包含有封裝材310、控制晶片311及至少一高頻寬記憶體(High Bandwidth Memory，簡稱HBM)型晶片312之封裝模組，並以控制晶片311之電極墊210結合該些導電凸塊22。
因此，本發明之製法，主要先於該電子元件21,31上形成該包覆層23，再藉該包覆層23黏固於該承載結構20上，以使該包覆層23不會因毛細作用而爬流至該電子元件21,31之側面21c,31c上，因而不論該間隙S之間距t大小(如小於或等於150微米)，該包覆層23於該間隙S中均不會有毛細現象，使該電子元件21,31的內部能避免應力增大之現象，故相較於習知技術，本發明之製法於研磨該封裝層24時，即使外部的研磨作用力傳遞至該電子元件21,31中，該電子元件21,31之內部仍可分散其所受之應力，以避免該電子元件21,31因應力集中而發生破裂之問題，因而能提高該電子封裝件2之可靠度。
再者，藉由楊氏模數較大之封裝層24填滿該間隙S，能強化該間隙的強度，使該電子元件21,31的內部不會發生應力集中造成封裝件破裂之現象。
本發明復提供一種電子封裝件2,2’,3，係包括：一承載結構20、複數電子元件21,31、以及一封裝層24。
所述之複數電子元件21,31係間隔設置於該承載結構20上，以令任二相鄰之該電子元件21,31之間形成有一間隙S，各該電子元件21,31係具有複數導電凸塊22及一包覆該複數導電凸塊22之包覆層23，使各該電子元件21,31以該包覆層23黏固於該承載結構20上，且以該導電凸塊22電性連接該承載結構20。
所述之封裝層24係形成於該承載結構20上，以包覆該複數電子元件21,31與包覆層23。
於一實施例中，該複數電子元件21,31之構造係彼此不同。
於一實施例中，該間隙S之間距t係至多為300微米。
於一實施例中，該電子元件21,31之表面(如非作用面)係外露於該封裝層24之表面上24b。
於一實施例中，該包覆層23之側面23c係齊平該電子元件21,31之側面21c,31c。
於一實施例中，該包覆層23係凸出該電子元件21,31之側面21c,31c，且該包覆層23未接觸該電子元件21,31之側面21c,31c。例如，該包覆層23以其邊緣230凸出該電子元件21之側面21c，且該包覆層23之邊緣230之剖面係呈球面。
於一實施例中，該包覆層23係為非導電性膜。
於一實施例中，該封裝層24之楊氏模數係至少為20GPa。
於一實施例中，該封裝層24之楊氏模數係大於該包覆層23之楊氏模數。
綜上所述，本發明之電子封裝件及其製法，係藉由該電子元件上佈設該包覆層，以黏固於該承載結構上，使該包覆層不會擠壓至該電子元件之側面上，故本發明之電子元件之內部能避免因應力集中而發生破裂之問題，因而能提高該電子封裝件之可靠度。另外，封裝層24填滿該間隙S，能強化該間隙的強度，使該電子元件的內部不會應力集中造成封裝件破裂。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2:電子封裝件
20:承載結構
21:電子元件
22:導電凸塊
23:包覆層
24:封裝層
S:間隙

Claims (12)

  1. 一種電子封裝件，係包括：承載結構；複數電子元件，係間隔設置於該承載結構上，以令任二相鄰之該電子元件之間形成有一間隙，其中，各該電子元件上係形成有複數導電凸塊及一包覆該複數導電凸塊之包覆層，該包覆層係為非導電性膜(Non-Conductive Film，簡稱NCF)，使各該電子元件以該包覆層黏固於該承載結構後，藉該導電凸塊電性連接該承載結構，且該包覆層以其端部凸出該電子元件之側面，該包覆層之邊緣之剖面係呈球面，以使該包覆層不會因毛細作用而爬流至該電子元件之側面上，該包覆層未接觸該電子元件之側面；以及封裝層，係形成於該承載結構上，以包覆該複數電子元件與包覆層。
  2. 如請求項1所述之電子封裝件，其中，該複數電子元件之構造係彼此不同。
  3. 如請求項1所述之電子封裝件，其中，該間隙之間距係至多為300微米。
  4. 如請求項1所述之電子封裝件，其中，該電子元件之一表面係外露於該封裝層之一表面。
  5. 如請求項1所述之電子封裝件，其中，該封裝層之楊氏模數係至少為20GPa。
  6. 如請求項1所述之電子封裝件，其中，該封裝層之楊氏模數係大於該包覆層之楊氏模數。
  7. 一種電子封裝件之製法，係包括： 提供複數電子元件，其中，各該電子元件上形成有複數導電凸塊及一包覆該複數導電凸塊之包覆層，該包覆層係為非導電性膜；將複數電子元件間隔設置於一承載結構上，以令任二相鄰之該電子元件之間形成有一間隙，其中，各該電子元件係以該包覆層黏固於該承載結構上，並以該導電凸塊電性連接該承載結構，且該包覆層以其端部凸出該電子元件之側面，該包覆層之邊緣之剖面係呈球面，該包覆層未接觸該電子元件之側面；以及形成封裝層於該承載結構上，以包覆該複數電子元件與包覆層。
  8. 如請求項7所述之電子封裝件之製法，其中，該複數電子元件之構造係彼此不同。
  9. 如請求項7所述之電子封裝件之製法，其中，該間隙之間距係至多為300微米。
  10. 如請求項7所述之電子封裝件之製法，復包括對該封裝層進行研磨，以令該電子元件之一表面外露於該封裝層之一表面。
  11. 如請求項7所述之電子封裝件之製法，其中，該封裝層之楊氏模數係至少為20GPa。
  12. 如請求項7所述之電子封裝件之製法，其中，該封裝層之楊氏模數係大於該包覆層之楊氏模數。
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