TWI769910B - 閘極驅動電路及包含其之顯示面板 - Google Patents

Abstract

本發明揭露一種閘極驅動電路及包含其之顯示面板，閘極驅動電路與源極驅動電路設置於顯示區的同側，用於驅動顯示區中的複數個像素。閘極驅動電路包含複數個移位暫存器，複數個移位暫存器配置為多組串接電路，複數個移位暫存器當中具有相同上拉訊號傳遞路徑的移位暫存器相鄰設置於同一組的串接電路當中。

Description

閘極驅動電路及包含其之顯示面板

本發明是關於一種閘極驅動電路及包含其之顯示面板，特別是關於一種藉由移位暫存器分組配置的方式降低電路配置寬度以達到窄邊框設計的閘極驅動電路及包含其之顯示面板。

在面板產業的競爭當中，輕薄短小的產品一直是各公司設計上追求的目標，對顯示面板而言，為達到窄邊框或無邊框的設計，將閘極驅動晶片整合到玻璃基板上似為一種可行的方案。因此在設計及成本考量下，閘極驅動電路(Gate Driver on Array,GOA)的應用成為各家廠商爭相研究的技術課題。

為減少顯示面板周邊電路的寬度，對於電路元件的設計上可進行各種變更或簡化來達到節省設置空間的目的，然而，許多簡化的電路在實際操作上可能使得顯示面板在操作時產生各種異常或不良的顯示效果，反而降低了裝置的顯示品質。如何降低驅動電路所需的設置空間，又不影響到驅動電路操作，將是窄邊框顯示裝置在設計時需要解決的主要問題。

綜觀前所述，本發明之發明者思索並設計一種閘極驅動電路及包含其之顯示面板，以期針對習知技術之問題加以改善，進而增進產業上之實施利用。

有鑑於先前技術所述之問題，本發明的目的在於提供一種閘極驅動電路及包含其之顯示面板，改變電路配置以降低邊框寬度，進而解決原本以閘極驅動電路設計的顯示面板與以閘極晶片設計的顯示面板因邊框寬度差異而無法共用機構設計的問題。

基於上述目的，本發明提供一種閘極驅動電路，閘極驅動電路與源極驅動電路設置於顯示區的同側，用於驅動顯示區中的複數個像素。閘極驅動電路包含複數個移位暫存器，複數個移位暫存器接收n相時脈訊號，由本級上拉訊號控制後a級移位暫存器，且由本級下拉訊號下拉前b級移位暫存器，a、b、n為正整數。複數個移位暫存器配置為m組的串接電路，m為2到a之間的正整數且m為a之因數，複數個移位暫存器當中具有相同上拉訊號傳遞路徑的移位暫存器相鄰設置於同一組的串接電路當中。

在本發明的實施例中，複數個移位暫存器當中具有相同下拉訊號傳遞路徑的移位暫存器可相鄰設置於同一組的串接電路當中。

在本發明的實施例中，複數個移位暫存器可分別包含排線區、第一電路區、傳遞線路區以及第二電路區。

在本發明的實施例中，排線區中可設置複數個時脈訊號線，複數個時脈訊號線的數量為n/m。

在本發明的實施例中，傳遞線路區可包含傳送上拉訊號及下拉訊號的訊號傳輸線。

在本發明的實施例中，第一電路區可包含下拉電路，第二電路區可包含上拉電路。

在本發明的實施例中，複數個移位暫存器可接收十六相時脈訊號，本級上拉訊號控制後八級移位暫存器，本級下拉訊號下拉前八級移位暫存器。

在本發明的實施例中，串接電路可分為兩組、四組或八組。

本發明提供一種包含閘極驅動電路之顯示面板，其包含顯示區及週邊電路區，周邊電路區設置於顯示區的一側，且周邊電路區包含如前所述之閘極驅動電路，閘極驅動電路分別連接至顯示區中的複數個像素，傳送閘極驅動訊號以驅動複數個像素。

在本發明的實施例中，周邊電路區可包含源極驅動電路，源極驅動電路分別連接至顯示區中的該複數個像素，傳送資料訊號至複數個像素。

承上所述，本發明之閘極驅動電路及包含其之顯示面板，可通過將相同上拉訊號傳遞路徑或相同下拉訊號傳遞路徑的移位暫存電路相鄰設置，使得閘極驅動電路分為多組串接電路，通過降低排線區及傳遞線路區的走線來降低線路配置空間，達到降低周邊電路設置寬度的目標，在不更動閘極驅動電路內部驅動電路元件的情況下，達到降低面板周邊寬度的效果。

10,41,51:閘極驅動電路

20:像素矩陣

21:像素

30,30A:移位暫存器

31,42,52:排線區

32:第一電路區

32a:下拉電路

33,33a:傳遞線路區

34:第二電路區

34a:上拉電路

40,50:周邊電路區

100:顯示面板

AA:顯示區

C:電容

COF1~COF8:覆晶式薄膜區

D:資料訊號

G:閘極驅動訊號

G1~G2160:第1級移位暫存器~第2160級移位暫存器

GOA1~GOA8:第1串接電路~第8串接電路

HC1~HC16:第1時脈訊號~第16時脈訊號

LC/VSS:其他排線區

NA:周邊電路區

Q(n):節點

ST(n-8):前8級上拉控制訊號

ST(n+8):後8級下拉控制訊號

T11~T64:電晶體

W:寬度

為使本發明之技術特徵、內容與優點及其所能達成之功效更為顯而易見，茲將本發明配合以下附圖進行說明：第1圖為本發明實施例之閘極驅動電路分組的示意圖。

第2圖為本發明實施例之閘極驅動電路的示意圖。

第3圖為本發明實施例之閘極驅動電路的電路示意圖。

第4圖為本發明實施例之周邊電路區的示意圖。

第5圖為本發明實施例另一分組之周邊電路區的示意圖。

為利瞭解本發明之技術特徵、內容與優點及其所能達成之功效，茲將本發明配合附圖，並以實施例之表達形式詳細說明如下，而其中所使用之圖式，其主旨僅為示意及輔助說明書之用，未必為本發明實施後之真實比例與精準配置，故不應就所附之圖式的比例與配置關係解讀、侷限本發明於實際實施上的權利範圍，合先敘明。

在附圖中，為了淸楚起見，放大了基板、面板、區域、線路等的厚度或寬度。在整個說明書中，相同的附圖標記表示相同的元件。應當理解，當諸如基板、面板、區域或線路的元件被稱為在另一元件「上」或「連接到」另一元件時，其可以直接在另一元件上或與另一元件連接，或者中間元件可以也存在。相反地，當元件被稱為「直接在另一元件上」或「直接連接到」另一元件時，不存在中間元件。如本文所使用的「連接」，其可以指物理及/或電性的連接。再者，「電性連接」或「耦接」係可為二元件間存在其它元件。此外，應當理解，儘管術語「第一」、「第二」、「第三」在本文中可以用於描述各 種元件、部件、區域、層及/或部分，其係用於將一個元件、部件、區域、層及/或部分與另一個元件、部件、區域、層及/或部分區分開。因此，僅用於描述目的，而不能將其理解為指示或暗示相對重要性或者其順序關係。

除非另有定義，本文所使用的所有術語具有與本發明所屬技術領域的通常知識者通常理解的含義。將進一步理解的是，諸如在通常使用的字典中定義的那些術語應當被解釋為具有與它們在相關技術和本發明的上下文中的含義一致的含義，並且將不被解釋為理想化的或過度正式的意義，除非本文中明確地如此定義。

請參閱第1圖，其為本發明實施例之閘極驅動電路分組的示意圖。如圖所示，顯示面板100包含顯示區AA及周邊電路區NA，周邊電路區NA設置於顯示區AA的天側，周邊電路區NA包含閘極驅動電路10，顯示區AA包含複數個像素21組成的像素矩陣20。閘極驅動電路10與源極驅動電路設置於同一側，閘極驅動電路10傳送閘極驅動訊號G至像素矩陣20中的各個像素列，驅動像素列中的各個像素21寫入源極驅動電路傳送的資料訊號D來呈現顯示區AA的顯示畫面。閘極驅動電路10與源極驅動電路設置在顯示區AA的同側，可減少顯示區AA側邊周邊電路NA配置的寬度，使得顯示面板100符合窄邊框顯示裝置的設計。

閘極驅動電路10包含串接的複數個移位暫存器，複數個移位暫存器設置數量依據像素矩陣20的像素列有所不同，在本實施例當中，複數個移位暫存器包含第1級移位暫存器G1、第2級移位暫存器G2...至第2160級移位暫存器G2160。閘極驅動電路10接收16相時脈訊號，複數個移位暫存器由本級上拉訊號控制後8級移位暫存器，且由本級下拉訊號下拉前8級移位暫存器，各個移位暫 存器接收時脈訊號，並通過下拉訊號將上拉訊號提供的電壓準位下拉至預定準位後，輸出至對應的像素列以驅動像素列中的各個像素21。複數個移位暫存器包含複數個覆晶式薄膜(Chip on film)區COF1~COF8，設置提供時脈訊號源以提供各個移位暫存器所需的時脈訊號。

在一般的閘極驅動電路10當中，複數個移位暫存器是依像素列順序設置，即由第1級移位暫存器G1、第2級移位暫存器G2...至第2160級移位暫存器G2160的順序排列設置。然而，移位暫存器是通過本級上拉訊號控制後a級移位暫存器，且由本級下拉訊號下拉前b級移位暫存器，a、b為正整數，若是能將各個移位暫存器之間在具有相同上拉訊號傳遞路徑的移位暫存器相鄰設置，或者將各個移位暫存器之間具有相同下拉訊號傳遞路徑的移位暫存器相鄰設置，在上拉訊號或下拉訊號的傳遞走線配置上將能有效減少線路配置空間，進而減少周邊電路NA設置的寬度W。此外，時脈訊號的配置也可相應的縮減，更進一步將低周邊電路NA設置的寬度W。

在本實施例中，2160個移位暫存器可以分為8組串接電路，分別為第1串接電路GOA1、第2串接電路GOA2、...至第8串接電路GOA8的順序配置。第1串接電路GOA1包含第1級移位暫存器G1、第9級移位暫存器G9...至第2153級移位暫存器G2153；第2串接電路GOA2包含第2級移位暫存器G2、第10級移位暫存器G10...至第2154級移位暫存器G2154；以下依此類推。由於移位暫存器是通過本級上拉訊號控制後8級移位暫存器，第9級移位暫存器G9接收第1級移位暫存器G1的控制訊號、第17級移位暫存器G17接收第9級移位暫存器G9的控制訊號、以下依此類推，也就是第1串接電路GOA1中具有相同上拉訊訊號的傳遞路徑，線路無須橫跨其他移位暫存器，降低線路配置所需空間。在下拉訊號傳遞路徑 上，移位暫存器是通過本級下拉訊號下拉前8級移位暫存器，第1級移位暫存器G1接收第9級移位暫存器G9的控制訊號、第9級移位暫存器G9接收第17級移位暫存器G17的控制訊號、以下依此類推，第1串接電路GOA1中的各個移位暫存器具有相同下拉訊號傳遞路徑。這些訊號傳遞的走線也同樣可相鄰設置於同一組串接電路中，無須橫跨其他移位暫存器。

在上述閘極驅動電路10中，上拉後8級移位暫存器以及下拉前8級移位暫存器的級數相同(a=b)，因此在分組上可以得到最佳的線路節省效應。在其他實施例中，移位暫存器上拉或下拉的級數可能不相同，在分組配置上，可選擇以上拉訊號傳遞路徑相同的配置為同一組，或者以下拉訊號傳遞路徑相同的配置為同一組。至於分組的數量(m)，若以相同上拉訊號傳例路徑相同的分為同一組，則m為2到a之間的正整數且m為a之因數，以本實施例a=8為例，複數個移位暫存器可分為2組、4組、8組等不同組數，區分組數越多，線路節省寬度越大，其分組數量可依據周邊電路NA所需寬度或配合顯示面板100相關機構需求來決定。

請參閱第2圖，其為本發明實施例之閘極驅動電路的示意圖。閘極驅動電路包含複數個移位暫存器，如圖所示，移位暫存器30的電路配置上包含排線區31、第一電路區32、傳遞線路區33以及第二電路區34。排線區31包含閘極驅動電路的各個訊號線路，例如時脈訊號線、電壓訊號線，這些線路耦接於第一電路區32，第一電路區32包含下拉電路，下拉電路耦接於第二電路區34的上拉電路，上拉電路接收前a級的上拉訊號及時脈訊號，將電壓節點的電壓上拉至高準位，下拉電路則藉由後b級的下拉訊號將移位暫存器的節點電壓下拉至預定準位，由輸出端輸出閘極驅動訊號。為傳遞上拉電路與下拉電路之間的控 制訊號，第一電路區32與第二電路區34之間設有傳遞上拉訊號及下拉訊號的傳遞線路區33，通過傳遞線路區33將訊號傳送至前a級或後b級的上拉電路或下拉電路。

如前述實施例所述，移位暫存器30的上拉電路接收前8級的上拉控制訊號，下拉電路接收後8級的下拉控制訊號，在原有的順序配置下，傳遞線路區33需設置9條傳遞上拉控制訊號的走線及9條傳遞下拉控制訊號的走線。在本實施例的配置下，相同上拉訊號傳遞路徑及相同下拉訊號傳遞路徑的移位暫存器相鄰設置在同一組串接電路當中，無須設置跨級的走線，傳遞線路區33的走線可減少至1條上拉控制訊號走線及1條傳遞下拉控制訊號走線，降低傳遞線路區33所需的線路配置空間，進而減少移位暫存器30所需的配置空間。

除了減少傳遞線路區33的配置空間外，上述串接電路當中，相鄰設置的移位暫存器僅會使用到部分的時脈訊號，例如第1串接電路GOA1當中僅需藉由第一時脈訊號及第九時脈訊號來驅動，在排線區31當中無須繪製全部16相時脈訊號的走線，可減少14條訊號走線的配置空間，降低移位暫存器30所需的配置空間。通過將相同傳遞路徑的移位暫存器30相鄰設置於同一組串接電路當中，可有效的減少排線區31及傳遞線路區33所需的配置空間，進而降低各個移位暫存器的設置寬度，使得閘極驅動電路所需空間配置降低，達到顯示裝置窄邊框的設計需求。

請參閱第3圖，其為本發明實施例之閘極驅動電路的電路示意圖。請同時參閱第2圖，如圖所示，移位暫存器30A的電路配置上包含下拉電路32a及上拉電路34a。下拉電路32a及上拉電路34a為19個電晶體(T11~T64)及1電容(C)的電路配置，其中上拉電路34a耦接於高電壓源VGHD，接收時脈訊號HC1及 前8級上拉控制訊號ST(n-8)將節點Q(n)的電壓上拉至高準位。下拉電路32a耦接於低電壓源VSSQ、VSSG，接收後8級下拉控制訊號ST(n+8)將節點Q(n)的電壓下拉至預定準位，使得移位暫存器30A能輸出對應的控制訊號來驅動各個像素的閘極。

在本實施例中，上拉控制訊號ST(n-8)及下拉控制訊號ST(n+8)的傳輸線路設置耦接於傳遞線路區33a，如同前述實施例所述，由於前8級或後8級的移位暫存器是相鄰設置，無須設置跨級的傳輸線路，可有效減少傳遞線路區33a的設置空間。時脈訊號HC1的傳輸線路則設置於排線區31，與控制訊號類似地，同一組串接電路僅需設置對應的時脈訊號傳遞走線，可減少排線區31的設置空間，因此在所需傳遞線路減少的情況下，閘極驅動電路所需的設置空間能因此減少，降低周邊電路設置寬度。

請參閱第4圖，其為本發明實施例之周邊電路區的示意圖。如圖所示，周邊電路區40包含閘極驅動電路41及排線區42，閘極驅動電路41包含第1級移位暫存器G1、第2級移位暫存器G2...至第2160級移位暫存器G2160，排線區42包含第1時脈訊號HC1、第2時脈訊號HC2...至第16時脈訊號HC16以及其他排線區LC/VSS。閘極驅動電路41接收16相時脈訊號，各個移位暫存器由本級上拉訊號控制後8級移位暫存器，且由本級下拉訊號下拉前8級移位暫存器。

在本實施例中，閘極驅動電路41將移位暫存器分組配置，形成8組串接電路(GOA1~GOA8)，在第1串接電路GOA1中，包含相鄰設置的第1級移位暫存器G1、第9級移位暫存器G9...至第2153級移位暫存器G2153，對應此串接電路區域的排線區42則設置其他排線區LC/VSS、第1時脈訊號HC1以及第9時脈訊號HC9。第2串接電路GOA2包含相鄰設置的第2級移位暫存器G2、第10級移位 暫存器G10...至第2154級移位暫存器G2154，並對應設置其他排線區LC/VSS、第2時脈訊號HC2以及第10時脈訊號HC10，以下依此類推。與前述實施例類似，閘極驅動電路41在上拉電路與下拉電路之間的傳遞線路可依據分組配置方式減少閘極驅動電路41的配置空間，同時每一串接電路配置的時脈訊號數量為2，相較於原本16條時脈訊號線所需的配置空間，也可顯著地降低周邊電路區40的寬度。

請參閱第5圖，其為本發明實施例另一分組之周邊電路區的示意圖。如圖所示，周邊電路區50包含閘極驅動電路51及排線區52，閘極驅動電路51包含第1級移位暫存器G1、第2級移位暫存器G2...至第2160級移位暫存器G2160，排線區52包含第1時脈訊號HC1、第2時脈訊號HC2...至第16時脈訊號HC16以及其他排線區LC/VSS。閘極驅動電路51接收16相時脈訊號，各個移位暫存器由本級上拉訊號控制後8級移位暫存器，且由本級下拉訊號下拉前8級移位暫存器。

在本實施例中，閘極驅動電路51將移位暫存器分組配置，形成4組串接電路(GOA1~GOA4)，在第1串接電路GOA1中，包含相鄰設置的第1級移位暫存器G1、第5級移位暫存器G5...至第2157級移位暫存器G2157，對應此串接電路區域的排線區52則設置其他排線區LC/VSS、第1時脈訊號HC1、第5時脈訊號HC5、第9時脈訊號HC9以及第13時脈訊號HC13。第2串接電路GOA2包含相鄰設置的第2級移位暫存器G2、第6級移位暫存器G6...至第2158級移位暫存器G2158，並對應設置其他排線區LC/VSS、第2時脈訊號HC2、第6時脈訊號HC6、第10時脈訊號HC10以及第14時脈訊號HC14，以下依此類推。閘極驅動電路51在上拉電路與下拉電路之間的傳遞線路可依據分組配置方式減少閘極驅動電路51的配置空間，同時每一串接電路配置的時脈訊號數量為4，相較於原本16條時 脈訊號線所需的配置空間，也可顯著地降低周邊電路區50的寬度。在另一實施例中，閘極驅動電路51也可進一步分為2組串接電路，將相同上拉控制訊號傳遞路徑或相同下拉訊號傳遞路徑的移位暫存器相鄰設置，兩組串接電路則分別配置奇數的時脈訊號線路及偶數的時脈訊號線路。

針對上述不同組數的分組方式，每組串接電路當中控制訊號傳遞走線的配置數量有所差異，對應每組串接電路配置的時脈訊號線路的數量也同樣有所差異。然而，不同分組方式，在配置空間上都能降低周邊電路設置空間，達到降低周邊電路寬度的需求，因此，分組方式可依據顯示裝置所需邊框寬度的需求來決定，進而符合顯示裝置規格或配合機構規格的設計。

以上所述僅為舉例性，而非為限制性者。任何未脫離本發明之精神與範疇，而對其進行之等效修改或變更，均應包含於後附之申請專利範圍中。

10:閘極驅動電路

20:像素矩陣

21:像素

100:顯示面板

AA:顯示區

COF1~COF8:覆晶式薄膜區

D:資料訊號

G:閘極驅動訊號

G1~G2160:第1級移位暫存器~第2160級移位暫存器

GOA1~GOA8:第1串接電路~第8串接電路

NA:周邊電路區

W:寬度

Claims (10)

1. 一種閘極驅動電路，係與一源極驅動電路設置於一顯示區的同側，用於驅動該顯示區中的複數個像素，該閘極驅動電路包含：複數個移位暫存器，該複數個移位暫存器接收n相時脈訊號，由本級上拉訊號控制後a級移位暫存器，且由本級下拉訊號下拉前b級移位暫存器，a、b、n為正整數；其中，該複數個移位暫存器配置為m組的串接電路，m為2到a之間的正整數且m為a之因數，該複數個移位暫存器當中具有相同上拉訊號傳遞路徑的移位暫存器相鄰設置於同一組的該串接電路當中。
2. 如請求項1所述之閘極驅動電路，其中該複數個移位暫存器當中具有相同下拉訊號傳遞路徑的移位暫存器相鄰設置於同一組的該串接電路當中。
3. 如請求項1所述之閘極驅動電路，其中該複數個移位暫存器分別包含一排線區、一第一電路區、一傳遞線路區以及一第二電路區。
4. 如請求項3所述之閘極驅動電路，其中該排線區中設置複數個時脈訊號線，該複數個時脈訊號線的數量為n/m。
5. 如請求項3所述之閘極驅動電路，其中該傳遞線路區包含傳送上拉控制訊號及下拉控制訊號的走線。
6. 如請求項3所述之閘極驅動電路，其中該第一電路區包含一下拉電路，該第二電路區包含一上拉電路。
7. 如請求項1所述之閘極驅動電路，其中該複數個移位暫存器接收十六相時脈訊號，該本級上拉訊號控制後八級移位暫存器，該本級下拉訊號下拉前八級移位暫存器。
8. 如請求項7所述之閘極驅動電路，其中該串接電路分為兩組、四組或八組。
9. 一種包含閘極驅動電路之顯示面板，其包含一顯示區及一周邊電路區，該周邊電路區設置於該顯示區的一側，且該周邊電路區包含如請求項1至8中任一項所述之閘極驅動電路，該閘極驅動電路分別連接至該顯示區中的複數個像素，傳送一閘極驅動訊號以驅動該複數個像素。
10. 如請求項9所述之包含閘極驅動電路之顯示面板，其中該周邊電路區包含一源極驅動電路，該源極驅動電路分別連接至該顯示區中的該複數個像素，傳送一資料訊號至該複數個像素。

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