TWI769002B - 資料儲存系統選擇解碼策略之裝置 - Google Patents
資料儲存系統選擇解碼策略之裝置 Download PDFInfo
- Publication number
- TWI769002B TWI769002B TW110124849A TW110124849A TWI769002B TW I769002 B TWI769002 B TW I769002B TW 110124849 A TW110124849 A TW 110124849A TW 110124849 A TW110124849 A TW 110124849A TW I769002 B TWI769002 B TW I769002B
- Authority
- TW
- Taiwan
- Prior art keywords
- decoding
- control module
- decoder
- sum
- module
- Prior art date
Links
Images
Landscapes
- Communication Control (AREA)
- Circuits Of Receivers In General (AREA)
- Error Detection And Correction (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
一種資料儲存系統選擇解碼策略之裝置,包括一個讀取控制模組、一個存儲單元、一個解碼模組、一個解碼配置控制模組及一個解碼決策控制模組。
Description
本發明有關於NAND快閃記憶體,特別是應用於採用低密度奇偶校驗(Low Density Parity Check:“LDPC”)碼之錯誤控制碼,尤其是一種資料儲存系統選擇解碼策略之裝置。
各式儲存裝置的應用,例如行動電話、行車紀錄器、數位相機、網路監視器,在近幾年成長迅速。可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)有非揮發性、省電、體積小及快速讀寫等特性,因此廣為該等裝置所採用。
為確保可複寫式非揮發性記憶體模組裡的儲存資料之正確性,在資料寫進模組前,會用錯誤控制碼,將其編碼,產生一串校驗序列,連同資料一同儲存至可複寫式非揮發性記憶體模組中。
然而,存在於裝置內或外的因素導致從可複寫式非揮發性記憶體模組讀取資料時會有數位元產生錯誤。因此,藉由解碼機制來還原原始資料。
現行NAND Flash的錯誤控制碼中最常被使用的為低密度奇偶檢查碼(Low Density Parity Check code:“LDPC”)與博斯-查德胡里-霍昆格姆(Bose-Chaudhuri-Hocquenghem:“BCH”)碼。LDPC的解碼模
式涵蓋硬判決解碼(Hard Decoding)與軟判決解碼(Soft Decoding)。
硬判決解碼法只依據一次讀取電位,對多個記憶包讀取後所對應的對數可能性比值(log-likelihood ratio:“LLR”)進行解碼。
軟判決解碼須藉由進行多次的位移讀取電位同時對多個記憶包讀取多位元。每一個記憶包在進行多次不同位移電位讀取後會對應到一個二元序列。這些序列對應軟判決解碼所需的LLR值。進行越多次的位移讀取電位所獲得每位元的LLR值越精準,通常使得解碼成功的比例越高,但進行多次讀取造成解碼延遲。
依據慣用的解碼流程,讀取資料後進入硬判決解碼模式解碼。一旦硬判決解碼失敗,即重複讀取資料後進行硬判決解碼,或一次或數次讀取已獲得每位元更精準的LLR值後進行軟判決。如此模式不僅僅造成延遲更會耗費電能。
因此,如何判斷進行幾次讀取,或用哪一個解碼模式,對資料的讀取的速度與正確性極為重要。
本發明之主要目的是提供一種資料儲存系統選擇解碼策略之裝置,以克服先前技藝之缺失。
為達成該目的,該裝置包括一個讀取控制模組、一個存儲單元、一個解碼模組、一個解碼配置控制模組及一個解碼決策控制模組。該讀取控制模組接收一個讀取命令,並解析其內容之一個讀取電壓、一個位置及一個編碼器配置。該存儲單元從該讀取控制模組接收該讀取電壓及該位置,並對應地從特定位置讀取一個收到的字。該解碼模組從該存儲單元接收該收到的字,並計算該收到的字的症狀值總和,其中該解碼模組有若干解碼器。該解碼配置控制模組從該讀取控制模組接收該編碼配置,並產生若干訊息,包含特定解碼器的選擇與參數設定及收到的字與解碼器之對應。該解碼決策控制模組從該解碼模組接收該症狀值總和及解碼狀態,並依據該症狀值總和,從該等解碼器選取一個解碼器,設其參數,並用該選取的解碼器解碼該收到的字。
1:讀取控制模組
2:存儲單元
3:解碼配置控制模組
4:解碼模組
5:解碼決策控制模組
6:命令產生模組
7:輸出解多工器
8:輸入多工器
D:偏差值
D1-D4:解碼器
S10~S34:步驟
〔圖1〕是依據本發明的一個實施例的四個解碼器的訊框錯誤率曲線的示意圖。
〔圖2〕是錯誤位元總數對應症狀值總和之示意圖。
〔圖3〕係依據本發明的一個實施例的資料儲存系統中選擇解碼策略之裝置之方塊圖。
〔圖4〕係依據本發明的一個實施例的資料儲存系統中選擇解碼策略之方法之流程圖。
以下參考相關圖式,說明依據本發明的一個實施例的資料儲存系統選擇解碼策略之方法。「解碼策略」表示用一個適當的解碼器對一個收到的字(received word)進行解碼。換言之,一種解碼策略就是一種解碼程序。為避免混淆,用「解碼策略」表示解碼程序,用「方法」表示從數種解碼策略選一種解碼策略的程序。
此實施例中各種不同物件係按適用於說明之比例、尺寸、變形量或位移量而描繪,非按實際元件的比例繪製,合先敘明。此實施例中相同和對稱配置之元件皆以相同的編號來表
示。另外,若用「前、後、左、右、上、下、內、外」等方向性術語描述此實施例,是按照指定之視圖方向表示,不作為對本發明限制之解釋。
一個資料儲存裝置包含至少一個解碼器。採用的錯誤控制碼類別、奇偶校驗矩陣、設計解碼器所採用的解碼演算法、解碼器本身的參數設定、收到的字的LLR值的精準度…等,會影響其訊框錯率(frame error rate:“FER”)、解碼速度與耗能。因此,可針對設備中的錯誤控制模組採用的錯誤控制碼、奇偶校驗矩陣、解碼器、解碼器設定參數及LLR的精準度…等,搭配成幾種解碼模組。然後,針對多個解碼模組進行模擬,以獲得在不同錯誤位元數(raw error bits)下的FER。
在FER是0.002的條件下,設FER_REQ=0.002,FER_REQ是所要求的FER(required FER)。參考圖1,水平線FER_REQ=2*10-3與四條解碼器的FER曲線交點,可得知當錯誤位元數小於或等於125位元,四個解碼器幾乎都可達到要求的FER。當錯誤大於125位元且小於或等於259位元,解碼器2、3、4幾乎都可達到要求的FER。當錯誤大於259位元且小於或等於380位元,解碼器3、4幾乎都可達到要求的FER。當錯誤大於380位元且小於或等於440位元,解碼器4幾乎都可達到要求的FER。當錯誤大於440位元,四個解碼器幾乎都無法達到要求的FER。因此,本實施例的四個解碼器在條件FER_REQ=2*10-3下解碼能力臨界分別為125、259、380、440位元。
參考圖2,基於低密度校奇偶校驗矩陣的特性,本發明從
症狀值總和(syndrome sum:“synd_sum”)推測收到的字的錯誤位元(error bits)數。舉例而言,錯誤控制系統採用一個低密度奇偶校驗碼的奇偶校驗矩陣H,一個合法的碼字C(code-word)的長度為N。在本實施例中,預先產生相等數量的10到910個錯誤位元,即一個錯誤向量(error vector:“E”)的長度為N(length(E)=N)且錯誤向量總和為10到910。利用算式synd_sum=sum(mod(H*E’),2),計算其症狀值總和,”E’”表示向量E的轉置矩陣(transportation)。如此,可得許多序對(synd_sum_i,sum(E_i)),i=0,1,2,…,1000000000。將這些序對依據synd_sum每間隔50為一區間,統計synd_sum_i落在這區間的序對其E_i範圍。如450synd_sum_i<500,重新排序後E_i範圍在110到170個錯誤位元數。將Asynd_sum_i<B標示為(A+B)/2。
本實施例的四個解碼器的錯誤位元數臨界值,在條件FER_REQ=2*10-3下分別為125、259、380、440位元。再藉由圖2所示,synd_sum_i>500的序對,其sum(E_i)>125。synd_sum_i>950的序對,其sum(E_i)>259。synd_sum_i>1150的序對,其sum(E_i)>380。synd_sum_i>1250的序對,其sum(E_i)>440。
依據圖1、2所示,可推論而訂出下列表1。每一個解碼器的症狀值總和閾值(synd_sum_thr)即為其錯誤位元數臨界值所對應圖2中症狀值總和範圍之下限。舉例而言,收到的字,並計算其症狀值總和為1000,然後,考量最少操作時間與耗能的解碼器。解碼器3的錯誤位元數臨界值為380位元。如圖2所示,在synd_sum_i1150=synd_sum_thr_3的序對中,sum(E_i)380。因此,第三解碼器為最佳解碼器。如此,計算收到的字的症狀值總和後,即可參考表1選擇適當解碼器以進行解碼策略(decoding strategy)。
如圖3所示,依據本發明之較佳實施例,一個資料儲存系統選擇解碼策略之裝置包括一個讀取控制模組1、一個存儲單元2、一個解碼配置控制模組3、一個解碼模組4、一個解碼決策控制模組5、一個命令產生模組6、一個輸出解多工器7及一個輸入多工器8。
該讀取控制模組1接收一個讀取命令,並解析其內容之一個讀取電壓、一個位置及一個編碼器配置等訊息。
該存儲單元2是一個記憶體,並連接該讀取控制模組1。該存儲單元2從該讀取控制模組1接收該讀取電壓、該位置訊息等,並對應地從記憶體中特定位置讀取一筆資料。往後,稱此筆資料稱為「收到的字」(received word)。
該解碼配置控制模組3連接該讀取控制模組1。稍後,將詳細描述該解碼配置控制模組3之作業。
該輸出解多工器7於一端連接該存儲單元2,並於另一端連接該解碼配置控制模組3。該解碼配置控制模組3控制該輸出解多工器7選擇解碼器。該輸出解多工器7的功能為熟悉此技術領域者所能輕易瞭解,故不詳細描述之。
該解碼模組4連接該輸出解多工器7。換言之,該解碼
模組4透過該輸出解多工器7連接該存儲單元2及該解碼配置控制模組3。該解碼模組4有若干解碼器,該等解碼器的總數為m。在此實施例中,m是4。換言之,該解碼模組4有4個解碼器D1、D2、D3及D4。在其他實施例中,該解碼模組4可有更少或更多解碼器。
該輸入多工器8連接解碼器D1、D2、D3及D4。該輸入多工器8可被視為該解碼模組4的一部分。
在作業中,該解碼配置控制模組3從該讀取控制模組1接收該編碼器配置訊息,並產生若干訊息,用於控制該解碼模組4與該解多工器7。這些訊息包含特定解碼器的選擇與參數設定及收到的字與解碼器之對應。因此,在作業中,依據該解碼配置控制模組3配置,把解碼器D1、D2、D3或D4分配給該收到的字,並輸出該收到的字,進行解碼。換言之,每一個收到的字匹配一個解碼器。然而,本裝置可同時處理多個收到的字。
該解碼決策控制模組5連接該解碼模組4。在作業中,該解碼決策控制模組5從該解碼模組4接收synd_sum、diff_0_1及解碼狀態(解碼失敗或成功)當作解碼決策的依據。該解碼決策控制模組5判斷這些資訊,並決定最佳解碼策略,包含解碼器的選擇與解碼器設定參數,例如最大解碼遞迴次數(maximal iteration,iter_max)。
該命令產生模組6分別連接該讀取控制模組1及該解碼決策控制模組5。在作業中,該解碼決策控制模組5,依據解碼策略,觸發該命令產生模組6選擇性輸出一個重新讀取命令(不同讀取電壓或新編碼器配置訊息),並以特定格式呈現,供該讀取控制模組1使用。如此,令該讀取控制模組1重新讀取,並令該解碼配置控制模組3提供新編碼器配置訊息。
實施時,我們可定義diff_0_1為收到的字中「0」與「1」的個數差的絕對值。我們習慣在原始資料寫入前會與隨機序列
進行互斥或運算(XOR)。因此,在收到的字中「0」與「1」的個數接近均勻分布的條件下,其值越大代表操作讀取電壓(read Vth)造成的錯誤位元越多。因此,當讀取電壓偏差所造成的錯誤位元量大於該解碼模組4的解碼能力,該解碼決策控制模組5輸出一種解碼策略,觸發該命令產生模組6,要求該讀取控制模組1,依據不同位移讀取電壓,從該存儲單元2重新讀取資料。
當收到的字的diff_0_1小於一個預設的偏差值D,且計算其症狀值總和(synd_sum)為800,從表1可判斷該解碼模組4中的該解碼器D1極可能解碼成功,故該解碼決策控制模組5輸出一種解碼策略,觸發該命令產生模組6,要求該讀取控制模組1,令該解碼配置控制模組3,用該解碼模組4中的該解碼器D1,對該收到的字進行解碼,並把解碼結果與狀態輸出。
若計算其症狀值總和為1500,則可知超出該解碼模組4的解碼能力範圍,故輸出一種解碼策略,觸發該命令產生模組6,要求該讀取控制模組1,以不同讀取電壓,從該存儲單元2重新讀取資料,或調整該等解碼器之設定參數。
如圖4所示,以下將描述用上述裝置選擇解碼策略的方法。
在S10,讀取收到的字。詳言之,依據一個預設讀取命令,或用該命令產生模組6,令該讀取控制模組1從該存儲單元2中特定位置,以一個或多個讀取電壓,一次或多次讀取資料。每一位元提供一個二元序列。然後,把該二元序列傳至該解碼模組4。
在S12,產生若干LLR值。詳言之,為在S10獲得的每一個二元序列,提供一個LLR值。然後,把該等LLR值,經該輸出多工器7,傳至該解碼模組4。該解碼模組4從該輸出多工器7接收一連串二元序列,並將其對應至一連串LLR值,供該解碼模組
4解碼使用。
在S14,計算該收到的字的症狀值總和及diff_0_1。如上述,diff_0_1為收到的字中「0」與「1」的個數差的絕對值。該解碼模組4從該輸出解多工器7接收該收到的字,並計算該收到的字的症狀值總和及diff_0_1。
在S16,判斷diff_0_1比值(diff_0_1除以統計長度)是否大於一個偏差值D。若diff_0_1大於或等於該偏差值,則走到S18,否則走到S20。在此較佳實施例中,該偏差值D經計算是2%。
在S18,該解碼決策控制模組5,經該命令產生模組6,發出位移讀取電壓重新讀取命令。然後,回到S10,依據位移讀取電壓,從該存儲單元2讀取資料。
若diff_0_1小於統計長度的2%,則依據症狀值總和的值與表1選取適當解碼器,並為選取的解碼器設定參數。以下將以5種情境為例描述本發明的方法。
在第一種情境中,症狀值總和小於症狀值總和閾值1。
在S20,設n為1。
在S22,判斷該症狀值總和小於症狀值總和閾值1,並走到S28。
在S28,選取解碼器D1,並設其參數。
接著,在S30,用解碼器D1,依據其參數及該等LLR值,解碼該收到的字。
在第二種情境中,症狀值總和介於症狀值總和閾值1與症狀值總和閾值2之間。
在S20,設n為1。
在S22,判斷該症狀值總和不小於症狀值總和閾值1,並走到S24。
在S24,判斷1小於4,並走到S26。
在S26,把n+1。換言之,n變成2。然後,走回S22。
在S22,判斷該症狀值總和小於症狀值總和閾值2,並走到S28。
在S28,選取解碼器D2,並設其參數。
接著,在S30,用解碼器D2,依據其參數及該等LLR值,解碼該收到的字。
在第三種情境中,症狀值總和介於症狀值總和閾值2與症狀值總和閾值3之間。
在S20,設n為1。
在S22,判斷該症狀值總和不小於症狀值總和閾值1,並走到S24。
在S24,判斷1小於4,並走到S26。
在S26,把n+1。換言之,n變成2。然後,走回S22。
在S22,判斷該症狀值總和不小於症狀值總和閾值2,並走到S24。
在S24,判斷2小於4,並走到S26。
在S26,把n+1。換言之,n變成3。然後,走回S22。
在S22,判斷該症狀值總和小於症狀值總和閾值3,並走到S28。
在S28,選取解碼器D3,並設其參數。
接著,在S30,用解碼器D3,依據其參數及該等LLR值,解碼該收到的字。
在第四種情境中,症狀值總和介於症狀值總和閾值3與症狀值總和閾值4之間。
在S20,設n為1。
在S22,判斷該症狀值總和不小於症狀值總和閾值1,並走到S24。
在S24,判斷1小於4,並走到S26。
在S26,把n+1。換言之,n變成2。然後,走回S22。
在S22,判斷該症狀值總和不小於症狀值總和閾值2,並走到S24。
在S24,判斷2小於4,並走到S26。
在S26,把n+1。換言之,n變成3。然後,走回S22。
在S22,判斷該症狀值總和不小於症狀值總和閾值3,並走到S24。
在S24,判斷3小於4,並走到S26。
在S26,把n+1。換言之,n變成4。然後,走回S22。
在S22,判斷該症狀值總和小於症狀值總和閾值4,並走到S28。
在S28,選取解碼器D4,並設其參數。
接著,在S30,用解碼器D4,依據其參數及該等LLR值,解碼該收到的字。
在第五種情境中,症狀值總和大於症狀值總和閾值4。
在S20,設n為1。
在S22,判斷該症狀值總和不小於症狀值總和閾值1,並走到S24。
在S24,判斷1小於4,並走到S26。
在S26,把n+1。換言之,n變成2。然後,走回S22。
在S22,判斷該症狀值總和不小於症狀值總和閾值2,並走到S24。
在S24,判斷2小於4,並走到S26。
在S26,把n+1。換言之,n變成3。然後,走回S22。
在S22,判斷該症狀值總和不小於症狀值總和閾值1,並走到S24。
在S24,判斷3小於4,並走到S26。
在S26,把n+1。換言之,n變成4。然後,走回S22。
在S22,判斷該症狀值總和不小於症狀值總和閾值4,並走到S24。
在S24,判斷4不小於4,並走到S28。
在S28,選取解碼器D4,並設其參數。
接著,在S30,用解碼器D4,依據其參數及該等LLR值,解碼該收到的字。
不論在那種情境中,都會從S30走到S32。
在S32,判斷解碼是否成功。若解碼成功,則結束,否則走到S34。
在S34,判斷n是否小於4。若n是1或2或3,則回到S26,否則結束。
以上所述說明,僅為本發明的一個實施方式而已,意在明確本發明的特徵,並非用以限定本發明實施例的範圍,本技術領域內的一般技術人員依據本發明所作的均等變化,以及本領域內技術人員熟知的改變,仍應屬本發明涵蓋的範圍。
1:讀取控制模組
2:存儲單元
3:解碼配置控制模組
4:解碼模組
5:解碼決策控制模組
6:命令產生模組
7:輸出解多工器
8:輸入多工器
D:偏差值
D1-D4:解碼器
Claims (9)
- 一種資料儲存系統選擇解碼策略之裝置包括;一個讀取控制模組(1)接收一個讀取命令,並解析其內容之一個讀取電壓、一個位置及一個編碼器配置;一個存儲單元(2)從該讀取控制模組(1)接收該讀取電壓及該位置,並對應地從特定位置讀取一個收到的字;一個解碼模組(4)從該存儲單元(2)接收該收到的字,並計算該收到的字的症狀值總和,其中該解碼模組(4)有若干解碼器;一個解碼配置控制模組(3)從該讀取控制模組(1)接收該編碼器配置,並產生若干訊息,包含特定解碼器的選擇與參數設定及收到的字與解碼器之對應;一個輸出解多工器(7)連接該存儲單元(2)、該解碼模組(4)及該解碼配置控制模組(3);及一個輸入多工器(8)連接該解碼模組(4)的該等解碼器;及一個解碼決策控制模組(5)從該解碼模組(4)接收該症狀值總和及解碼狀態,並依據該症狀值總和,從該等解碼器選取一個解碼器,設其參數,並用該選取的解碼器解碼該收到的字。
- 如請求項1所述之資料儲存系統選擇解碼策略之裝置,還包括一個命令產生模組(6)可被該解碼決策控制模組(5)觸發而選擇性輸出一個重新讀取命令,使該讀取控制模組(1)重新讀取,並使該解碼配置控制模組(3)提供新編碼器配置。
- 如請求項1所述之資料儲存系統選擇解碼策略之裝置,其中每一個該些解碼器有一個對應的閾值,其中該解碼決策控制模組(5)比較該症狀值總和與該等閾值而選取一個解碼器。
- 如請求項3所述之資料儲存系統選擇解碼策略之裝 置,其中該解碼決策控制模組(5)執行一種方法而選取一個解碼器,該方法包括以下步驟:把該等閾值,從小到大,逐一與該症狀值總和比較;及若該症狀值總和小於目前閾值,則選取目前閾值對應的解碼器,否則把該症狀值總和與下一個閾值比較。
- 如請求項4所述之資料儲存系統選擇解碼策略之裝置,其中該解碼決策控制模組(5)執行的方法還包括以下步驟:若該症狀值總和不小於一個最大閾值,則選取該最大閾值對應的解碼器。
- 如請求項5所述之資料儲存系統選擇解碼策略之裝置,該解碼決策控制模組(5)執行的方法還包括以下步驟:用該解碼器碼模組(4)判斷解碼是否成功(S32),若解碼成功,則結束,否則判斷該選取的解碼器是否最後一個解碼器。
- 如請求項7所述之資料儲存系統選擇解碼策略之裝置,該解碼決策控制模組(5)執行的方法還包括以下步驟:若該選取的解碼器是最後一個解碼器,則結束,否則把該症狀值總和與下一個解碼器的閾值比較。
- 如請求項1所述之資料儲存系統選擇解碼策略之裝置,該解碼決策控制模組(5)執行的方法還包括以下步驟:用該解碼模組(4)計算該收到的字之症狀值總和及該收到的字的「0」與「1」的個數差的絕對值(S14);把該個數差的絕對值除以一個統計長度而得到一個個數差比值;判斷該個數差比值是否大於或等於一個偏差值(S16);若該個數差比值小於該偏差值,則依據該症狀值總和,從該等解碼器選取一個解碼器(S28);及若該個數差比值大於或等於該偏差值,則重新讀取一個收 到的字的步驟(S10)。
- 如請求項1所述之資料儲存系統選擇解碼策略之裝置,其中該解碼模組(4)產生若干LLR值,並依據被選取的解碼器的參數及該等LLR值解碼該收到的字。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW110124849A TWI769002B (zh) | 2021-07-06 | 2021-07-06 | 資料儲存系統選擇解碼策略之裝置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW110124849A TWI769002B (zh) | 2021-07-06 | 2021-07-06 | 資料儲存系統選擇解碼策略之裝置 |
Publications (2)
Publication Number | Publication Date |
---|---|
TWI769002B true TWI769002B (zh) | 2022-06-21 |
TW202303626A TW202303626A (zh) | 2023-01-16 |
Family
ID=83104155
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW110124849A TWI769002B (zh) | 2021-07-06 | 2021-07-06 | 資料儲存系統選擇解碼策略之裝置 |
Country Status (1)
Country | Link |
---|---|
TW (1) | TWI769002B (zh) |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI350066B (en) * | 2003-04-17 | 2011-10-01 | Icera Inc | Apparatus and method for turbo decoder termination |
US8347194B2 (en) * | 2008-05-09 | 2013-01-01 | Samsung Electronics Co., Ltd. | Hierarchical decoding apparatus |
CN110275796A (zh) * | 2018-03-16 | 2019-09-24 | 爱思开海力士有限公司 | 具有混合解码方案的存储器***及其操作方法 |
US20210075446A1 (en) * | 2019-09-11 | 2021-03-11 | SK Hynix Inc. | Quality of service of an adaptive soft decoder |
CN112951313A (zh) * | 2019-12-11 | 2021-06-11 | 三星电子株式会社 | 用于纠错的存储控制器、包括其的存储设备及其操作方法 |
-
2021
- 2021-07-06 TW TW110124849A patent/TWI769002B/zh active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI350066B (en) * | 2003-04-17 | 2011-10-01 | Icera Inc | Apparatus and method for turbo decoder termination |
US8347194B2 (en) * | 2008-05-09 | 2013-01-01 | Samsung Electronics Co., Ltd. | Hierarchical decoding apparatus |
CN110275796A (zh) * | 2018-03-16 | 2019-09-24 | 爱思开海力士有限公司 | 具有混合解码方案的存储器***及其操作方法 |
US20210075446A1 (en) * | 2019-09-11 | 2021-03-11 | SK Hynix Inc. | Quality of service of an adaptive soft decoder |
CN112951313A (zh) * | 2019-12-11 | 2021-06-11 | 三星电子株式会社 | 用于纠错的存储控制器、包括其的存储设备及其操作方法 |
Also Published As
Publication number | Publication date |
---|---|
TW202303626A (zh) | 2023-01-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10019313B2 (en) | Flash channel with selective decoder likelihood dampening | |
US8984376B1 (en) | System and method for avoiding error mechanisms in layered iterative decoding | |
US20160027521A1 (en) | Method of flash channel calibration with multiple luts for adaptive multiple-read | |
US9170876B1 (en) | Method and system for decoding encoded data stored in a non-volatile memory | |
US8990661B1 (en) | Layer specific attenuation factor LDPC decoder | |
US9294132B1 (en) | Dual-stage data decoding for non-volatile memories | |
US7853854B2 (en) | Iterative decoding of a frame of data encoded using a block coding algorithm | |
US20110231738A1 (en) | Error correction decoding apparatus and error correction decoding method | |
KR102415974B1 (ko) | 에러 정정 장치, 에러 정정 장치의 동작 방법, 그리고 에러 정정 장치를 포함하는 제어기 | |
US8935598B1 (en) | System and method for adaptive check node approximation in LDPC decoding | |
US20220075686A1 (en) | Memory system and control method | |
US7818650B2 (en) | Channel encoding apparatus and method | |
US20220416812A1 (en) | Log-likelihood ratio mapping tables in flash storage systems | |
US20190089384A1 (en) | Memory system | |
US20230360715A1 (en) | Selecting read reference voltage using historical decoding information | |
US11843393B2 (en) | Method and apparatus for decoding with trapped-block management | |
TWI769002B (zh) | 資料儲存系統選擇解碼策略之裝置 | |
TWI769001B (zh) | 資料儲存系統選擇解碼策略之方法 | |
US11159182B1 (en) | Systems and methods for decoding error correcting codes with historical decoding information | |
CN110289863B (zh) | 译码设备、方法及信号传输*** | |
US11204831B2 (en) | Memory system | |
JP7309551B2 (ja) | メモリシステム | |
JP7419113B2 (ja) | メモリシステム | |
US20240220355A1 (en) | Data recovery method for flash memory | |
US20240086280A1 (en) | Memory system and control method |