TWI767267B

TWI767267B - 記憶體控制器

Info

Publication number: TWI767267B
Application number: TW109122557A
Authority: TW
Inventors: 森郁
Original assignee: 華邦電子股份有限公司
Priority date: 2020-07-03
Filing date: 2020-07-03
Publication date: 2022-06-11
Also published as: TW202203013A

Abstract

一種記憶體控制器。記憶體控制器適用於偽靜態隨機存取記憶體。記憶體控制器包括模式暫存器、模式暫存器寫入控制器以及延遲控制器。模式暫存器用以依據寫入指示信號以產生延遲控制信號。模式暫存器寫入控制器用以在模式暫存器寫入動作中產生寫入指示信號，並依據晶片選擇信號以產生寫入遮蔽信號。延遲控制器依據延遲控制信號以及寫入遮蔽信號以產生延遲型態控制信號。

Description

記憶體控制器

本發明是有關於一種記憶體技術，且特別是有關於一種記憶體控制器。

偽靜態隨機存取記憶體（Pseudo Static Random Access Memory，以下簡稱pSRAM）是以DRAM作為記憶體晶胞陣列來儲存資料，並且重新設計DRAM的存取介面，使其相容於SRAM的存取介面，且存取時序的特性也與SRAM類似。

在習知的記憶體技術中，通常會利用記憶體控制器來判斷pSRAM是否發生自刷新碰撞（self refresh collision），並利用記憶體控制器來控制模式暫存器所產生的延遲控制信號LTCX2_t以及延遲控制器所產生的延遲型態控制信號LTNCY2_t的狀態，以設定pSRAM的存取延遲（latency）的延遲型態。

圖1A以及圖1B繪示習知的偽靜態隨機存取記憶體的信號時序圖。請參照圖1A以及圖1B，其為pSRAM執行於模式暫存器寫入（Mode Register Write，MRW）動作且操作於寫入模式下，當記憶體控制器判斷出自刷新碰撞並未發生，並將pSRAM的存取延遲調整為不同的延遲型態時，pSRAM所分別對應的信號時序圖。

在圖1A的情境中，當所述記憶體控制器欲將pSRAM的存取延遲從2倍的延遲時間調整為1倍的延遲時間（亦即，將延遲型態從固定延遲型態轉換至可變延遲型態）時，pSRAM的反相晶片選擇信號（Chip Select Signal）CS#被設定為低電壓準位，並且此時的延遲控制信號LTCX2_t以及延遲型態控制信號LTNCY2_t會先被設定為高電壓準位。

然而，在習知技術中，由於反相晶片選擇信號CS#從低電壓準位轉換至高電壓準位的時間區間（亦即，tCSH與tCSHI）的反應時間過短，使得延遲控制信號LTCX2_t以及延遲型態控制信號LTNCY2_t無法在所述時間區間中立即地轉換至低電壓準位。

在此情況下，可能會導致讀寫資料擷取（Read/Write Data Strobe）腳位（以下簡稱RWDS腳位）所輸出的讀寫資料擷取信號RWDS會在記憶體晶胞陣列進行寫入操作時，發生誤動作的情況。

相對的，在圖1B的情境中，當所述記憶體控制器欲將pSRAM的存取延遲從1倍的延遲時間調整為2倍的延遲時間（亦即，將延遲型態從可變延遲型態轉換至固定延遲型態）時，pSRAM的反相晶片選擇信號（Chip Select Signal）CS#被設定為低電壓準位，並且此時的延遲控制信號LTCX2_t以及延遲型態控制信號LTNCY2_t會先被設定為低電壓準位。

然而，由於反相晶片選擇信號CS#從低電壓準位轉換至高電壓準位的時間區間（亦即，tCSH與tCSHI）的反應時間過短，使得延遲控制信號LTCX2_t以及延遲型態控制信號LTNCY2_t無法在所述時間區間中立即地轉換至高電壓準位。

在此情況下，同樣可能會導致RWDS腳位所輸出的讀寫資料擷取信號RWDS會在記憶體晶胞陣列進行寫入操作時，發生誤動作的情況。

換言之，在上述圖1A以及圖1B的情況下，RWDS腳位所輸出的讀寫資料擷取信號RWDS會受到所述時間區間（亦即，tCSH與tCSHI）過短的影響，使得讀寫資料擷取信號RWDS會在記憶體晶胞陣列進行寫入操作時發生誤動作，進而造成pSRAM無法在正確的時序控制下寫入有效的資料，並導致整體的記憶體系統無法正常地運作。

本發明提供一種記憶體控制器，能夠有效地降低記憶體控制器在設定pSRAM的存取延遲的延遲型態時發生誤動作的情況，藉以提升記憶體系統的操作品質。

本發明的記憶體控制器適用於偽靜態隨機存取記憶體。記憶體控制器包括模式暫存器、模式暫存器寫入控制器以及延遲控制器。模式暫存器用以依據寫入指示信號以產生延遲控制信號。模式暫存器寫入控制器用以在模式暫存器寫入動作中產生寫入指示信號，並依據晶片選擇信號以產生寫入遮蔽信號。延遲控制器耦接至模式暫存器以及模式暫存器寫入控制器，並依據延遲控制信號以及寫入遮蔽信號以產生延遲型態控制信號。

基於上述，本發明諸實施例所述記憶體控制器可以在記憶體晶胞陣列進行寫入操作，並且在反相晶片選擇信號為禁能狀態時，使延遲控制器可以依據具有高電壓準位的寫入遮蔽信號而控制延遲型態控制信號維持於致能狀態，以使得RWDS腳位所輸出的讀寫資料擷取信號可在記憶體晶胞陣列進行寫入操作時不會發生誤動作，進而有效地提升記憶體系統的操作品質。

圖2是依照本發明的一實施例說明偽靜態隨機存取記憶體的概要示意圖。請參照圖2，pSRAM 200包括記憶體控制器300、輸入輸出介面、X解碼器電路、Y解碼器電路、記憶體晶胞陣列、資料閂鎖器電路及資料傳輸路徑。其中，本實施例的pSRAM 200可例如是以擴展序列週邊介面（Expanded Serial Peripheral Interface，以下簡稱xSPI）或HyperBus™介面作為其存取介面的xSPI pSRAM或HyperRAM pSRAM，但本發明並不加以限制。

在本實施例中，pSRAM 200的輸入輸出介面可依據反相晶片選擇信號CS#而提供晶片選擇信號CS_t至記憶體控制器300。其中，當晶片選擇信號CS_t為致能（例如為高電壓準位）時，pSRAM 200可以執行資料存取動作。而當晶片選擇信號CS_t為禁能（例如為低電壓準位）時，pSRAM 200則無法執行資料存取動作。其中，在本實施例中，晶片選擇信號CS_t與反相晶片選擇信號CS#的狀態可為互補。

需注意到的是，圖2所示的記憶體控制器300、輸入輸出介面、X解碼器電路、Y解碼器電路、記憶體晶胞陣列、資料閂鎖器電路及資料傳輸路徑的詳細功能及實施方式，可以由所屬技術領域的通常知識獲致足夠的教示、建議與實施說明。

圖3是依照本發明的一實施例說明圖2所示的記憶體控制器的電路示意圖。請參照圖3，記憶體控制器300可適用於圖2所示的pSRAM 200的記憶體控制器。在本實施例中，記憶體控制器300包括模式暫存器310、模式暫存器寫入控制器320、延遲控制器330以及自刷新控制器340。

在本實施例中，模式暫存器310接收寫入指示信號MRW_t以及模式暫存器寫入資料DATA，並依據寫入指示信號MRW_t以及模式暫存器寫入資料DATA以產生延遲控制信號LTCX2_t。其中，當延遲控制信號LTCX2_t為致能（例如為高電壓準位）狀態時，延遲控制信號LTCX2_t可指示延遲控制器330產生用以控制pSRAM 200的存取延遲為第一型態的延遲型態控制信號LTNCY2_t。相對的，當延遲控制信號LTCX2_t為禁能（例如為低電壓準位）狀態時，延遲控制信號LTCX2_t可指示延遲控制器330產生用以控制pSRAM 200的存取延遲為第二型態的延遲型態控制信號LTNCY2_t。

自刷新控制器340接收自刷新請求RE以及晶片選擇信號CS_t，並依據自刷新請求RE以及晶片選擇信號CS_t以產生自刷新等待信號WAITSR_t。

在本實施例中，模式暫存器寫入控制器320包括第一級電路321以及第二級電路322。模式暫存器寫入控制器320可通過第一級電路321來接收命令COM，並且依據命令COM來在模式暫存器寫入（MRW）動作中產生寫入指示信號MRW_t。藉此，模式暫存器寫入控制器320可通過寫入指示信號MRW_t來判斷出pSRAM 200是否執行MRW動作。

另一方面，第二級電路322耦接至第一級電路321。第二級電路322可依據寫入指示信號MRW_t、晶片選擇信號CS_t以及初始化控制信號CHRDY_t以產生寫入遮蔽信號WAITMRW_t。

具體而言，第二級電路322包括閂鎖器323、脈寬調整電路325、邏輯閘AND以及反相器INV7。其中，本實施例的邏輯閘AND可例如是及閘（AND Gate），但本發明並不限於此。

在本實施例中，脈寬調整電路325可接收晶片選擇信號CS_t，並針對晶片選擇信號CS_t的脈寬進行調整，以產生為互補的控制信號CSD_t以及反相控制信號CSD_c。此外，閂鎖器323耦接至脈寬調整電路325以及第一級電路321。閂鎖器323可依據控制信號CSD_t、反相控制信號CSD_c以及寫入指示信號MRW_t以產生輸出信號n01。

另一方面，邏輯閘AND的第一輸入端耦接至脈寬調整電路325，以接收控制信號CSD_t，邏輯閘AND的第二輸入端耦接至閂鎖器323，以接收輸出信號n01。並且，邏輯閘AND可對控制信號CSD_t以及輸出信號n01進行及運算，以於邏輯閘AND的輸出端產生寫入遮蔽信號WAITMRW_t。此外，反相器INV7的輸入端接收初始化控制信號CHRDY_t，反相器INV7的輸出端耦接至閂鎖器323。

關於脈寬調整電路325的細部電路架構，脈寬調整電路325包括反相器INV1、INV4、多個相互串接的反相器（例如，INV2與INV3）以及反及閘（NAND Gate）NAND。詳細來說，反相器INV1的輸入端接收晶片選擇信號CS_t。所述多個相互串接的反相器的輸入端耦接至反相器INV1的輸出端。反及閘NAND的第一輸入端耦接至反相器INV1的輸出端，反及閘NAND的第二輸入端耦接至所述多個相互串接的反相器的輸出端。並且，反及閘NAND可對反相器INV1所產生的信號以及所述多個相互串接的反相器所產生的信號進行反與及運算，以於反及閘NAND的輸出端產生控制信號CSD_t。

此外，反相器INV4的輸入端耦接至反及閘NAND的輸出端，以接收控制信號CSD_t。並且，反相器INV4可對控制信號CSD_t進行反相運算，以於反相器INV4的輸出端產生反相控制信號CSD_c。

關於閂鎖器323的細部電路架構，閂鎖器323包括三態反相器324、反相器INV5以及反或閘（NOR Gate）NOR。其中，本實施例的三態反相器324可以由反相器INV6、P型電晶體M1以及N型電晶體M2所構成。

詳細來說，在三態反相器324中，反相器INV6的輸入端可接收寫入指示信號MRW_t。P型電晶體M1可受控於控制信號CSD_t，且N型電晶體M2可受控於反相控制信號CSD_c。並且，閂鎖器323可依據控制信號CSD_t以及反相控制信號CSD_c的狀態而致能三態反相器324，以使P型電晶體M1以及N型電晶體M2可分別依據控制信號CSD_t以及反相控制信號CSD_c而被導通，進而使反相器INV6可於輸出端產生反相的寫入指示信號MRW_t。

此外，反或閘NOR的第一輸入端耦接至反相器INV7的輸出端，反或閘NOR的第二輸入端耦接至反相器INV6的輸出端。並且，反或閘NOR可對反相器INV7所產生的信號以及反相的寫入指示信號MRW_t進行反與或運算，以於反或閘NOR的輸出端產生輸出信號n01。另外，反相器INV5耦接於反或閘NOR的輸出端以及反或閘NOR的第二輸入端之間。因此，閂鎖器323可以通過反相器INV5而將輸出信號n01回授至反或閘NOR的第二輸入端。

需注意到的是，本實施例的閂鎖器323、三態反相器324以及脈寬調整電路325可以由本領域技術人員所熟知的閂鎖器、三態反相器（tri-state inverter）以及脈寬調整電路來實施，本發明並不侷限於上述所提出的電路架構。

另一方面，延遲控制器330耦接至模式暫存器310、模式暫存器寫入控制器320以及自刷新控制器340。在本實施例中，延遲控制器330可以依據自刷新等待信號WAITSR_t、延遲控制信號LTCX2_t以及寫入遮蔽信號WAITMRW_t以產生延遲型態控制信號LTNCY2_t。

值得一提的是，本實施例的延遲控制器330可以通過延遲型態控制信號LTNCY2_t來控制pSRAM 200的存取延遲為第一型態或第二型態。舉例而言，當延遲型態控制信號LTNCY2_t為致能狀態（例如為高電壓準位）時，所述存取延遲的延遲型態可被定義為固定延遲型態（對應於第一型態）。而當延遲型態控制信號LTNCY2_t為禁能狀態（例如為低電壓準位）時，所述存取延遲的延遲型態可被定義為可變延遲型態（對應於第二型態）。

進一步來說，在本實施例中，所述第一型態可對應於第一延遲時間，而所述第二型態可對應於第二延遲時間，並且所述第一延遲時間為所述第二延遲時間的整數倍（例如為2倍，但本發明並不限於此）。

關於延遲控制器330的細部電路架構，延遲控制器330包括邏輯閘OR1以及邏輯閘OR2，其中這些邏輯閘OR1、OR2可例如為或閘（OR Gate），但本發明並不限於此。具體而言，邏輯閘OR1的第一輸入端耦接至模式暫存器310，以接收延遲控制信號LTCX2_t，邏輯閘OR1的第二輸入端耦接至模式暫存器寫入控制器320，以接收寫入遮蔽信號WAITMRW_t。

此外，邏輯閘OR2的第一輸入端耦接至自刷新控制器340，以接收自刷新等待信號WAITSR_t，邏輯閘OR2的第二輸入端耦接至邏輯閘OR1的輸出端。並且，邏輯閘OR2可對自刷新等待信號WAITSR_t以及邏輯閘OR1所輸出的信號進行或運算，以於輸出端產生延遲型態控制信號LTNCY2_t。

也就是說，在本實施例中，當自刷新等待信號WAITSR_t、延遲控制信號LTCX2_t以及寫入遮蔽信號WAITMRW_t中的任一被設定為致能（例如為高電壓準位）時，延遲控制器330可通過延遲型態控制信號LTNCY2_t來控制pSRAM 200的存取延遲為所述第一型態（亦即，固定延遲型態）。

圖4是依照本發明的一實施例說明記憶體控制器控制偽靜態隨機存取記憶體的存取延遲從固定延遲型態轉換至可變延遲型態時的信號時序圖。其中，圖4實施例為假設pSRAM 200操作於寫入模式且並未發生自刷新碰撞。

在此請同時參照圖2至圖4，在本實施例中，當pSRAM 200操作於啟動（例如，開機）前的初始時間時，記憶體控制器300未執行MRW動作，並且初始化控制信號CHRDY_t可以被設定為禁能（例如為低電壓準位）狀態。在此情況下，模式暫存器寫入控制器320的閂鎖器323可依據為禁能的初始化控制信號CHRDY_t來初始化輸出信號n01，以使輸出信號n01於所述初始時間被設定為低電壓準位狀態。

接著，當pSRAM 200完成上電動作之後，初始化控制信號CHRDY_t可以再被設定為致能（例如為高電壓準位）狀態，並且完成初始化輸出信號n01的狀態。

接著，當pSRAM 200操作於時間區間T11時，反相晶片選擇信號CS#以及寫入指示信號MRW_t皆被設定為禁能（例如為低電壓準位）狀態。此時，脈寬調整電路325可依據為致能（例如為高電壓準位）的晶片選擇信號CS_t而產生具有高電壓準位的控制信號CSD_t以及具有低電壓準位的反相控制信號CSD_c。

在此情況下，三態反相器324的電晶體M1、M2會分別依據控制信號CSD_t以及反相控制信號CSD_c而被斷開，使得閂鎖器323可以將輸出信號n01的狀態進行閂鎖（亦即，輸出信號n01的狀態維持於低電壓準位）。在此同時，模式暫存器寫入控制器320可依據具有高電壓準位的控制信號CSD_t以及具有低電壓準位的輸出信號n01而產生為禁能（例如為低電壓準位）的寫入遮蔽信號WAITMRW_t。

值得一提的是，當pSRAM 200操作於時間區間T11的初始時間時，模式暫存器寫入控制器320可依據寫入指示信號MRW_t而判斷出記憶體控制器300未執行於MRW動作。

接著，當pSRAM 200操作於時間區間T11之後的時間區間T21時，反相晶片選擇信號CS#以及寫入指示信號MRW_t皆被設定為致能（例如為高電壓準位）狀態。此時，脈寬調整電路325可依據為禁能（例如為低電壓準位）的晶片選擇信號CS_t而產生具有低電壓準位的控制信號CSD_t以及具有高電壓準位的反相控制信號CSD_c。

在此情況下，三態反相器324的電晶體M1、M2會分別依據控制信號CSD_t以及反相控制信號CSD_c而被導通，使得閂鎖器323可以依據具有高電壓準位的寫入指示信號MRW_t以及具有高電壓準位的初始化控制信號CHRDY_t而產生具有高電壓準位的輸出信號n01。並且，模式暫存器寫入控制器320可依據輸出信號n01以及控制信號CSD_t而產生為禁能（例如為低電壓準位）的寫入遮蔽信號WAITMRW_t。

另一方面，當pSRAM 200操作於時間區間T21之後的時間區間T31時，表示pSRAM 200的記憶體晶胞陣列可以開始進行寫入操作。此時，反相晶片選擇信號CS#被設定為禁能（例如為低電壓準位）狀態，而寫入指示信號MRW_t可以在時間區間T31的初始時間維持於致能（例如為高電壓準位）狀態。因此，脈寬調整電路325可依據為致能（例如為高電壓準位）的晶片選擇信號CS_t而產生具有高電壓準位的控制信號CSD_t以及具有低電壓準位的反相控制信號CSD_c。

在此情況下，三態反相器324的電晶體M1、M2會分別依據控制信號CSD_t以及反相控制信號CSD_c而被斷開，使得閂鎖器323可以將輸出信號n01的狀態進行閂鎖（亦即，輸出信號n01的狀態維持於高電壓準位）。

在此同時，模式暫存器寫入控制器320可依據具有高電壓準位的控制信號CSD_t以及具有高電壓準位的輸出信號n01而產生為致能（例如為高電壓準位）的寫入遮蔽信號WAITMRW_t。

換言之，在pSRAM 200的記憶體晶胞陣列進行寫入操作（亦即，時間區間T31）中，延遲控制器330可以依據具有高電壓準位的寫入遮蔽信號WAITMRW_t而產生為致能的延遲型態控制信號LTNCY2_t，以使得RWDS腳位所輸出的讀寫資料擷取信號RWDS在記憶體晶胞陣列進行寫入操作時不會發生誤動作。

除此之外，在本實施例中，模式暫存器寫入控制器320可以在pSRAM 200的記憶體晶胞陣列進行寫入操作的初始時間時，判斷出pSRAM 200執行於MRW動作。並且，由於此時模式暫存器310會依據寫入指示信號MRW_t而產生為禁能的延遲控制信號LTCX2_t，因此，記憶體控制器300可以在pSRAM 200的記憶體晶胞陣列進行寫入操作時，將pSRAM 200的存取延遲設定為可變延遲型態，並且延遲型態控制信號LTNCY2_t仍可維持於高電壓準位。

接著，當pSRAM 200操作於時間區間T31之後的時間區間T41時，表示pSRAM 200的記憶體晶胞陣列已完成寫入操作。此時，反相晶片選擇信號CS#被設定為致能（例如為高電壓準位）狀態，而寫入指示信號MRW_t被設定為禁能（例如為低電壓準位）狀態。因此，脈寬調整電路325可依據為禁能（例如為低電壓準位）的晶片選擇信號CS_t而產生具有低電壓準位的控制信號CSD_t以及具有高電壓準位的反相控制信號CSD_c。

在此情況下，三態反相器324的電晶體M1、M2會分別依據控制信號CSD_t以及反相控制信號CSD_c而被導通，使得閂鎖器323可以依據具有低電壓準位的寫入指示信號MRW_t以及具有高電壓準位的初始化控制信號CHRDY_t而產生具有低電壓準位的輸出信號n01。並且，模式暫存器寫入控制器320可依據輸出信號n01以及控制信號CSD_t而產生為禁能（例如為低電壓準位）的寫入遮蔽信號WAITMRW_t。

圖5是依照本發明的一實施例說明記憶體控制器控制偽靜態隨機存取記憶體的存取延遲從可變延遲型態轉換至固定延遲型態時的信號時序圖。其中，圖5實施例為假設pSRAM 200操作於寫入模式且並未發生自刷新碰撞。

需注意到的是，在圖5所示的實施例中，pSRAM 200操作於時間區間T12～T22的操作細節可以參照圖4所示實施例中的時間區間T11～T21的相關說明來類推，故不再贅述。

在此請同時參照圖2、圖3以及圖5，當pSRAM 200操作於時間區間T22之後的時間區間T32時，表示pSRAM 200的記憶體晶胞陣列可以開始進行寫入操作。此時，反相晶片選擇信號CS#被設定為禁能（例如為低電壓準位）狀態，而寫入指示信號MRW_t可以在時間區間T32的初始時間維持於致能（例如為高電壓準位）狀態。因此，脈寬調整電路325可依據為致能（例如為高電壓準位）的晶片選擇信號CS_t而產生具有高電壓準位的控制信號CSD_t以及具有低電壓準位的反相控制信號CSD_c。

換言之，在pSRAM 200的記憶體晶胞陣列進行寫入操作（亦即，時間區間T32）中，延遲控制器330可以依據具有高電壓準位的寫入遮蔽信號WAITMRW_t而產生為致能的延遲型態控制信號LTNCY2_t，以使得RWDS腳位所輸出的讀寫資料擷取信號RWDS在記憶體晶胞陣列進行寫入操作時不會發生誤動作。

除此之外，在本實施例中，模式暫存器寫入控制器320可以在pSRAM 200的記憶體晶胞陣列進行寫入操作的初始時間時，判斷出pSRAM 200執行於MRW動作。並且，由於此時模式暫存器310會依據寫入指示信號MRW_t而產生為致能的延遲控制信號LTCX2_t，因此，記憶體控制器300可以在pSRAM 200的記憶體晶胞陣列進行寫入操作時，將pSRAM 200的存取延遲設定為固定延遲型態，並且延遲型態控制信號LTNCY2_t仍可維持於高電壓準位。

接著，當pSRAM 200操作於時間區間T32之後的時間區間T42時，表示pSRAM 200的記憶體晶胞陣列已完成寫入操作。此時，反相晶片選擇信號CS#被設定為致能（例如為高電壓準位）狀態，而寫入指示信號MRW_t被設定為禁能（例如為低電壓準位）狀態。因此，脈寬調整電路325可依據為禁能（例如為低電壓準位）的晶片選擇信號CS_t而產生具有低電壓準位的控制信號CSD_t以及具有高電壓準位的反相控制信號CSD_c。

依據上述圖4以及圖5實施例的說明內容可以得知，無論記憶體控制器300欲將pSRAM 200的存取延遲從可變延遲型態轉換至固定延遲型態，或者是將pSRAM 200的存取延遲從固定延遲型態轉換至可變延遲型態，並且，即使pSRAM 200操作在反應時間較短的時間區間tCSH、tCSHI中，本實施例的RWDS腳位所輸出的讀寫資料擷取信號RWDS在記憶體晶胞陣列進行寫入操作時，可不受延遲型態的誤解而發生誤動作。

綜上所述，本發明所述記憶體控制器可以在記憶體晶胞陣列進行寫入操作，並且在反相晶片選擇信號為禁能狀態時，使延遲控制器可以依據具有高電壓準位的寫入遮蔽信號而控制延遲型態控制信號維持於致能狀態，以使得RWDS腳位所輸出的讀寫資料擷取信號可在記憶體晶胞陣列進行寫入操作時不會發生誤動作，進而有效地提升記憶體系統的操作品質。

200:偽靜態隨機存取記憶體 300:記憶體控制器 310:模式暫存器 320:模式暫存器寫入控制器 321:第一級電路 322:第二級電路 323:閂鎖器 324:三態反相器 325:脈寬調整電路 330:延遲控制器 340:自刷新控制器 AND、OR1、OR2:邏輯閘 COM:命令 CS_t:晶片選擇信號 CSD_t:控制信號 CSD_c:反相控制信號 CHRDY_t:初始化控制信號 DATA:模式暫存器寫入資料 INV1～INV7:反相器 LTCX2_t:延遲控制信號 LTNCY2_t:延遲型態控制信號 NOR:反或閘 NAND:反及閘 n01:輸出信號 MRW_t:寫入指示信號 M1、M2:電晶體 RE:自刷新請求 RWDS:讀寫資料擷取信號 T11～T41、T12～T42、tCSH、tCSHI:時間區間 WAITSR_t:自刷新等待信號 WAITMRW_t:寫入遮蔽信號

圖1A以及圖1B繪示習知的偽靜態隨機存取記憶體的信號時序圖。圖2是依照本發明的一實施例說明偽靜態隨機存取記憶體的概要示意圖。圖3是依照本發明的一實施例說明圖2所示的記憶體控制器的電路示意圖。圖4是依照本發明的一實施例說明記憶體控制器控制偽靜態隨機存取記憶體的存取延遲從固定延遲型態轉換至可變延遲型態時的信號時序圖。圖5是依照本發明的一實施例說明記憶體控制器控制偽靜態隨機存取記憶體的存取延遲從可變延遲型態轉換至固定延遲型態時的信號時序圖。

300:記憶體控制器

310:模式暫存器

320:模式暫存器寫入控制器

321:第一級電路

322:第二級電路

323:閂鎖器

324:三態反相器

325:脈寬調整電路

330:延遲控制器

340:自刷新控制器

AND、OR1、OR2:邏輯閘

COM:命令

CS_t:晶片選擇信號

CSD_t:控制信號

CSD_c:反相控制信號

CHRDY_t:初始化控制信號

DATA:模式暫存器寫入資料

INV1~INV7:反相器

LTCX2_t:延遲控制信號

LTNCY2_t:延遲型態控制信號

NOR:反或閘

NAND:反及閘

n01:輸出信號

MRW_t:寫入指示信號

M1、M2:電晶體

RE:自刷新請求

WAITSR_t:自刷新等待信號

WAITMRW_t:寫入遮蔽信號

Claims

一種記憶體控制器，適用於偽靜態隨機存取記憶體，包括：模式暫存器，用以依據寫入指示信號以產生延遲控制信號；模式暫存器寫入控制器，用以在模式暫存器寫入動作中產生所述寫入指示信號，並依據晶片選擇信號以產生寫入遮蔽信號；以及延遲控制器，耦接至所述模式暫存器以及所述模式暫存器寫入控制器，並依據所述延遲控制信號以及所述寫入遮蔽信號以產生延遲型態控制信號。
如請求項1所述的記憶體控制器，其中於所述晶片選擇信號被致能下，所述模式暫存器寫入控制器依據所述寫入指示信號判斷所述模式暫存器寫入動作是否被執行，並且所述模式暫存器寫入控制器依據判斷結果以產生所述寫入遮蔽信號，以使所述延遲控制器通過所述延遲型態控制信號來控制所述偽靜態隨機存取記憶體的存取延遲為第一型態或第二型態。
如請求項2所述的記憶體控制器，其中當所述寫入指示信號指示所述模式暫存器寫入動作被執行時，所述模式暫存器寫入控制器產生為致能的所述寫入遮蔽信號，並使所述延遲控制器通過所述延遲型態控制信號來控制所述偽靜態隨機存取記憶體的所述存取延遲為所述第一型態。
如請求項3所述的記憶體控制器，其中所述第一型態對應於第一延遲時間，所述第二型態對應於第二延遲時間，其中所述第一延遲時間為所述第二延遲時間的整數倍。
如請求項1所述的記憶體控制器，還包括：自刷新控制器，用以依據自刷新請求以及所述晶片選擇信號以產生自刷新等待信號，其中，所述延遲控制器還耦接至所述自刷新控制器，並且所述延遲控制器還依據所述自刷新等待信號以產生所述延遲型態控制信號。
如請求項5所述的記憶體控制器，其中所述延遲控制器包括：第一邏輯閘，其第一輸入端接收所述延遲控制信號，其第二輸入端接收所述寫入遮蔽信號；以及第二邏輯閘，其第一輸入端接收所述自刷新等待信號，其第二輸入端耦接至所述第一邏輯閘的輸出端，其輸出端產生所述延遲型態控制信號。
如請求項5所述的記憶體控制器，其中當所述自刷新等待信號、所述延遲控制信號以及所述寫入遮蔽信號中的任一為致能時，所述延遲控制器通過所述延遲型態控制信號來控制所述偽靜態隨機存取記憶體的所述存取延遲為所述第一型態。
如請求項1所述的記憶體控制器，其中所述模式暫存器寫入控制器包括：第一級電路，用以依據命令以產生所述寫入指示信號；以及第二級電路，耦接至所述第一級電路，並依據所述寫入指示信號、所述晶片選擇信號以及初始化控制信號，以產生所述寫入遮蔽信號。
如請求項8所述的記憶體控制器，其中所述第二級電路包括：脈寬調整電路，接收所述晶片選擇信號，並依據所述晶片選擇信號產生控制信號以及反相控制信號；閂鎖器，耦接至所述脈寬調整電路以及所述第一級電路，並依據所述控制信號、所述反相控制信號以及所述寫入指示信號以產生輸出信號；以及邏輯閘，其第一輸入端接收所述控制信號，其第二輸入端接收所述輸出信號，其輸出端產生所述寫入遮蔽信號。
如請求項9所述的記憶體控制器，其中所述脈寬調整電路針對所述晶片選擇信號的脈寬進行調整以產生為互補的所述控制信號以及反相控制信號。