TWI765049B - 半導體裝置及半導體裝置的製造方法 - Google Patents
半導體裝置及半導體裝置的製造方法 Download PDFInfo
- Publication number
- TWI765049B TWI765049B TW107117588A TW107117588A TWI765049B TW I765049 B TWI765049 B TW I765049B TW 107117588 A TW107117588 A TW 107117588A TW 107117588 A TW107117588 A TW 107117588A TW I765049 B TWI765049 B TW I765049B
- Authority
- TW
- Taiwan
- Prior art keywords
- semiconductor wafer
- electrode
- protective film
- hole
- hole portion
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
- H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
- H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
- H01L2224/02165—Reinforcing structures
- H01L2224/02166—Collar structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05556—Shape in side view
- H01L2224/05558—Shape in side view conformal layer on a patterned surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
- H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/1301—Shape
- H01L2224/13016—Shape in side view
- H01L2224/13018—Shape in side view comprising protrusions or indentations
- H01L2224/13019—Shape in side view comprising protrusions or indentations at the bonding interface of the bump connector, i.e. on the surface of the bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/13144—Gold [Au] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/1354—Coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8119—Arrangement of the bump connectors prior to mounting
- H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/81385—Shape, e.g. interlocking features
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
- H01L2225/06558—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having passive surfaces facing each other, i.e. in a back-to-back arrangement
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Wire Bonding (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
半導體裝置,具備配置成彼此對向的第一半導體晶片(10)及第二半導體晶片(20)。第一半導體晶片(10),具有設置於第一孔部(122)的第一連接部(13),且第二半導體晶片(20),具有以形成於第二電極部(21)的表面、第二孔部(222)的側面、及第二保護膜(22)的表面的凹狀金屬膜構成的導電性的第二連接部(23)。第一電極部(11)與第二電極部(21),經由第一連接部(13)及第二連接部(23)而電連接。
Description
本申請係對於2017年5月30日申請的日本申請的日本特願2017-107035主張優先權利益,援用該日本申請中記載的所有記載內容。
本發明關於半導體裝置及半導體裝置的製造方法。
於專利文獻1,揭示了具備外部連接用的凸塊電極的半導體裝置。於此積體電路裝置,於與構裝對象方的配線導體側的凸塊電極對應的位置設置凹處,藉由將各凸塊電極與該凹處嵌合而將半導體裝置的晶片相對於構裝對象方定位後,成為將凸塊電極與構裝對象方的配線導體接合。
又,於專利文獻2,揭示了具備由柱形凸塊(stud bump)構成的零件端子的電子零件。在該電子零件中,零件端子具有凹部,且成為於該凹部嵌入基板端子的尖端的狀態下,零件端子與構裝基板的基板端子接合。
專利文獻1:日本特開平6-268016號公報。
專利文獻2:日本特開2014-154603號公報。
然而,在專利文獻1的半導體裝置中,由於有需要藉由蝕刻等的方法於配線導體形成凹處的工序,故製造工序變得複雜。因此,恐會有無法容易地製造上述半導體裝置之虞。
又,在專利文獻2的電子零件,也需要有藉由對成形工具進行加壓而於零件端子形成凹部的工序,上述成形工具係具備藉由矽的結晶異方性蝕刻而形成的四角錐形狀的成形凸部。因此,會有無法容易地製造上述電子零件之虞。
因此,本發明的課題,在於提供可容易地製造的半導體裝置。
本發明一態樣的半導體裝置,具備配置成彼此對向的第一半導體晶片及第二半導體晶片,該第一半導體晶片,具有:第一電極部,設置於與該第二半導體晶片對向的對向面;以及第一保護膜,配置於與該第二半導體晶片對向的部分且設置有該第一電極部露出的第一孔部;並且該第二半導體晶片,具有:第二電極部,設置於與該第一半導體晶片對向的對向面;以及第二保護膜,配置於與該第一半導體晶片對向的部分且設置有該第二電極部露出的第二孔部;該半導體裝置中,該第一半導體晶片,具有設置於該第一孔部,且從該第一孔部朝向該第二孔部突出的導電性的第一連接部,該第二半導體晶片,具有以形成於該第二電極部的表面、該第二孔部的側面、及該第二保護膜的表面的凹狀金屬膜構成的導電性的第二連接部,該第一電極部與該第二電極部,經由該第一連接部及該第二連接部而電連接。
又,本發明一態樣的半導體裝置的製造方法,該半導體裝置具備配置成彼此對向的第一半導體晶片及第二半導體晶片,該第一半導體晶片,具有:第一電極部,設置於與該第二半導體晶片對向的對向面;以及第一保護膜,配置於與該第二半導體晶片對向的部分且設置有該第一電極部露出的第一孔部;並且該第二半導體晶片,具有:第二電極部,設置於與該第一半導體晶片對向的對向面;以及第二保護膜,配置於與該第一半
導體晶片對向的部分且設置有該第二電極部露出的第二孔部;其中,該第一半導體晶片,具有設置於該第一孔部,且從該第一孔部朝向該第二孔部突出的導電性的第一連接部,該第二半導體晶片,具有以形成於該第二電極部的表面、該第二孔部的側面、及該第二保護膜的表面的凹狀金屬膜構成的導電性的第二連接部,該第一電極部與該第二電極部,經由該第一連接部及該第二連接部而電連接;該半導體裝置的製造方法,具有以下工序:於該第一半導體晶片形成該第一電極部,且以覆蓋該第一電極部的方式形成該第一保護膜後,以該第一電極部露出的方式形成該第一孔部;於該第二半導體晶片形成該第二電極部,且以覆蓋該第二電極部的方式形成該第二保護膜後,以該第二電極部露出的方式形成該第二孔部;於該第一孔部形成金屬膜而形成該第一連接部;以及於該第二電極部的表面、該第二孔部的側面、及該第二保護膜的表面形成金屬膜而形成該第二連接部。
根據上述態樣的半導體裝置,例如,藉由於第二電極部的表面、第二孔部的側面、及第二保護膜的表面形成金屬膜,而能夠形成以凹狀金屬膜構成的第二連接部,因此能夠省略用於形成第二連接部的孔形成工序,而使製造工序簡略化。其結果,能夠提供可容易地製造的半導體裝置。即,僅於第二電極部的表面、第二孔部的側面、及第二保護膜的表面形成金屬膜,便成為凹狀。
根據上述態樣的半導體裝置的製造方法,由於藉由於第二電極部的表面、第二孔部的側面、及第二保護膜的表面形成金屬膜,而形成以凹狀金屬膜構成的第二連接部,因此無需進行用於形成第二連接部的孔形成,能夠使製造工序簡略化。由此,能夠容易地製造半導體裝置。
1:半導體裝置
10:第一半導體晶片
11:第一電極部
12:第一保護膜
121:第一凸部
122:第一孔部
13:第一凸塊
131:第一部分
132:第二部分
133:***側凹部
20:第二半導體晶片
21:第二電極部
22:第二保護膜
221:第二凸部
222:第二孔部
23:第二凸塊
231:第三部分
232:第四部分
233:被***側凹部
24:凹狀金屬部
25:金屬膜
圖1係本發明的第一實施形態的半導體裝置的剖面示意圖。
圖2係用以對圖1的半導體裝置的製造工序進行說明的示意圖。
圖3係接續圖2,用以對圖1的半導體裝置的製造工序進行說明的示意圖。
圖4係接續圖3,用以對圖1的半導體裝置的製造工序進行說明的示意圖。
圖5係接續圖4,用以對圖1的半導體裝置的製造工序進行說明的示意圖。
圖6係本發明的第二實施形態的半導體裝置的剖面示意圖。
圖7係本發明的第三實施形態的半導體裝置的剖面示意圖。
圖8係本發明的第四實施形態的半導體裝置的剖面示意圖。
圖9係本發明的第五實施形態的半導體裝置的剖面示意圖。
圖10係本發明的第六實施形態的半導體裝置的剖面示意圖。
圖11係本發明的第七實施形態的半導體裝置的剖面示意圖。
以下,依據所附的圖式對本發明的實施形態進行說明。再者,在以下的說明中,雖然根據需要而使用表示特定的方向、位置的用語(例如,包含「上」、「下」、「側」、「端」的用語),但是這些用語的使用,係為了容易地理解參照圖式的發明,並非藉由這些用語的意思來限定本發明的技術性範圍。又,以下的說明,本質上只不過是例示,並非意圖限制本發明、其適用物、或其用途。進而,圖式為示意性的圖,各尺寸的比率等與現實不同。
(第一實施形態)
如圖1所示,本發明的第一實施形態的半導體裝置1,具備配置成彼此相向的第一半導體晶片10、與第二半導體晶片20。第一半導體晶片10,例如為LED(即,發光二極體),第二半導體晶片20,例如為LSI(大型積體電路)。
第一半導體晶片10,具有導電性的第一電極部11、絕緣性的第一保護膜12、與導電性的第一凸塊13。再者,第一凸塊13,為第一連接部的一例。
第一電極部11,以金屬膜,例如金屬構成,且配置於與第二半導體晶片20對向的對向面101。
第一保護膜12,以絕緣膜,例如以氧化矽膜(SiO2)構成,且覆蓋第一電極部11,並且配置於與第二半導體晶片20對向的部分,於其底部設置第一電極部11露出的第一孔部122。詳細而言,第一保護膜12,具有從第一孔部122的開口緣部朝向第二半導體晶片20突出的第一凸部121,於與此第一凸部121的第二半導體晶片20對向的前端部,設置第一孔部122。
第一凸塊13,例如為以金(Au)構成的凹狀金屬膜,且設置於第一孔部122,從第一孔部122朝向後述的第二半導體晶片20的第二孔部222(即,往圖1的下方)突出。詳細而言,第一凸塊13,具有:第一部分131,設置於第一孔部122的內部;以及第二部分132,從設置於該第一部分131上的第一孔部122的開口緣部,沿著與第一保護膜12的第二半導體晶片20對向的表面而從第一孔部122離開的方向突出。
又,於與第一凸塊13的第二部分132的第二半導體晶片20對向的前端部,設置凹處的一例的***側凹部133。
第二半導體晶片20,具有導電性的第二電極部21、絕緣性的第二保護膜22、與導電性的第二凸塊23。再者,第二凸塊23為第二連接部的一例。
第二電極部21,以金屬膜,例如金屬構成,且配置於與第一半導體晶片10對向的對向面201。
第二保護膜22,以絕緣膜,例如氮化矽膜(SiN)構成,且覆蓋第二電極部21,並且配置於與第一半導體晶片10對向的部分,於其底部設置第二電極部21露出的第二孔部222。詳細而言,第二保護膜22,具有從第二孔部222的開口緣部朝向第一半導體晶片10突出的第二凸部221,且於該第二凸部221的與第一半導體晶片10對向的前端部,設置有第二孔部222。
第二凸塊23,係例如以金(Au)構成的凹狀金屬膜,設置於第二孔部222,且從第二孔部222朝向第一孔部122(即,往圖1的上方)突出。詳細而言,第二凸塊23,具有:第三部分231,設置於第二孔部222的內部;以及第四部分232,設置於該第三部分231上且從第二孔部222的開口緣部沿著第二保護膜22的與第一半導體晶片10對向的表面往從第二孔部222離開的方向突出。
又,於與第二凸塊23的第一電極部11對向的前端部,設置可***第一凸塊13的凹處的一例的被***側凹部233。在上述半導體裝置1,第一凸塊13的前端部之***側凹部133的周緣部、與第二凸塊23的被***側凹部233的底部接觸,而第一電極部11與第二電極部21電連接,由此,第一半導體晶片10與第二半導體晶片20電連接。
再者,將第一凸塊13的第二部分132中的與第一半導體晶片10及第二半導體晶片20的彼此對向的第一方向(即,圖1的上下方向)正交的第二
方向(即,圖1的左右方向)的最大寬度設為第一寬度W1,將第二孔部222的第二方向上的最大開口寬度設為第二寬度W2,將第二凸塊23的第四部分232中的第二方向之最大寬度設為第三寬度W3。上述半導體裝置1,構成為第一寬度W1小於第二寬度W2,且第二寬度W2小於第三寬度W3。即,具有第三寬度W3>第二寬度W2>第一寬度W1的關係。
接著,參照圖2至圖5,對上述半導體裝置1的製造方法進行說明。
如圖2至圖4所示,於第一半導體晶片10形成第一電極部11,且以覆蓋第一電極部11的方式形成第一保護膜12後,以第一電極部11露出的方式形成第一孔部122,另一方面,於第二半導體晶片20形成第二電極部21,且以覆蓋第二電極部21的方式形成第二保護膜22後,以第二電極部21露出的方式形成第二孔部222。
接著,如圖5所示,遍及第一電極部11的表面111、上述第一孔部122的側面1221、及第一保護膜12的表面123形成金屬膜(成膜)而形成第一凸塊13,另一方面,遍及第二電極部21的表面211、第二孔部222的側面2221、及第二保護膜22的表面223形成金屬膜而形成以凹狀金屬膜構成的第二凸塊23。
然後,將第一凸塊13***至第二凸塊23的凹處233,將第一半導體晶片10與第二半導體晶片20進行積層。對已積層的第一半導體晶片10及第二半導體晶片20進行加熱,接合第一凸塊13及第二凸塊23,而結束於圖1所示的半導體裝置1的製造。
如此一來,根據上述半導體裝置1的製造方法,由於藉由於第二電極部21的表面、第二孔部222的側面、及第二保護膜22的表面形成金屬膜,
而形成以凹狀金屬膜構成的第二凸塊23,因此無需進行用於形成第二凸塊23的孔形成,能夠使製造工序簡略化。由此,能夠容易地製造半導體裝置1。
即,在上述半導體裝置1中,例如,藉由於第二電極部21的表面、第二孔部222的側面、及第二保護膜22的表面形成金屬膜,而能夠形成以凹狀金屬膜構成的第二凸塊23,因此能夠省略用於形成第二凸塊23的孔形成工序,使製造工序簡略化。其結果,能夠提供可容易地製造的半導體裝置1。
又,第一凸塊13,以形成於第一電極部11的表面、第一孔部122的側面、及第一保護膜12的表面的凹狀金屬膜而構成。由此,能夠省略用於形成第一凸塊13的孔形成工序,使製造工序簡略化。
又,第二孔部222的寬度W2,小於第二凸塊23的寬度W3,且大於第一凸塊13的寬度W1。由此,能夠容易地對第一半導體晶片10與第二半導體晶片20進行位置對準。這在上述半導體裝置1具有適合於微凸塊的凸塊構造的情況下,特別有效。
又,在上述半導體裝置1的製造方法中,具有將第一凸塊13***至第二凸塊23的被***側凹部233且將第一半導體晶片10與第二半導體晶片20進行積層的工序、與對已積層的第一半導體晶片10及第二半導體晶片20進行加熱而接合第一凸塊13及第二凸塊23的工序。由此,能夠對第一半導體晶片10與第二半導體晶片20在進行了精細的位置對準的前提下,進行加熱接合。因此,例如,即使在第一半導體晶片10與第二半導體晶片20使用了熱膨脹率不同的構件的情況下,也能夠獲得精度高的半導體裝置1。
再者,第一寬度W1、第二寬度W2、及第三寬度W3,不限於具有第三寬度W3>第二寬度W2>第一寬度W1的關係的情況,只要具有第三寬度W3≧第一寬度W1的關係即可。例如,也可以具有第三寬度W3>第一寬度
W1>第二寬度W2的關係。此情況,第二半導體晶片20的第二凸塊23的被***側凹部233的側面2331,係朝向其底面而接近中心的傾斜面,該傾斜面與第一半導體晶片10的第一凸塊13的側面接觸。由此,能夠提高第一凸塊13與第二凸塊23的接合強度。
又,也可以藉由將已積層的第一半導體晶片10及第二半導體晶片20進行加熱及加壓,接合第一凸塊13及第二凸塊23。
本發明,例如,也可適用於MEMS(Micro Electro Mechanical Systems)。
(第二實施形態)
如圖6所示,本發明的第二實施形態的半導體裝置1,在第一凸塊13構成為可與第二凸塊23的被***側凹部233的底部及內側部接觸的這方面,與第一實施形態的半導體裝置1不同。
如此,藉由使第一凸塊13構成可與第二凸塊23的被***側凹部233的底部及內側部接觸,能夠提高第一凸塊13與第二凸塊23的接合強度。
(第三實施形態)
如圖7所示,本發明的第三實施形態的半導體裝置1,在第一保護膜12的凸部(即,嵌合凸部)121從第一孔部122的開口緣部朝向第二半導體晶片20突出,且其外側部構成為與第二凸塊23的被***側凹部233的內側部接觸而可嵌合於被***側凹部233的這方面,與第一實施形態的半導體裝置1不同。
如此,藉由從第一孔部122的開口緣部朝向第二半導體晶片20突出,且於第一保護膜12設置嵌合凸部121,能夠提高第一凸塊13與第二凸塊
23的接合強度,該嵌合凸部121係其外側部與第二凸塊23的被***側凹部233的內側部接觸而可嵌合於被***側凹部233。
再者,在第三實施形態的半導體裝置1,雖然於第一凸塊13未設置***側凹部133,但不限於此,也可以如第一實施形態的半導體裝置1的第一凸塊13,設置***側凹部133。
又,在第三實施形態的半導體裝置1,第一凸塊13雖然設置成於與第一孔部122的外側部之間形成間隙,但不限於此。例如,第一凸塊13也可以設置成與第一孔部122的外側部接觸(即,於第一孔部122的內部整體)。
(其他的實施形態)
於圖7所示的半導體裝置1中,第一保護膜12的嵌合凸部121,不限於構成為可與第二凸塊23的被***側凹部233嵌合的情況。例如,嵌合凸部121,也可以以在其外側部與第二凸塊23的被***側凹部233的內側部之間形成間隙的方式構成為可***。此情況,第一保護膜12的嵌合凸部121,可以***至第二凸塊23的被***側凹部233而配置於被***側凹部233的內部,也可以如第一實施形態般,配置於被***側凹部233的外部。
又,於圖7所示的半導體裝置1中,第一凸塊13,不限於設置成在與第一孔部122的外側部之間形成間隙的情況,也可以以第一部分、與第二部分構成,該第一部分設置於第一孔部122的內部,該第二部分設置於該第一部分上且從第一孔部122的開口緣部沿著第一保護膜12的與第二半導體晶片20對向的表面而往從第一孔部122離開的方向突出。此時,能夠以覆蓋第二保護膜22的第二凸部221的前端部之第一保護膜12的與第二半導體晶片20對向的表面的一部分或全部的方式,使第二部分突出。
(第四實施形態)
第二連接部,不限於為第二凸塊23的情況。例如,如圖8所示,第二連接部,也可以是小於第二保護膜22的膜厚H1的膜厚H2的凹狀金屬膜24。再者,於圖8,示出第一凸塊13與凹狀金屬膜24連接前的狀態。
(第五實施形態)
再者,第二連接部,不限於為形成在第二電極部21的表面、第二孔部222的側面、及第二保護膜22的表面的凹狀金屬膜的情況,例如,也可以如圖9所示,為僅形成於第二電極部21的表面的金屬膜25。再者,於圖9,示出第一凸塊13與金屬膜25連接前的狀態。
(第六實施形態)
第一凸塊13,不限於以形成於第一電極部11的表面111、第一孔部122的側面1221、及第一保護膜12的表面123的凹狀金屬膜而構成的情況。例如,也可以如圖10所示,第一凸塊13,以從第一電極部11的表面111朝向第二電極部21突出的凸狀金屬膜構成。再者,於圖10,示出第一凸塊13與凹狀金屬膜24連接前的狀態。
(第七實施形態)
第一連接部,不限於從第一孔部122朝向第二孔部222突出的導電性的第一凸塊13的情況。例如,如圖11所示,也可以是從第一半導體晶片10的對向面101朝向第二半導體晶片20突出的凸狀的第一電極部11。再者,於圖11,示出第一電極部11與凹狀金屬膜24連接前的狀態。
以上,雖然已參照圖式而對本發明的一實施形態詳細地說明,但最後,對本發明的各種實施形態進行說明。再者,在以下的說明,作為一例,也添加參照符號而記載。
本發明的一實施形態的半導體裝置1,具備配置成彼此對向的第一半導體晶片10及第二半導體晶片20,該第一半導體晶片10,具有:第一電極部11,設置於與該第二半導體晶片20對向的對向面101;以及第一保護膜12,配置於與該第二半導體晶片20對向的部分且設置有該第一電極部11露出的第一孔部122;並且該第二半導體晶片20,具有:第二電極部21,設置於與該第一半導體晶片10對向的對向面201;以及第二保護膜22,配置於與該第一半導體晶片10對向的部分且設置有該第二電極部21露出的第二孔部222;該半導體裝置1中,該第一半導體晶片10,具有設置於該第一孔部122,且從該第一孔部122朝向該第二孔部222突出的導電性的第一凸塊13,該第二半導體晶片20,具有以形成於該第二電極部21的表面、該第二孔部222的側面、及該第二保護膜22的表面的凹狀金屬膜構成的導電性的第二凸塊23,該第一電極部11與該第二電極部21,經由該第一凸塊13及該第二凸塊23而電連接。
根據上述實施形態的半導體裝置1,藉由於第二電極部21的表面211、第二孔部222的側面2221、及第二保護膜22的表面223形成金屬膜,能夠形成以凹狀金屬膜構成的第二凸塊23,因此能夠省略用於形成第二凸塊23的孔形成工序,使製造工序簡略化。其結果,能夠提供可容易地製造的半導體裝置1。
本發明的一實施形態的半導體裝置1,該第一凸塊13,以形成於該第一電極部11的表面111、該第一孔部122的側面1221、及該第一保護膜12的表面123的凹狀金屬膜構成。
根據上述實施形態的半導體裝置1,能夠省略用於形成第一凸塊13的孔形成工序,使製造工序簡略化。
本發明的一實施形態的半導體裝置1,該第二孔部222的寬度W2,小於該第二凸塊23的寬度W3,且大於該第一凸塊13的寬度W1。
根據上述實施形態的半導體裝置1,能夠容易地對第一半導體晶片10與第二半導體晶片20進行位置對準。
本發明的一實施形態的半導體裝置1,該第一凸塊13,構成為可與該第二凸塊23的凹處233中的底面及內面接觸。
根據該實施形態的半導體裝置1,能夠提高第一凸塊13與第二凸塊23的接合強度。
本發明的一實施形態的半導體裝置1,該第一保護膜12,具有可與該第一凸塊13的凹處233嵌合的嵌合凸部121。
根據上述實施形態的半導體裝置1,能夠提高第一凸塊13與第二凸塊23的接合強度。
本發明的一實施形態的半導體裝置1的製造方法,該半導體裝置1具備配置成彼此對向的第一半導體晶片10及第二半導體晶片20,該第一半導體晶片10,具有:第一電極部11,設置於與該第二半導體晶片20對向的對向面101;以及第一保護膜12,配置於與該第二半導體晶片20對向的部分且設置有該第一電極部11露出的第一孔部122;並且該第二半導體晶片20,具有:第二電極部21,設置於與該第一半導體晶片10對向的對向面201;以及第二保護膜22,配置於與該第一半導體晶片10對向的部分且設置有該第二電極部21露出的第二孔部222;其中,該第一半導體晶片10,具有設置於該第一孔部122,且從該第一孔部122朝向該第二孔部222突出的導電性的第一凸塊13,該第二半導體晶片20,具有以形成於該第二電極部21的表面211、該第二孔部222的側面2221、及該第二保護膜22的表面223的凹狀金屬
膜構成的導電性的第二凸塊23,該第一電極部11與該第二電極部21,經由該第一凸塊13及該第二凸塊23而電連接;半導體裝置1的製造方法,具有以下工序:於該第一半導體晶片10形成該第一電極部11,且以覆蓋該第一電極部11的方式形成該第一保護膜12後,以該第一電極部11露出的方式形成該第一孔部122;於該第二半導體晶片20形成該第二電極部21,且以覆蓋該第二電極部21的方式形成該第二保護膜22後,以該第二電極部21露出的方式形成該第二孔部222;於該第一孔部122形成金屬膜而形成該第一凸塊13;以及於該第二電極部21的表面211、該第二孔部222的側面2221、及該第二保護膜22的表面223形成金屬膜而形成該第二凸塊23。
根據上述實施形態的半導體裝置的製造方法,由於藉由於第二電極部21的表面211、第二孔部222的側面2221、及第二保護膜22的表面223形成金屬膜,而形成以凹狀金屬膜構成的第二凸塊23,因此能夠省略用於形成第二凸塊23的孔形成工序,使製造工序簡略化。由此,能夠容易地製造的半導體裝置1。
本發明的一實施形態的半導體裝置1的製造方法,具有以下工序:將該第一凸塊13***至該第二凸塊23的凹處233,且積層該第一半導體晶片10與該第二半導體晶片20;以及對已積層的該第一半導體晶片10及該第二半導體晶片20進行加熱,而接合該第一凸塊13及該第二凸塊23。
根據上述實施形態的半導體裝置的製造方法,能夠對第一半導體晶片10與第二半導體晶片20在進行了精細的位置對準的前提下,進行加熱接合。因此,例如,即使在第一半導體晶片10與第二半導體晶片20使用熱膨脹率不同的構件的情況下,也能夠獲得精度高的半導體裝置1。
再者,藉由適宜組合上述各種實施形態或變形例中的任意的實施形態或變形例,能夠發揮各自具有的效果。又,可進行實施形態彼此的組合、實施例彼此的組合、或實施形態與實施例的組合,並且可進行不同的實施形態或實施例之中的特徵彼此的組合。
1:半導體裝置
10:第一半導體晶片
101、201:對向面
11:第一電極部
12:第一保護膜
121:第一凸部
122:第一孔部
13:第一凸塊
131:第一部分
132:第二部分
133:***側凹部
20:第二半導體晶片
21:第二電極部
22:第二保護膜
221:第二凸部
222:第二孔部
23:第二凸塊
231:第三部分
232:第四部分
233:被***側凹部
W1:第一寬度
W2:第二寬度
W3:第三寬度
Claims (7)
- 一種半導體裝置,具備配置成彼此對向的第一半導體晶片及第二半導體晶片,該第一半導體晶片,具有:第一電極部,設置於與該第二半導體晶片對向的對向面;以及第一保護膜,配置於與該第二半導體晶片對向的部分且設置有該第一電極部露出的第一孔部;並且該第二半導體晶片,具有:第二電極部,設置於與該第一半導體晶片對向的對向面;以及第二保護膜,配置於與該第一半導體晶片對向的部分且設置有該第二電極部露出的第二孔部;其中,該第一半導體晶片,具有設置於該第一孔部,且從該第一孔部朝向該第二孔部突出的導電性的第一連接部,在該第一連接部的前端部設置第一凹處;該第二半導體晶片,具有以形成於該第二電極部的表面、該第二孔部的側面、及該第二保護膜的表面的金屬膜構成的導電性的第二連接部,在該第二連接部的前端部設置第二凹處;該第一電極部與該第二電極部,經由該第一連接部及該第二連接部而電連接,形成有由該第一凹處的內面及該第二凹處的底面所圍成的空間。
- 如請求項1的半導體裝置,其中,該第一連接部,以形成於該第一電極部的表面、該第一孔部的側面、及該第一保護膜的表面的金屬膜構成。
- 如請求項1或2的半導體裝置,其中,該第二孔部的寬度,小於該第二連接部的寬度,且大於該第一連接部的寬度。
- 如請求項1或2的半導體裝置,其中,該第一連接部,構成為可與該第二凹處中的底面及內面接觸。
- 如請求項1或2的半導體裝置,其中,該第一保護膜,具有可與該第二凹處嵌合的嵌合凸部。
- 一種半導體裝置的製造方法,該半導體裝置具備配置成彼此對向的第一半導體晶片及第二半導體晶片,該第一半導體晶片,具有:第一電極部,設置於與該第二半導體晶片對向的對向面;以及第一保護膜,配置於與該第二半導體晶片對向的部分且設置有該第一電極部露出的第一孔部;並且該第二半導體晶片,具有:第二電極部,設置於與該第一半導體晶片對向的對向面;以及第二保護膜,配置於與該第一半導體晶片對向的部分且設置有該第二電極部露出的第二孔部;其中,該第一半導體晶片,具有設置於該第一孔部,且從該第一孔部朝向該第二孔部突出的導電性的第一連接部,在該第一連接部的前端部設置第一凹處;該第二半導體晶片,具有以形成於該第二電極部的表面、該第二孔部的側面、及該第二保護膜的表面的金屬膜構成的導電性的第二連接部,在該第二連接部的前端部設置第二凹處;該第一電極部與該第二電極部,經由該第一連接部及該第二連接部而電連接,形成有由該第一凹處的內面及該第二凹處的底面所圍成的空間;其中,該製造方法具有以下工序: 於該第一半導體晶片形成該第一電極部,且以覆蓋該第一電極部的方式形成該第一保護膜後,以該第一電極部露出的方式形成該第一孔部;於該第二半導體晶片形成該第二電極部,且以覆蓋該第二電極部的方式形成該第二保護膜後,以該第二電極部露出的方式形成該第二孔部;於該第一孔部形成金屬膜而形成該第一連接部;以及於該第二電極部的表面、該第二孔部的側面、及該第二保護膜的表面形成金屬膜而形成該第二連接部。
- 如請求項6的半導體裝置的製造方法,其具有以下工序:將該第一連接部***至該第二凹處,且積層該第一半導體晶片與第二半導體晶片;以及對已積層的該第一半導體晶片及該第二半導體晶片進行加熱,而接合該第一連接部及第二連接部。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017-107035 | 2017-05-30 | ||
JP2017107035A JP2020123597A (ja) | 2017-05-30 | 2017-05-30 | 半導体装置および半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
TW201911527A TW201911527A (zh) | 2019-03-16 |
TWI765049B true TWI765049B (zh) | 2022-05-21 |
Family
ID=64455332
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW107117588A TWI765049B (zh) | 2017-05-30 | 2018-05-23 | 半導體裝置及半導體裝置的製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US11342308B2 (zh) |
JP (1) | JP2020123597A (zh) |
CN (1) | CN110692128B (zh) |
TW (1) | TWI765049B (zh) |
WO (1) | WO2018220998A1 (zh) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108807316B (zh) * | 2017-08-14 | 2020-07-10 | 苏州捷芯威半导体有限公司 | 半导体封装结构及半导体器件 |
JP7334435B2 (ja) * | 2019-03-22 | 2023-08-29 | 富士電機株式会社 | 半導体装置および半導体装置の検査方法 |
US11315871B2 (en) * | 2019-06-13 | 2022-04-26 | Nanya Technology Corporation | Integrated circuit device with bonding structure and method of forming the same |
JP2021048259A (ja) * | 2019-09-18 | 2021-03-25 | キオクシア株式会社 | 半導体装置および半導体装置の製造方法 |
TWI795156B (zh) * | 2021-09-02 | 2023-03-01 | 日商鎧俠股份有限公司 | 半導體裝置及半導體裝置之製造方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006020509A1 (en) * | 2004-08-11 | 2006-02-23 | Allergan, Inc. | Container system |
US20140027900A1 (en) * | 2012-07-25 | 2014-01-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Bump Structure for Yield Improvement |
US20150115440A1 (en) * | 2012-08-29 | 2015-04-30 | Panasonic Intellectual Property Management Co., Ltd. | Semiconductor device |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6489345A (en) * | 1987-09-29 | 1989-04-03 | Fujitsu Ltd | Metal bump and manufacture thereof |
JPH06268016A (ja) | 1993-03-11 | 1994-09-22 | Fuji Electric Co Ltd | 集積回路装置の実装方法 |
JP3413120B2 (ja) | 1999-02-23 | 2003-06-03 | ローム株式会社 | チップ・オン・チップ構造の半導体装置 |
US6965166B2 (en) | 1999-02-24 | 2005-11-15 | Rohm Co., Ltd. | Semiconductor device of chip-on-chip structure |
JP2000252413A (ja) * | 1999-02-26 | 2000-09-14 | Rohm Co Ltd | 半導体装置 |
JP2004158701A (ja) | 2002-11-07 | 2004-06-03 | Seiko Epson Corp | 素子チップ実装用のバンプ構造及びその形成方法 |
TWI263856B (en) * | 2004-11-22 | 2006-10-11 | Au Optronics Corp | IC chip, IC assembly and flat display |
TWI273667B (en) * | 2005-08-30 | 2007-02-11 | Via Tech Inc | Chip package and bump connecting structure thereof |
US8803333B2 (en) * | 2012-05-18 | 2014-08-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Three-dimensional chip stack and method of forming the same |
JP2014154603A (ja) | 2013-02-05 | 2014-08-25 | Ricoh Co Ltd | 電子部品の実装方法、電子部品実装体の製造方法、スタッドバンプの製造方法並びに成形ツール |
KR102627991B1 (ko) * | 2016-09-02 | 2024-01-24 | 삼성디스플레이 주식회사 | 반도체 칩, 이를 구비한 전자장치 및 반도체 칩의 연결방법 |
-
2017
- 2017-05-30 JP JP2017107035A patent/JP2020123597A/ja active Pending
-
2018
- 2018-04-04 CN CN201880035847.XA patent/CN110692128B/zh active Active
- 2018-04-04 WO PCT/JP2018/014411 patent/WO2018220998A1/ja active Application Filing
- 2018-04-04 US US16/618,056 patent/US11342308B2/en active Active
- 2018-05-23 TW TW107117588A patent/TWI765049B/zh active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006020509A1 (en) * | 2004-08-11 | 2006-02-23 | Allergan, Inc. | Container system |
US20140027900A1 (en) * | 2012-07-25 | 2014-01-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Bump Structure for Yield Improvement |
US20150115440A1 (en) * | 2012-08-29 | 2015-04-30 | Panasonic Intellectual Property Management Co., Ltd. | Semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
CN110692128B (zh) | 2023-05-26 |
JP2020123597A (ja) | 2020-08-13 |
TW201911527A (zh) | 2019-03-16 |
US11342308B2 (en) | 2022-05-24 |
US20210134758A1 (en) | 2021-05-06 |
CN110692128A (zh) | 2020-01-14 |
WO2018220998A1 (ja) | 2018-12-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI765049B (zh) | 半導體裝置及半導體裝置的製造方法 | |
CN108352355B (zh) | 具有预模制双引线框的半导体*** | |
KR101366461B1 (ko) | 반도체 디바이스 및 그 제조 방법 | |
US8907471B2 (en) | Window interposed die packaging | |
JP3939429B2 (ja) | 半導体装置 | |
JP5972172B2 (ja) | 半導体装置 | |
TWI604587B (zh) | 穿矽孔堆疊結構暨其製作方法 | |
KR101266642B1 (ko) | 집적 회로 및 본드 패드 형성 방법 | |
US10410944B2 (en) | Semiconductor device | |
TW200832674A (en) | Electronic component contained substrate | |
CN101233073A (zh) | 微机电***封装和互连 | |
US9403672B2 (en) | Chip package and method of manufacturing the same | |
JP5861711B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP2005051239A (ja) | 再接続可能なチップインターフェースおよびチップパッケージ | |
JP7025948B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP5300753B2 (ja) | 3次元集積回路積上げ用システム及び方法 | |
US10276463B2 (en) | Semiconductor device and method for manufacturing the same | |
US20190202685A1 (en) | Chip package and chip packaging method | |
JP2007142026A (ja) | インターポーザとその製造方法及び半導体装置 | |
WO2014142178A1 (ja) | 半導体チップ及び半導体チップを有する半導体装置 | |
JP2022009109A (ja) | 撮像装置及び半導体装置 | |
JP4466497B2 (ja) | センサモジュール | |
JP2004221347A (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
JPH02229454A (ja) | 半導体装置 | |
JP2011018672A (ja) | 半導体装置およびその製造方法 |