TWI762445B - 半導體裝置、系統晶片、行動裝置以及半導體系統 - Google Patents

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Abstract

一種半導體裝置包括：半導體基板；以及多個金屬層， 位於所述半導體基板上方。所述金屬層中的第一金屬層包括：多個第一電源軌條，在第一方向上延伸並提供第一電壓；多個第二電源軌條，在所述第一方向上延伸並提供第二電壓；以及第一導體，與所述第一電源軌條中的每一者的一端成一體，且在第二方向上延伸。所述第一方向垂直於所述第二方向。所述第一電壓是接地電壓及電源電壓中的一者，且所述第二電壓是所述接地電壓及所述電源電壓中的另一者。

Description

半導體裝置、系統晶片、行動裝置以及半導體 系統
本發明概念是有關於半導體裝置。更具體而言，本發明概念是有關於具有導電條(conductive strip)(即，電源軌條)的半導體裝置，電壓源藉由所述電源軌條而連接至所述裝置的電子元件。
[優先權聲明]
本申請案主張於2015年7月16日提出申請的韓國專利申請案第10-2015-0101007號的優先權，所述韓國專利申請案的揭露內容全文併入本案供參考。
例如記憶體裝置、積體電路(integrated circuit，IC)、智慧型電話、或平板個人電腦(personal computer，PC)等電子裝置包括電源軌條，由電壓源所提供的操作電壓沿所述電源軌條而分別供應至所述電子裝置的各電子元件(例如，電晶體、記憶體胞 元、及正反器(flip-flop))。操作電壓的穩定供應對於電子裝置的可靠性而言至關重要。具體而言，電子元件的操作電壓的瞬時下降可致使電子元件發生故障。壓降(voltage drop)指代由電壓源供應至電性電路的能量因所述電路的被動式元件而減少的量。
當電壓源藉由共用導電路徑(例如由電源軌條所提供者)而連接至電路的主動式元件或「電子」元件時，被供應至所述電子元件中沿所述導電路徑而相對靠近所述電壓源的一者的電壓(第一電壓)高於被供應至所述電子元件中沿所述導電路徑而更遠離所述電壓源的另一者的電壓(第二電壓)。因此，在其中自電壓源輸出的電壓突然變化的情形中(即，在出現壓降的情形中)，第二電壓的變化可大於第一電壓的變化。
因此，電子裝置的電路的被電源軌條連接至電壓源且沿由所述電源軌條提供的導電路徑而相對遠離所述電壓源的電子元件可易於發生故障，或最起碼可較所述電路的更靠近電壓源的另一(其他)電子元件更易於發生故障。
根據本發明概念的態樣，提供一種半導體裝置，所述半導體裝置包括：半導體基板；以及多個金屬層，在所述半導體基板上安置於彼此上方，且其中所述金屬層中的至少一者中的每一者包括：多個第一電源軌條，專用於連接至第一電壓，且所述多個第一電源軌條中的每一者在第一方向上縱向延伸；多個第二電 源軌條，專用於連接至第二電壓，且所述多個第二電源軌條中的每一者在所述第一方向上縱向延伸；以及第一導體，在所述第一電源軌條的第一端處分別與所述第一電源軌條中的每一者成一體，且在第二方向上跨越所述第一電源軌條。
根據本發明概念的另一態樣，提供一種系統晶片(system on chip)，所述系統晶片包括：處理器；以及硬體組件，連接至所述處理器。所述處理器及所述硬體組件中的至少一個元件包括：半導體基板；以及多個金屬層，安置於所述半導體基板上方。所述多個金屬層中的第一金屬層包括：多個第一電源軌條，在第一方向上延伸且提供第一電壓；多個第二電源軌條，在所述第一方向上延伸且提供第二電壓；以及第一導體，耦合至所述第一電源軌條中的每一者的一端並在第二方向上延伸。
根據本發明概念的又一態樣，提供一種行動裝置，所述行動裝置包括：處理器；記憶體，用以與所述處理器進行通訊；以及硬體組件，用以與所述處理器進行通訊。所述處理器、所述記憶體、及所述硬體組件中的至少一個元件包括：半導體基板；以及多個金屬層，安置於所述半導體基板上方。所述多個金屬層中的第一金屬層包括：多個第一電源軌條，在第一方向上延伸且提供第一電壓；多個第二電源軌條，在所述第一方向上延伸且提供第二電壓；以及第一導體，耦合至所述第一電源軌條中的每一者的一端並在第二方向上延伸。
根據本發明概念的又一態樣，提供一種半導體裝置，所 述半導體裝置包括：半導體基板；主動式電子元件，以在第一方向及第二方向上排成陣列的形式安置於所述半導體基板的上部部分處，所述第一方向及所述第二方向分別平行於所述基板的上表面；多個第一電源軌條，所述多個第一電源軌條中的每一者橫跨所述主動式電子元件的所述陣列而在所述第一方向上縱向延伸；多個第二電源軌條，所述多個第二電源軌條中的每一者橫跨所述主動式電子元件的所述陣列而在所述第一方向上縱向延伸；導體，在所述第一電源軌條的第一端處分別與所述第一電源軌條中的每一者成一體；第三電源軌條，安置於所述第一電源軌條上方並在所述第二方向上橫跨所述第一電源軌條延伸；以及第一組通路，將所述第三電源軌條電性連接至所述第一電源軌條。所述主動式電子元件中分別在所述第一方向上在所述第三電源軌條與所述導體之間的位置處電性連接至所述第一電源軌條中的相應一者及所述第二電源軌條中的相應一者。
根據本發明概念的又一態樣，提供一種半導體系統，所述半導體系統包括：半導體基板；主動式電子元件，以在第一方向及第二方向上排成陣列的形式安置於所述半導體基板的第一區的上部部分處，所述第一方向及所述第二方向分別平行於所述基板的上表面；硬巨集(hard macro)，安置於所述半導體基板的第二區的上部部分處；金屬層，在所述半導體基板上安置於多個不同的水平處，所述多個不同的水平中的每一者均高於邏輯閘及所述硬巨集的水平；第一組通路；以及第二組通路。所述金屬層中 的第一金屬層包括：多個第一電源軌條，所述多個第一電源軌條中的每一者在所述第一方向上橫跨所述主動式電子元件的所述陣列縱向延伸；多個第二電源軌條，所述多個第二電源軌條中的每一者在所述第一方向上橫跨所述主動式電子元件的所述陣列縱向延伸；以及導體，在所述第一電源軌條的第一端處分別與所述第一電源軌條中的每一者成一體。所述金屬層中的另一者安置於所述第一金屬層上方並包括在所述第二方向上橫跨所述第一電源軌條延伸的第三電源軌條、及在所述第二方向上橫跨所述第二電源軌條延伸的第四電源軌條。所述第一組通路將所述第三電源軌條電性連接至所述第一電源軌條。所述第二組通路將所述第四電源軌條電性連接至所述第二電源軌條。所述主動式電子元件的所述陣列在所述第一方向上位於所述第三電源軌條與所述導體之間，且所述主動式電子元件中的每一者電性連接至所述第一電源軌條中的相應一者以及所述第二電源軌條中的相應一者。
100:半導體裝置
110:半導體基板
111:第一主動式區
113:主動式區
115:硬巨集
120、120-1、120-2:第一金屬層
121-1、121-2、121-3、121-n:第一電源軌條
123-1~123-3:第二電源軌條
125-1~125-5:邏輯閘
127-1:第一導體
127-2:第二導體
129-1~129-10:金屬觸點
130:第二金屬層
140:第三金屬層
150:第四金屬層
160:第五金屬層
170:第六金屬層
191:第三電源軌條
193:第四電源軌條
200:半導體晶圓
210:晶片
220A、220B:遮罩
300:半導體系統
301:匯流排
310:中央處理單元(CPU)
320:第一硬體(H/W)組件
330:第二硬體(H/W)組件
340:第三硬體(H/W)組件
400:半導體系統
401:互連
410:硬體(H/W)組件/中央處理單元(CPU)
415:硬體(H/W)組件/通訊模組
415-1:用於藍牙通訊的收發機
415-2:用於Wi-Fi通訊的收發機
415-3:GPS接收器
420:硬體(H/W)組件/圖形處理單元(GPU)
425:硬體(H/W)組件/輸入/輸出(I/O)介面
430:硬體(H/W)組件/第一記憶體控制器
435:第一記憶體
440:硬體(H/W)組件/顯示控制器
445:顯示器
450:硬體(H/W)組件/第二記憶體控制器
455:第二記憶體
460:硬體(H/W)組件/通用串列匯流排(USB)控制器
470:硬體(H/W)組件/照相機控制器
475:照相機
480:硬體(H/W)組件/除錯控制器
M1:第一金屬互連
M2:第二金屬互連
M3:第三金屬互連
M4:第四金屬互連
M5:第五金屬互連
M6:第六金屬互連
Mi:上金屬層
n+、p+:雜質區
SV1(=VDD/VSS):第一電壓
SV2(=VSS/VDD):第二電壓
VIA0:通路
VIA1:第一通路
VIA2:第二通路
VIA3:第三通路
VIA4:第四通路
VIA5:第五通路
VIAVD、VIAVS:通路
X、Y:方向
圖1是半導體裝置的各元件的剖視圖。
圖2A是根據本發明概念的具有圖1中所示類型的半導體裝置的一個實例中，第一金屬層的部分及上金屬層的部分的平面圖。
圖2B是圖2A中所示第一金屬層的所述部分及上金屬層的所述部分的立體圖。
圖3是根據本發明概念的具有圖1中所示類型的半導體裝置的另一實例中，第一金屬層的部分及上金屬層的部分的平面圖。
圖4是根據本發明概念使用遮罩形成金屬層的一個實例的程序的概念圖。
圖5是根據本發明概念使用遮罩形成金屬層的另一實例的程序的概念圖。
圖6是根據本發明概念包括半導體裝置的電子系統的實例的方塊圖。
圖7是根據本發明概念包括半導體裝置的電子系統的另一實例的方塊圖。
參照圖1，半導體裝置100可包括：半導體基板110；以及多個金屬互連，在半導體基板110上安置於彼此上方。舉例而言，半導體裝置100可具有在半導體基板110上安置於彼此上方的第一金屬互連M1至第六金屬互連M6。金屬互連M1至M6在裝置100中彼此佔據不同的水平。此外，金屬互連M1至M6可在豎直方向上(由例如層間介電層等絕緣材料)彼此均勻地間隔開，但本發明概念並非僅限於此種特徵。如稍後將更詳細地闡述，金屬互連M1至M6可各自將電源電壓及接地電壓電性連接至裝置100的主動式電子組件。金屬互連M1至M6可分別為金屬層120至160。
半導體裝置100亦可包括多組通路。舉例而言，第一通路VIA1可對第一金屬互連M1或第一金屬層120與第二金屬互連M2或第二金屬層130進行連接。第二通路VIA2可對第二金屬互連M2或第二金屬層130與第三金屬互連M3或第三金屬層140進行連接。第三通路VIA3可對第三金屬互連M3或第三金屬層140與第四金屬互連M4或第四金屬層150進行連接。第四通路VIA4可對第四金屬互連M4或第四金屬層150與第五金屬互連M5或第五金屬層160進行連接。第五通路VIA5可對第五金屬互連M5或第五金屬層160與第六金屬互連M6或第六金屬層170進行連接。通路VIA0可對多個雜質區與第一金屬互連M1或第一金屬層120進行連接，及/或可對電晶體的閘極(閘電極)與第一金屬互連M1或第一金屬層120進行連接。
為簡明起見，將在以下詳細說明中使用其中金屬互連M1至M6分別為金屬層120至160的實例。
儘管圖1中示出六個金屬層120至170及六組通路VIA，然而半導體裝置100可具有其他數目的金屬層及對應組的通路VIA。
在此實例中，半導體基板110為矽基板。其可為P型基板或N型基板。在本實例中(即，僅用於說明及闡述)，半導體基板110如圖1中所示為P型基板。
半導體基板110內可形成有多個主動式區111及113。主動式區111及113中的每一者可包括至少一個p+區及/或一個n+ 雜質區。更具體而言，主動式區111及113中的每一者可包括多個n+雜質區或多個p+雜質區。至少一個電晶體可由該些雜質區構成。亦即，所述雜質區可各自包括至少一個汲極區及至少一個源極區。半導體裝置100亦可包括一或多個電晶體的閘極、多晶矽層、及金屬觸點。因此，主動式區111及113中的每一者處可安置有至少一個記憶體胞元。所述記憶體胞元可為揮發性記憶體胞元或非揮發性記憶體胞元。
在為一或多個揮發性記憶體胞元的情形中，所述一或多個揮發性記憶體胞元可為隨機存取記憶體(random access memory，RAM)、動態隨機存取記憶體(dynamic RAM，DRAM)、靜態隨機存取記憶體(static RAM，SRAM)、閘流體隨機存取記憶體(thyristor RAM，T-RAM)、零電容器隨機存取記憶體(zero capacitor RAM，Z-RAM)、或雙電晶體隨機存取記憶體(twin transistor RAM，TTRAM)的一或多個揮發性記憶體胞元，但並非僅限於此。在為一或多個非揮發性記憶體胞元的情形中，所述一或多個非揮發性記憶體胞元可為唯讀記憶體(read-only memory，ROM)、電可抹除可程式化唯讀記憶體(electrically erasable programmable ROM，EEPROM)、快閃記憶體(例如，反及型快閃記憶體或反或型快閃記憶體)、磁性隨機存取記憶體(magnetic RAM，MRAM)、自旋轉移矩磁性隨機存取記憶體(spin-transfer torque MRAM)、鐵電式隨機存取記憶體(ferroelectric RAM，FeRAM)、相變隨機存取記憶體(phase-change RAM，PRAM)、 或電阻式隨機存取記憶體(resistive RAM，RRAM)的一或多個非揮發性記憶體胞元，但並非僅限於此。
因此，半導體裝置100可為具有採用以下的類型的反及型快閃記憶體：智慧卡(smart card)、安全數位(secure digital，SD)卡、微安全數位卡(micro SD card)、多媒體卡(multimedia card，MMC)、嵌式多媒體卡(embedded MMC，eMMC)、嵌式多晶片封裝(embedded multi-chip package，eMCP)、完美頁反及(perfect page NAND，PPN)、通用快閃儲存器(universal flash storage，UFS)、固態驅動機(solid state drive，SSD)、或嵌式固態驅動機。
在具有圖1中所示類型的某些半導體裝置100中，主動式區111及113中的每一者均具有用於形成或構成硬巨集的多個雜質區(例如p+區及n+區)。硬巨集可由一或多個硬體組件組成。以上所提及的揮發性記憶體或非揮發性記憶體可為硬巨集的實例，但本發明概念並非僅限於此類實例。硬巨集亦可實施邏輯閘-即在執行布林函數(Boolean function)時所使用的實體元件。
所述硬體組件可為智慧財產(intellectual property，IP)。此處，用語「硬體組件」或「智慧財產」指代可在積體電路(IC)、系統晶片(SoC)、或應用處理器(application processor，AP)中使用的功能區塊。
所述智慧財產(或功能區塊)可為中央處理單元(central processing unit，CPU)、處理器、多核心處理器的核心、記憶體裝 置、通用串列匯流排(universal serial bus，USB)、周邊組件互連(peripheral component interconnect，PCI)、數位訊號處理器(digital signal processor，DSP)、有線介面、無線介面、控制器、硬體編解碼器、視訊模組(例如，照相機介面、聯合圖像專家組(Joint Photographic Experts Group，JPEG)處理器、視訊處理器、或混合器等)、三維(three-dimensional，3D)圖形核心、音訊系統、緩衝器、或驅動器。本文所用用語「功能區塊」指代具有獨特特徵的電路或硬體模組。
另外，所述硬巨集可為類比-數位轉換器(analog-to-digital converter，ADC)及/或數位-類比轉換器(digital-to-analog converter，DAC)。所述硬巨集亦可為標準胞元。所述標準胞元可為用於提供布林邏輯函數(例如，及、或、反及、互斥或(XOR)、互斥反或(XNOR)、或者反相器)的互連結構及電晶體結構的群組。
圖2A及圖2B說明根據本發明概念的半導體裝置的實例，包括第一金屬互連的實例，例如第一金屬層120-1及上金屬層Mi。在由圖1及圖2A及圖2B示出的本發明概念的實例中，圖1中示出的金屬層120至160中的一或多者可具有與圖2A及圖2B中示出的第一金屬層120-1類似的結構。
第一金屬互連(例如，第一金屬層120-1)可包括多個第一電源軌條121-1至121-n(其中，「n」是至少為4的自然數)、多個第二電源軌條123-1至123-3、及第一導體127-1。在其中所 述第一金屬互連為金屬層(即，第一金屬層120-1)的情形中，第一電源軌條121-1至121-n、第二電源軌條123-1至123-3、及第一導體127-1彼此鄰接。此外，第一金屬層120-1、第一電源軌條121-1至121-n、第二電源軌條123-1至123-3、及第一導體127-1可位於共同的(水平)平面中。就此方面而言，用語「平面」指代具有均勻厚度的層。具體而言，在此實例中，第一電源軌條121-1至121-n、第二電源軌條123-1至123-3、及第一導體127-1具有共面的上表面及共面的下表面。在下文中，所述金屬互連中的所有者將分別被闡述為金屬層。
硬巨集115及多個邏輯閘125-1至125-5可安置於半導體基板110的上部部分處。舉例而言，硬巨集115中的至少一部分可在圖1所示裝置100中設置於第一主動式區111的上部部分處，且邏輯閘125-1至125-5中的每一者中的至少一部分可設置於第二主動式區113的上部部分處。此外，硬巨集115可安置於第一金屬層120-1的第一導體127-1旁邊，但本發明概念並非僅限於此。
第一電源軌條121-1至121-n中的每一者可在第一水平方向(圖中的X軸方向)上延伸且可傳輸第一電壓SV1。第二電源軌條123-1至123-3中的每一者可在第一方向(即，X軸方向)上延伸且可傳輸第二電壓SV2。第一電源軌條121-1至121-n可在第二水平方向(圖中的Y軸方向)上彼此間隔開規則的間隔，但本發明概念並非僅限於此。第二電源軌條123-1至123-3亦可在第二水平方向上彼此間隔開規則的間隔，但本發明概念並非僅限於此。
第一電壓SV1可為供應電壓VDD及接地電壓VSS中的一者，且第二電壓SV2可為供應電壓VDD及接地電壓VSS中的另一者。供應電壓僅指代較接地電壓高的電壓。
此外，在以上說明中，用語「軌條」指代由導電材料形成的任意條，且因此可包括具有通常被稱作跡線(trace)、條帶(strap)、或金屬線(wire)等類型的任意導體。所述導電材料可為例如銅、銀、金、鋁、或鎢等金屬，但本發明概念並非僅限於該些實例。
第一導體127-1可在第一電源軌條121-1至121-n的對應端處耦合(或連接)至第一電源軌條121-1至121-n中的每一者，並可在第二方向(Y軸方向)上延伸。第一導體127-1可由例如銅、銀、金、鋁、或鎢等金屬形成，但本發明概念並非僅限於該些實例。第一方向(即，X軸方向)與第二方向(即，Y軸方向)可相互垂直。第一電源軌條121-1至121-n與第二電源軌條123-1至123-3可在第二方向上交錯地安置。
假若如在傳統金屬層的情形中一樣第一金屬層120不包括第一導體127-1，則在第一電源軌條121-1至121-n中的每一者的一端(即，圖2中的左端)處(即，在距上金屬層Mi(其中i=2~6)的電源軌條191最遠的側處)可發生大的瞬時壓降(instantaneous voltage drop，IVD)。在此種情形中，邏輯閘125-1至125-5(尤其是邏輯閘125-1、125-3、及125-5)將易於發生故障。然而，根據本發明概念的此實例，第一導體127-1在第一電源軌條121-1至 121-n的相應端處耦合(或連接)至第一電源軌條121-1至121-n。因此，如上所述根據本發明概念的半導體裝置可不遭受由具有電源軌條的傳統半導體裝置中的瞬時壓降造成的問題。
如標記所清楚地表示，包括電源軌條193(第三電源軌條)的上述上金屬層Mi可為第二金屬層130至第六金屬層170中的任意一者。較佳地，上金屬層Mi為第三金屬層140或第五金屬層160。在任一情形中，上金屬層Mi可包括用於供應第一電壓SV1的第三電源軌條191及用於供應第二電壓SV2的第四電源軌條193。第三電源軌條191及第四電源軌條193中的每一者可在第二方向(即，Y軸方向)上延伸。應注意，在圖2所示實例中，為簡明起見，示出上金屬層Mi的僅第三電源軌條191及第四電源軌條193、以及第一金屬層120的僅第一電源軌條121-1至121-n及第二電源軌條123-1至123-3以及第一導體127-1。
第一電源軌條121-1至121-n可藉由通路VIAVD而與第三電源軌條191連接。在其中第三電源軌條191構成第三金屬層140的實例中，通路VIAVD可包括多組豎直地對齊的通路(在所示實例中為四組通路)，所述多組豎直地對齊的通路中的每一組包括通路VIA2中的一者及通路VIA1中的一者。第二電源軌條123-1至123-3可藉由通路VIAVS而與第四電源軌條193連接。同樣地，在其中第四電源軌條193構成第三金屬層140的實例中，通路VIAVS可包括多組豎直地對齊的通路(在所示實例中為三組通路)，所述多組豎直地對齊的通路中的每一組亦包括通路VIA2中 的一者及通路VIA1中的一者。
在某些實例中，多個金屬(豎直)觸點129-1至129-10可連接至第一金屬層120。第一邏輯閘125-1可藉由金屬觸點129-1及129-2而與電源軌條121-1及123-1連接。第二邏輯閘125-2可藉由金屬觸點129-3及129-4而與電源軌條123-1及121-2連接。第三邏輯閘125-3可藉由金屬觸點129-5及129-6而與電源軌條121-2及123-3連接。第四邏輯閘125-4可藉由金屬觸點129-7及129-8而與電源軌條123-2及121-3連接。第五邏輯閘125-5可藉由金屬觸點129-9及129-10而與電源軌條121-3及123-3連接。因此，特定的邏輯閘將在所述邏輯閘的連接至第一電源軌條中的相應一者及第二電源軌條中的相應一者的部位處被供應以電壓SV1及SV2作為操作電壓。
圖3是根據本發明概念的半導體裝置的另一實例的平面圖(元件的佈局圖)，包括第一金屬層120-2的平面圖。在由圖1及圖3示出的本發明概念的實例中，圖1中示出的金屬層120至160中的一或多者可具有與圖3中示出的第一金屬層120-2類似的結構。
第一金屬層120-2可包括第一電源軌條121-1至121-n、第二電源軌條123-1至123-3、第一導體127-1、及第二導體127-2。第一電源軌條121-1至121-n、第二電源軌條123-1至123-3、第一導體127-1、及第二導體127-2可因此佔據同一平面。第二導體127-2在第一電源軌條121-1至121-n的第二端處分別耦合至第一 電源軌條121-1至121-n(與第一電源軌條121-1至121-n成一體)，並可在第二方向上延伸。第二導體127-2可由例如銅、銀、金、鋁、或鎢等金屬形成，但本發明概念並非僅限於該些實例。應注意，在圖3所示實例中，為簡明起見，示出上金屬層Mi的僅第三電源軌條191及第四電源軌條193、以及第一金屬層120的僅第一電源軌條121-1至121-n及第二電源軌條123-1至123-3以及第一導體127-1及第二導體127-2。
在根據本發明概念的半導體裝置的其他實例中，金屬互連中的一或多者(例如，第一金屬互連M1)可包括：如在圖2所示實例中一樣在第一電源軌條121-1至121-n的第一端處電性連接第一電源軌條121-1至121-n的第一導體127-1；以及在第二電源軌條123-1至123-3的第一端(在平面圖中觀察時遠離電源軌條191、193)處電性連接第二電源軌條123-1至123-3的導體。在根據本發明概念的半導體裝置的又一些其他實例中，金屬互連中的一或多者(例如，第一金屬互連M1)可包括：如在圖3所示實例中一樣在第一電源軌條121-1至121-n的第一端及第二端處分別電性連接第一電源軌條121-1至121-n的第一導體127-1及第二導體127-2；以及在第二電源軌條123-1至123-3的第一端(在平面圖中觀察時遠離電源軌條191、193)處電性連接第二電源軌條123-1至123-3的導體。
圖4說明根據本發明概念的使用遮罩220A形成金屬層的程序。參照圖1、圖2、及圖4，半導體晶圓200可包括多個晶片 210。當在晶片210中的每一者中形成特定金屬層時，可使用一個遮罩220A在每一晶片中同時形成第一電源軌條121-1至121-n、第二電源軌條123-1至123-3、及第一導體127-1作為所述金屬層的一部分。
圖5說明根據本發明概念使用遮罩220B形成金屬層的程序。參照圖1、圖3、及圖5，半導體晶圓200可包括晶片210。當在晶片210中的每一者中形成特定金屬層時，可使用一個遮罩220B在每一晶片中同時形成第一電源軌條121-1至121-n、第二電源軌條123-1至123-3、第一導體127-1、及第二導體127-2作為所述金屬層的一部分。
圖6說明根據本發明概念的包括半導體裝置的半導體系統300。
參照圖1至圖6，半導體系統300可包括匯流排301、中央處理單元310、及多個硬體(H/W)組件320、330、及340。硬體組件320、330、及340中的至少一者可由根據本發明概念的半導體裝置構成，例如由參照圖1至圖3所闡述的半導體裝置的實例中的任一者構成。
舉例而言，硬體組件320、330、及340中的至少一者可包括半導體基板110及形成於半導體基板110上或上方的金屬層120至170。金屬層120至170中的一者可包括：第一電源軌條121-1至121-n，在第一方向上延伸且提供第一電壓SV1；第二電源軌條123-1至123-3，在第一方向上延伸且提供第二電壓SV2；以及第 一導體127-1，耦合至第一電源軌條121-1至121-n中的每一者的第一端(與第一電源軌條121-1至121-n中的每一者的第一端成一體)並在第二方向上延伸。
在另一實例中，硬體組件320、330、及340中的至少一者亦可包括：第二導體127-2，耦合至第一電源軌條121-1至121-n中的每一者的第二端(與第一電源軌條121-1至121-n中的每一者的第二端成一體)且在第二方向上延伸。
因此，半導體系統300可被實施為系統晶片(SoC)。
圖7亦說明根據本發明概念的包括半導體裝置的半導體系統400的實例。
半導體系統400可包括互連401、多個硬體組件410、415、420、425、430、440、450、460、470及480、第一記憶體435、顯示器445、第二記憶體455、及照相機475。
半導體系統400可構成以下的作業系統：桌上型個人電腦(PC)或例如膝上型電腦、蜂巢式電話、智慧型電話、平板個人電腦(tablet PC)、個人數位助理(personal digital assistant，PDA)、企業數位助理(enterprise digital assistant，EDA)、數位照相機(digital still camera)、數位攝影機、可攜式多媒體播放機(portable multimedia player，PMP)、個人導航裝置或可攜式導航裝置(personal navigation device/portable navigation device，PND)、手持式遊戲機(handheld game console)、行動網際網路裝置(mobile internet device，MID)、可穿戴式電腦、物聯網(internet of things，IoT)裝置、萬聯網(internet of everything，IoE)裝置、無人飛機(drone)、或電子書(e-book)等行動裝置。
互連401及硬體組件410、415、420、425、430、440、450、460、470、及480可由系統晶片、晶片群組、或半導體封裝提供。所述半導體封裝可為系統封裝(system-in-package，SiP)或多晶片封裝(multichip package，MCP)，但並非僅限於此。
硬體組件410、415、420、425、430、440、450、460、470、及480中的至少一者可包括半導體基板110及形成於半導體基板110上或上方的金屬層120至170。金屬層120至170中的一者可包括：第一電源軌條121-1至121-n，在第一方向上延伸且傳輸第一電壓SV1；第二電源軌條123-1至123-3，在第一方向上延伸且傳輸第二電壓SV2；以及第一導體127-1，耦合至第一電源軌條121-1至121-n中的每一者的一端並在第二方向上延伸。
如圖3中所示，硬體組件410、415、420、425、430、440、450、460、470、及480中的所述至少一者亦可包括：第二導體127-2，耦合至第一電源軌條121-1至121-n中的每一者的另一端且在第二方向上延伸。
圖6中所示的第一硬體組件320可為硬體組件410、415、420、425、430、440、450、460、470、及480中的一者。第二硬體組件330可為硬體組件410、415、420、425、430、440、450、460、470、及480中的另一者。第三硬體組件340可為硬體組件410、415、420、425、430、440、450、460、470、及480中的又 一者。
中央處理單元410可藉由互連401而控制硬體組件410、415、420、425、430、440、450、460、470、及480的運作。舉例而言，互連401可被實作為匯流排。
通訊模組415可控制在外部通訊裝置與半導體系統400之間傳遞的資料。通訊模組415可包括用於藍牙通訊的收發機415-1、用於Wi-Fi通訊的收發機415-2、及用於接收全球定位系統(global positioning system，GPS)訊號的GPS接收器415-3。經通訊模組415處理的資料可經由互連401而傳輸至硬體組件410、420、425、430、440、450、460、470、及480中的至少一者。圖形處理單元(graphics processing unit，GPU)420可處理圖形資料。
輸入/輸出(input/output，I/O)介面425可將由使用者輸入的資料傳輸至互連401或自互連401將資料傳輸至輸入/輸出裝置。第一記憶體控制器430可根據中央處理單元410或圖形處理單元420的控制而將資料寫入至第一記憶體435或自第一記憶體435讀取資料。第一記憶體435可為非揮發性記憶體。
顯示控制器440可根據中央處理單元410或圖形處理單元420的控制而控制顯示器445的運作。顯示控制器440可將顯示資料傳輸至顯示器445。
第二記憶體控制器450可根據中央處理單元410或圖形處理單元420的控制而將資料寫入至第二記憶體455或自第二記憶體455讀取資料。第二記憶體455可為揮發性記憶體。
通用串列匯流排控制器460可與通用串列匯流排主機進行資料通訊。照相機控制器470可處理自照相機475輸出的資料，並將經處理資料傳輸至互連401。除錯控制器480可控制半導體系統400的除錯。
如上所述，根據本發明概念的半導體裝置不需要路由資源(routing resource)(即，位於上金屬層上的用於向下金屬層供電的電源軌條)。因此，根據本發明概念的半導體裝置可幫助將包括所述半導體裝置的晶片的大小最小化。另外，根據本發明概念的半導體裝置將瞬時壓降(IVD)最小化，且因此緩解了例如主動式電子元件因瞬時壓降而發生故障等問題。
儘管已參照本發明概念的各種實例而具體示出並闡述了本發明概念，然而此項技術中具有通常知識者應理解，可對此類實例作出形式及細節上的各種變化，而此並不背離由以下申請專利範圍所界定的本發明概念的精神及範圍。
115:硬巨集
120-1:第一金屬層
121-1、121-2、121-3、121-n:第一電源軌條
123-1~123-3:第二電源軌條
125-1~125-5:邏輯閘
127-1:第一導體
129-1~129-10:金屬觸點
191:第三電源軌條
193:第四電源軌條
M1:第一金屬互連
Mi:上金屬層
SV1(=VDD/VSS):第一電壓
SV2(=VSS/VDD):第二電壓
VIAVD、VIAVS:通路
X、Y:方向

Claims (23)

  1. 一種半導體裝置，包括：半導體基板；以及多個金屬層，在所述半導體基板上一個接一個安置於上方，其中所述金屬層中的至少一第一金屬層中的每一者包括：多個第一電源軌條，專用於連接至第一電壓，且所述多個第一電源軌條中的每一者在第一方向上縱向延伸；多個第二電源軌條，專用於連接至不同於所述第一電壓的第二電壓，且所述多個第二電源軌條中的每一者在所述第一方向上縱向延伸；以及第一導體，在所述第一電源軌道以及所述第二電源軌道中，在所述第一電源軌條於相同的一側的第一端處僅分別與所述第一電源軌條中的每一者成一體，且在第二方向上跨越所述第一電源軌條，其中所述金屬層中的所述至少一第一金屬層上方的第二金屬層包括：第三電源軌條，專用於連接至所述第一電壓；以及第四電源軌條，專用於連接至所述第二電壓，其中所述第三電源軌條以及所述第四電源軌條在所述第一方向上與所述第一導體隔開。
  2. 如申請專利範圍第1項所述的半導體裝置，其中所述至少一第一金屬層分別更包括第二導體，所述第二導體在所述第一 電源軌條的第二端處分別與所述第一電源軌條中的每一者成一體、且在所述第二方向上跨越所述第一電源軌條。
  3. 如申請專利範圍第1項所述的半導體裝置，其中所述第一電源軌條及所述第一導體在所述半導體基板上方在所述半導體裝置中安置於同一水平。
  4. 如申請專利範圍第1項所述的半導體裝置，其中所述第一方向垂直於所述第二方向。
  5. 如申請專利範圍第1項所述的半導體裝置，其中所述第一電源軌條在平行於所述半導體基板的上表面的水平方向上與所述第二電源軌條交錯地安置。
  6. 如申請專利範圍第1項所述的半導體裝置，更包括第一邏輯閘，所述第一邏輯閘安置於所述半導體基板的上部部分處且電性連接至所述第一電源軌條中的一第一端及所述第二電源軌條中的一者。
  7. 如申請專利範圍第6項所述的半導體裝置，更包括第二邏輯閘，所述第二邏輯閘安置於所述半導體基板的上部部分處且電性連接至所述第二電源軌條中的所述一者及所述第一電源軌條中的第二端。
  8. 如申請專利範圍第1項所述的半導體裝置，更包括安置於所述第一導體旁邊的硬巨集。
  9. 如申請專利範圍第1項所述的半導體裝置，更包括多個通路，所述多個通路包括多個第一通路及多個第二通路， 其中所述多個第一通路對所述第一電源軌條與所述第三電源軌條進行電性連接，以使所述第三電源軌條提供所述第一電壓至所述第一電源軌條，且所述多個第二通路對所述第二電源軌條與所述第四電源軌條進行電性連接，以使所述第四電源軌條提供所述第二電壓至所述第二電源軌條。
  10. 一種系統晶片，包括：處理器；以及硬體組件，連接至所述處理器，其中所述處理器及所述硬體組件中的至少一者包括：半導體基板；以及多個金屬層，形成於所述半導體基板上方，其中所述多個金屬層中的第一金屬層包括：多個第一電源軌條，在第一方向上延伸且傳輸第一電壓；多個第二電源軌條，在所述第一方向上延伸且傳輸第二電壓；以及第一導體，耦合至所述第一電源軌條中的每一者於相同的一側的一端並在第二方向上延伸，其中所述金屬層中的所述第一金屬層上方的第二金屬層包括：第三電源軌條，專用於連接至所述第一電壓；以及第四電源軌條，專用於連接至所述第二電壓， 其中所述第三電源軌條以及所述第四電源軌條在所述第一方向上與所述第一導體隔開。
  11. 如申請專利範圍第10項所述的系統晶片，其中所述第一方向垂直於所述第二方向，所述第一電壓是接地電壓及操作電壓中的一個電壓，且所述第二電壓是所述接地電壓及所述操作電壓中的另一電壓。
  12. 如申請專利範圍第10項所述的系統晶片，其中置於所述第一金屬層之上的第二金屬層包括：所述第三電源軌條，傳輸所述第一電壓；以及所述第四電源軌條，傳輸所述第二電壓，其中所述處理器及所述硬體組件中的所述至少一者更包括：多個第一通路，對所述第一電源軌條與所述第三電源軌條進行連接；以及多個第二通路，對所述第二電源軌條與所述第四電源軌條進行連接。
  13. 如申請專利範圍第10項所述的系統晶片，其中所述第一金屬層更包括第二導體，所述第二導體耦合至所述第一電源軌條中的每一者的另一端並在所述第二方向上延伸。
  14. 一種行動裝置，包括：處理器；記憶體，用以與所述處理器進行通訊；以及硬體組件，用以與所述處理器進行通訊， 其中所述處理器、所述記憶體、及所述硬體組件中的至少一者包括：半導體基板；以及多個金屬層，形成於所述半導體基板上方，其中所述多個金屬層中的第一金屬層包括：多個第一電源軌條，在第一方向上延伸且傳輸第一電壓；多個第二電源軌條，在所述第一方向上延伸且傳輸第二電壓；以及第一導體，耦合至所述第一電源軌條中的每一者於相同的一側的一端並在第二方向上延伸，其中所述金屬層中的所述第一金屬層上方的第二金屬層包括：第三電源軌條，專用於連接至所述第一電壓；以及第四電源軌條，專用於連接至所述第二電壓，其中所述第三電源軌條以及所述第四電源軌條在所述第一方向上與所述第一導體隔開。
  15. 如申請專利範圍第14項所述的行動裝置，其中置於所述第一金屬層之上的第二金屬層包括：所述第三電源軌條，傳輸所述第一電壓；以及所述第四電源軌條，傳輸所述第二電壓，且 其中所述處理器、所述記憶體及所述硬體組件中的所述至少一者更包括：多個第一通路，對所述第一電源軌條與所述第三電源軌條進行連接；以及多個第二通路，對所述第二電源軌條與所述第四電源軌條進行連接。
  16. 如申請專利範圍第14項所述的行動裝置，其中所述第一方向垂直於所述第二方向，所述第一電壓是接地電壓及操作電壓中的一個電壓，且所述第二電壓是所述接地電壓及所述操作電壓中的另一電壓。
  17. 一種半導體裝置，包括：半導體基板；主動式電子元件，以在第一方向及第二方向上排成陣列的形式安置於所述半導體基板的上部部分處，所述第一方向及所述第二方向分別平行於所述半導體基板的上表面；多個第一電源軌條，所述多個第一電源軌條中的每一者橫跨所述主動式電子元件的所述陣列而在所述第一方向上縱向延伸；多個第二電源軌條，所述多個第二電源軌條中的每一者橫跨所述主動式電子元件的所述陣列而在所述第一方向上縱向延伸；導體，在所述第一電源軌條於相同的一側的第一端處分別與所述第一電源軌條中的每一者成一體；第三電源軌條，安置於所述第一電源軌條上方並在所述第二 方向上橫跨所述第一電源軌條延伸；以及第一組通路，將所述第三電源軌條電性連接至所述第一電源軌條，所述主動式電子元件中的每一者電性連接至所述第一電源軌條中的相應一者及所述第二電源軌條中的相應一者。
  18. 如申請專利範圍第17項所述的半導體裝置，更包括第二導體，所述第二導體在所述第一電源軌條的第二端處分別與所述第一電源軌條中的每一者成一體，且其中所述第三電源軌條在所述第一方向上位於所述第二導體與所述主動式電子元件的所述陣列之間。
  19. 如申請專利範圍第17項所述的半導體裝置，其中所述第一電源軌條及所述第二電源軌條在所述第二方向上交錯地安置。
  20. 如申請專利範圍第17項所述的半導體裝置，其中所述導體鄰接所述第一電源軌條，且所述第一電源軌條、所述第二電源軌條及所述導體具有共面的上表面及下表面，且共同地構成第一金屬層。
  21. 如申請專利範圍第17項所述的半導體裝置，更包括第四電源軌條，所述第四電源軌條安置於所述第二電源軌條上方且在所述第二方向上橫跨所述第二電源軌條延伸；以及第二組通路，將所述第四電源軌條電性連接至所述第二電源軌條，且 其中所述主動式電子元件的所述陣列在所述第一方向上位於所述第三電源軌條與所述導體之間。
  22. 一種半導體系統，包括：半導體基板；主動式電子元件，以在第一方向及第二方向上排成陣列的形式安置於所述半導體基板的第一區的上部部分處，所述第一方向及所述第二方向分別平行於所述半導體基板的上表面；硬巨集，安置於所述半導體基板的第二區的上部部分處；金屬層，在所述半導體基板上安置於多個不同的水平處，所述多個不同的水平中的每一者均高於邏輯閘及所述硬巨集的水平；第一組通路；以及第二組通路，且其中所述金屬層中的第一金屬層包括：多個第一電源軌條，所述多個第一電源軌條中的每一者在所述第一方向上橫跨所述主動式電子元件的所述陣列縱向延伸；多個第二電源軌條，所述多個第二電源軌條中的每一者在所述第一方向上橫跨所述主動式電子元件的所述陣列縱向延伸；以及導體，在所述第一電源軌條的第一端處分別與所述第一電源軌條中的每一者成一體，所述金屬層中的另一者安置於所述第一金屬層上方並包括在所述第二方向上橫跨所述第一電源軌條延伸的第三電源軌條、及在所述第二方向上橫跨所述第二電源軌條延伸的第四電源軌條， 所述第一組通路將所述第三電源軌條電性連接至所述第一電源軌條，所述第二組通路將所述第四電源軌條電性連接至所述第二電源軌條，所述主動式電子元件的所述陣列在所述第一方向上位於所述第三電源軌條與所述導體之間，且所述主動式電子元件中的每一者電性連接至所述第一電源軌條中的相應一者以及所述第二電源軌條中的相應一者。
  23. 如申請專利範圍第22項所述的半導體系統，其中所述主動式電子元件包括所述邏輯閘，且所述邏輯閘中的每一者的將所述邏輯閘電性連接至所述第一電源軌條中的相應一者及所述第二電源軌條中的相應一者的部位在所述第二方向上對齊。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180004264A1 (en) * 2016-06-29 2018-01-04 Western Digital Technologies, Inc. Integrated circuit power distribution with threshold switches
US10784198B2 (en) * 2017-03-20 2020-09-22 Samsung Electronics Co., Ltd. Power rail for standard cell block
US10811357B2 (en) 2017-04-11 2020-10-20 Samsung Electronics Co., Ltd. Standard cell and an integrated circuit including the same
US9977857B1 (en) * 2017-05-19 2018-05-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method and circuit for via pillar optimization
US10529407B2 (en) * 2017-07-20 2020-01-07 Samsung Electronics Co., Ltd. Memory device including a plurality of power rails and method of operating the same
US10664035B2 (en) * 2017-08-31 2020-05-26 Qualcomm Incorporated Reconfigurable power delivery networks
US10402534B2 (en) 2017-09-28 2019-09-03 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layout methods, structures, and systems
US10784195B2 (en) * 2018-04-23 2020-09-22 Globalfoundries Inc. Electrical fuse formation during a multiple patterning process
US10763219B2 (en) * 2018-08-14 2020-09-01 Allegro Microsystems, Llc Signal conductor routing configurations and techniques
CN111581908B (zh) * 2020-05-09 2021-06-25 安徽省东科半导体有限公司 一种提升芯片硬宏供电可靠性的方法
US11854973B2 (en) 2021-05-07 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with reduced resistance and method for manufacturing the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020149116A1 (en) * 2001-03-05 2002-10-17 Matsushita Electric Industrial Co., Ltd. Integrated circuit device and method for forming the same
US7240314B1 (en) * 2004-06-04 2007-07-03 Magma Design Automation, Inc. Redundantly tied metal fill for IR-drop and layout density optimization
US20100097875A1 (en) * 2008-10-20 2010-04-22 David Vinke Enhanced Power Distribution in an Integrated Circuit

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6308307B1 (en) 1998-01-29 2001-10-23 Texas Instruments Incorporated Method for power routing and distribution in an integrated circuit with multiple interconnect layers
US6388332B1 (en) 1999-08-10 2002-05-14 Philips Electronics North America Corporation Integrated circuit power and ground routing
US6306745B1 (en) 2000-09-21 2001-10-23 Taiwan Semiconductor Manufacturing Company Chip-area-efficient pattern and method of hierarchal power routing
KR20030078462A (ko) 2002-03-29 2003-10-08 주식회사 엘지이아이 ＡＳＩＣ 디자인의 ＩＲ Ｄｒｏｐ 분석 방법
JP4837870B2 (ja) 2002-11-05 2011-12-14 株式会社リコー 半導体集積回路のレイアウト設計方法
US6925627B1 (en) 2002-12-20 2005-08-02 Conexant Systems, Inc. Method and apparatus for power routing in an integrated circuit
US7161823B2 (en) 2004-06-03 2007-01-09 Samsung Electronics Co., Ltd. Semiconductor memory device and method of arranging signal and power lines thereof
US7226857B2 (en) * 2004-07-30 2007-06-05 Micron Technology, Inc. Front-end processing of nickel plated bond pads
JP2008091722A (ja) * 2006-10-03 2008-04-17 Matsushita Electric Ind Co Ltd 半導体集積回路
KR101394145B1 (ko) 2008-02-26 2014-05-16 삼성전자주식회사 스탠다드 셀 라이브러리 및 집적 회로
JP5410082B2 (ja) * 2008-12-12 2014-02-05 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US8495547B2 (en) 2009-11-11 2013-07-23 International Business Machines Corporation Providing secondary power pins in integrated circuit design
US8336018B2 (en) 2010-06-09 2012-12-18 Lsi Corporation Power grid optimization
JP2012028479A (ja) 2010-07-22 2012-02-09 Toshiba Corp 半導体集積回路のレイアウト設計方法
US8378742B2 (en) * 2011-01-10 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Driver for a semiconductor chip
US8513978B2 (en) 2011-03-30 2013-08-20 Synopsys, Inc. Power routing in standard cell designs
US8507957B2 (en) * 2011-05-02 2013-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layouts with power rails under bottom metal layer
JP5732357B2 (ja) 2011-09-09 2015-06-10 新光電気工業株式会社 配線基板、及び半導体パッケージ
JP5819218B2 (ja) 2012-02-23 2015-11-18 ルネサスエレクトロニクス株式会社 半導体装置
JP2013229470A (ja) * 2012-04-26 2013-11-07 Ps4 Luxco S A R L 半導体装置及びそのレイアウト方法
KR20140021252A (ko) 2012-08-09 2014-02-20 삼성전자주식회사 필러 셀을 포함하는 반도체 장치
US9035389B2 (en) * 2012-10-22 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Layout schemes for cascade MOS transistors
DE102012219661A1 (de) * 2012-10-26 2014-04-30 Ihp Gmbh - Innovations For High Performance Microelectronics / Leibniz-Institut Für Innovative Mikroelektronik Individualisierte Spannungsversorgung von Bauelementen integrierter Schaltungen alsSchutzmaßnahme gegen Seitenkanalangriffe
US9029230B2 (en) * 2013-01-31 2015-05-12 Taiwan Semiconductor Manufacturing Co., Ltd. Conductive line routing for multi-patterning technology
JP5820412B2 (ja) * 2013-03-08 2015-11-24 株式会社東芝 半導体集積回路
US9026973B2 (en) * 2013-03-14 2015-05-05 Taiwan Semiconductor Manufacturing Co., Ltd. System and method for arbitrary metal spacing for self-aligned double patterning
US9026977B2 (en) 2013-08-16 2015-05-05 Globalfoundries Inc. Power rail layout for dense standard cell library
US9070447B2 (en) * 2013-09-26 2015-06-30 Macronix International Co., Ltd. Contact structure and forming method
KR20150101007A (ko) 2014-02-24 2015-09-03 에스케이플래닛 주식회사 쿠폰 자동 적용 결제 시스템, 사용자 단말기, 결제 단말기 및 쿠폰 제공 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020149116A1 (en) * 2001-03-05 2002-10-17 Matsushita Electric Industrial Co., Ltd. Integrated circuit device and method for forming the same
US7240314B1 (en) * 2004-06-04 2007-07-03 Magma Design Automation, Inc. Redundantly tied metal fill for IR-drop and layout density optimization
US20100097875A1 (en) * 2008-10-20 2010-04-22 David Vinke Enhanced Power Distribution in an Integrated Circuit

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