TWI760794B - 半導體記憶裝置 - Google Patents

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Abstract

實施方式提供一種能夠提高動作性能之半導體記憶裝置。  實施方式之半導體記憶裝置具備：絕緣層80，其設置於基板上；導電層35_3，其設置於絕緣層80內；導電層35_4，其於絕緣層80內與導電層35_3相鄰而設；及通孔36，其連接於導電層35_3之上表面。於與基板正交之Z方向上與通孔36重疊之導電層35_3、35_4之上表面，低於絕緣層80之上表面。

Description

半導體記憶裝置
實施方式係關於一種半導體記憶裝置。
已知有三維排列有記憶胞之半導體記憶裝置。
實施方式提供一種能夠提高動作可靠性之半導體記憶裝置。
實施方式之半導體記憶裝置具備：第1絕緣層，其設置於基板上；第1導電層，其設置於上述第1絕緣層內；第2導電層，其於上述第1絕緣層內與上述第1導電層相鄰而設；及接觸插塞，其連接於上述第1導電層之上表面；且於與上述基板正交之第1方向上與上述接觸插塞重疊之上述第1及第2導電層之上表面，低於上述第1絕緣層之上表面。
以下，參照附圖對實施方式進行說明。於以下說明中，對具有相同功能及構成之構成要素標註共通之參照符號。另外，以下所示之各實施方式係例示用以將該實施方式之技術思想具體化之裝置或方法，並非將構成部件之材質、形狀、構造、及配置等特定於下述內容。
此處，作為半導體記憶裝置，以於半導體基板之上方積層有記憶胞電晶體之三維積層型之NAND(Not And，反及)型快閃記憶體為例來進行說明。於本說明書中，有時亦將記憶胞電晶體稱為記憶胞。
1.實施方式 以下，對實施方式之半導體記憶裝置進行說明。首先對半導體記憶裝置之電路構成進行說明，其後對半導體記憶裝置之構造進行敍述。
1.1半導體記憶裝置之電路構成 利用圖1對實施方式之半導體記憶裝置之電路區塊構成進行說明。圖1係表示實施方式之半導體記憶裝置之電路構成之方塊圖。
半導體記憶裝置10具備記憶胞陣列11、輸入輸出電路12、邏輯控制電路13、待命/忙碌電路14、暫存器群15、定序器(或控制電路)16、電壓產生電路17、驅動器18、列解碼器模組(RD)19、行解碼器20、及感測放大器模組21。暫存器群15具有狀態暫存器15A、位址暫存器15B、及指令暫存器15C。
記憶胞陣列11具備1個或複數個區塊BLK0、BLK1、BLK2、…、BLKm(m為0以上之整數)。複數個區塊BLK之各者包含與列及行建立對應關係之複數個記憶胞電晶體。記憶胞電晶體係能夠電重寫之非揮發性記憶胞。於記憶胞陣列11配設複數個字元線、複數個位元線、及源極線等，以控制對記憶胞電晶體施加之電壓。以後，於記為區塊BLK之情形時，表示區塊BLK0～BLKm之各者。下文將對區塊BLK之具體構成進行敍述。
輸入輸出電路12及邏輯控制電路13經由匯流排連接於外部裝置(例如記憶體控制器)(未圖示)。輸入輸出電路12經由匯流排於與記憶體控制器之間收發信號DQ(例如，DQ0、DQ1、DQ2、…、DQ7)。
邏輯控制電路13經由匯流排從記憶體控制器接收外部控制信號。外部控制信號例如包括晶片賦能信號CEn、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號WEn、讀出賦能信號REn、及寫入保護信號WPn。附記於信號名之“n”表示該信號為低態有效(active low)。
晶片賦能信號CEn可選擇半導體記憶裝置(NAND型快閃記憶體)10，且於選擇該半導體記憶裝置10時被斷定。指令鎖存賦能信號CLE可將作為信號DQ發送之指令鎖存到指令暫存器15C。位址鎖存賦能信號ALE可將作為信號DQ發送之位址鎖存到位址暫存器15B。寫入賦能信號WEn可將作為信號DQ發送之資料保存至輸入輸出電路12。讀出賦能信號REn可將從記憶胞陣列11讀出之資料作為信號DQ輸出。寫入保護信號WPn係於禁止對半導體記憶裝置10之寫入及抹除時被斷定。
待命/忙碌電路14根據來自定序器16之控制產生待命/忙碌信號R/Bn。信號R/Bn表示半導體記憶裝置10是待命狀態還是忙碌狀態。待命狀態表示可受理來自記憶體控制器之命令之狀態。忙碌狀態表示無法受理來自記憶體控制器之命令之狀態。記憶體控制器能夠藉由從半導體記憶裝置10接收信號R/Bn，而獲知半導體記憶裝置10是待命狀態還是忙碌狀態。
狀態暫存器15A保存半導體記憶裝置10之動作所需之狀態信息STS，基於定序器16之指示將該狀態信息STS傳輸至輸入輸出電路12。位址暫存器15B保存從輸入輸出電路12傳輸之位址信息ADD。位址信息ADD包括行位址及列位址。列位址例如包括指定出動作對象之區塊BLK之區塊位址、及指定出所指定之區塊內之動作對象之字元線之頁位址。指令暫存器15C保存從輸入輸出電路12傳輸之指令CMD。指令CMD例如包括對定序器16命令寫入動作之寫入指令、及命令讀出動作之讀出指令等。狀態暫存器15A、位址暫存器15B、及指令暫存器15C例如包含SRAM(static random access memory，靜態隨機訪問記憶體)。
定序器16從指令暫存器15C接收指令，並按照基於該指令之順序總括地控制半導體記憶裝置10。定序器16對列解碼器模組19、感測放大器模組21、及電壓產生電路17等進行控制，而執行寫入動作、讀出動作、及抹除動作。
具體而言，定序器16基於從指令暫存器15C接收之寫入指令對列解碼器模組19、驅動器18、及感測放大器模組21進行控制，而將資料寫入至由位址信息ADD指定出之複數個記憶胞電晶體。另外，定序器16基於從指令暫存器15C接收之讀出指令對列解碼器模組19、驅動器18、及感測放大器模組21進行控制，而從由位址信息ADD指定之複數個記憶胞電晶體讀出資料。
電壓產生電路17從半導體記憶裝置10之外部接收電源電壓，並使用該電源電壓產生寫入動作、讀出動作、及抹除動作所需之複數個電壓。電壓產生電路17將產生之電壓供給到記憶胞陣列11、驅動器18、及感測放大器模組21等。
驅動器18從電壓產生電路17接收複數個電壓。驅動器18經由複數個信號線將由電壓產生電路17供給之複數個電壓中與讀出動作、寫入動作、及抹除動作對應而選擇之複數個電壓供給到列解碼器模組19。
列解碼器模組19從位址暫存器15B接收列位址，並對該列位址進行解碼。列解碼器模組19基於列位址之解碼結果選擇區塊BLK之任一個，進而選擇所選擇之區塊BLK內之字元線。進而，列解碼器模組19將從驅動器18供給之複數個電壓傳輸至所選擇之區塊BLK。
行解碼器20從位址暫存器15B接收行位址，並對該行位址進行解碼。行解碼器20基於行位址之解碼結果選擇位元線。
感測放大器模組21係於資料之讀出動作時，對從記憶胞電晶體讀出到位元線之資料進行感測及放大。然後，感測放大器模組21暫時保存從記憶胞電晶體讀出之讀出資料DAT，並將其傳輸至輸入輸出電路12。另外，感測放大器模組21係於資料之寫入動作時暫時保存從輸入輸出電路12傳輸之寫入資料DAT。進而，感測放大器模組21將寫入資料DAT傳輸至位元線。
接下來，利用圖2對記憶胞陣列11之電路構成進行說明。如上述般，記憶胞陣列11具有複數個區塊BLK0～BLKm。此處，對1個區塊BLK之電路構成進行說明，但其他區塊之電路構成亦相同。
圖2係記憶胞陣列11內之1個區塊BLK之電路圖。區塊BLK例如具備複數個串單元(string unit)SU0、SU1、SU2、SU3。此處，作為一例，示出區塊BLK具備串單元SU0～SU3之例，但區塊BLK所具備之串單元之數量可任意設定。以後，於記為串單元SU之情形時，表示串單元SU0～SU3之各者。
串單元SU0～SU3之各者具備複數個NAND串(或記憶體串)NS。1個串單元SU中包含之NAND串NS之數量可任意設定。
NAND串NS包含複數個記憶胞電晶體MT0、MT1、MT2、…、MT7、及選擇電晶體ST1、ST2。此處，為使說明淺顯易懂，示出NAND串NS具備8個記憶胞電晶體MT0～MT7、及2個選擇電晶體ST1、ST2之例，但NAND串NS所具備之記憶胞電晶體、及選擇電晶體之數量可任意設定。以後，於記為記憶胞電晶體MT之情形時，表示記憶胞電晶體MT0～MT7之各者。
記憶胞電晶體MT0～MT7之各者具備控制閘極及電荷儲存層，非揮發地記憶資料。記憶胞電晶體MT0～MT7串聯連接於選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間。
記憶胞電晶體MT可記憶1位元資料、或2位元以上之資料。記憶胞電晶體MT可為使用絕緣膜作為電荷儲存層之MONOS(metal-oxide-nitride-oxide-silicon，金屬-氧化物-氮化物-氧化物-矽)型，亦可為使用導電層作為電荷儲存層之FG(floating gate，浮動閘極)型。
串單元SU0中包含之複數個選擇電晶體ST1之閘極連接於選擇閘極線SGD0。同樣地，串單元SU1～SU3各自之選擇電晶體ST1之閘極分別連接於選擇閘極線SGD1～SGD3。選擇閘極線SGD0～SGD3之各者由列解碼器模組19獨立控制。
串單元SU0中包含之複數個選擇電晶體ST2之閘極連接於選擇閘極線SGS。同樣地，串單元SU1～SU3各自之選擇電晶體ST2之閘極連接於選擇閘極線SGS。此外，亦存在將個別之選擇閘極線SGS、即選擇閘極線SGS0～SGS3分別連接於區塊BLK中包含之串單元SU0～SU3之選擇電晶體ST2之閘極之情形。選擇電晶體ST1、ST2用於各種動作中之串單元SU之選擇。
區塊BLK中包含之記憶胞電晶體MT0～MT7之控制閘極分別連接於字元線WL0～WL7。字元線WL0～WL7之各者由列解碼器模組19獨立控制。
位元線BL0～BLi(i為0以上之整數)之各者連接於複數個區塊BLK，且連接至位於區塊BLK中包含之串單元SU內之1個NAND串NS。即，位元線BL0～BLi之各者連接於在區塊BLK內呈矩陣狀配置之NAND串NS中位於同一行之複數個NAND串NS之選擇電晶體ST1之汲極。另外，源極線SL連接於複數個區塊BLK。即，源極線SL連接於區塊BLK中包含之複數個選擇電晶體ST2之源極。
總之，串單元SU包含複數個連接於不同之位元線BL且連接於同一選擇閘極線SGD之NAND串NS。另外，區塊BLK包含共用字元線WL之複數個串單元SU。進而，記憶胞陣列11包含共用位元線BL之複數個區塊BLK。
區塊BLK例如為資料之抹除單位。即，同一區塊BLK內包含之記憶胞電晶體MT所保存之資料被一次抹除。此外，資料能以串單元SU為單位被抹除，另外，亦能以小於串單元SU之單位被抹除。
將於1個串單元SU內共用字元線WL之複數個記憶胞電晶體MT稱為胞單元CU。將胞單元CU中包含之複數個記憶胞電晶體MT分別記憶之1位元資料之集合稱為頁。胞單元CU之記憶容量根據記憶胞電晶體MT所記憶之資料之位元數而發生變化。例如，胞單元CU於各記憶胞電晶體MT記憶1位元資料之情形時，記憶1頁資料，於記憶2位元資料之情形時，記憶2頁資料，於記憶3位元資料之情形時，記憶3頁資料。
對胞單元CU之寫入動作及讀出動作係以頁為單位進行。換言之，讀出及寫入動作係針對與配設於1個串單元SU之1條字元線WL連接之複數個記憶胞電晶體MT一次進行。
另外，關於記憶胞陣列11之構成，亦可為其他構成。記憶胞陣列11之構成例如記載於題為“三維積層非揮發性半導體記憶體(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”之在2009年3月19日提出申請之美國專利申請案12/407,403號中。另外，記載於題為“三維積層非揮發性半導體記憶體(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”之在2009年3月18日提出申請之美國專利申請案12/406,524號、題為“非揮發性半導體記憶裝置及其製造方法(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)”之在2010年3月25日提出申請之美國專利申請案12/679,991號、及題為“半導體記憶體及其製造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME)”之在2009年3月23日提出申請之美國專利申請案12/532,030號中。該等專利申請案是藉由參照而將其全部援用到本申請說明書中。
1.2半導體記憶裝置之構造 接下來，對實施方式之半導體記憶裝置之構造之一例進行說明。
1.2.1半導體記憶裝置之佈局構造 利用圖3對半導體記憶裝置10之平面佈局之一例進行說明。圖3係表示實施方式之半導體記憶裝置之平面佈局之一例之圖。包括圖3在內之以後之圖中，將與半導體基板面(或晶圓面)平行且相互正交(或交叉)之2個方向設為X方向及Y方向，將與包含該等X方向及Y方向之面(XY面)正交(或交叉)之方向設為Z方向。X方向對應於字元線WL之延伸方向，Y方向對應於位元線BL之延伸方向，Z方向對應於與半導體記憶裝置10之半導體基板面正交之方向。
如圖3所示，半導體記憶裝置10例如具備記憶體陣列晶片100及周邊電路晶片200。
記憶體陣列晶片100具有記憶胞陣列11A、11B、引出區域22A、22B、22C、及墊區域23A。記憶胞陣列11A及11B構成記憶胞陣列11。周邊電路晶片200負責與設置於外部之記憶體控制器(未圖示)之間之通信，且具有周邊電路24A、24B、列解碼器模組(RD)19A、19B、19C、及墊區域23B。列解碼器模組19A～19C構成列解碼器模組19。周邊電路24A、24B、及列解碼器模組19A～19C控制記憶體陣列晶片100。
記憶體陣列晶片100與周邊電路晶片200分別由不同之半導體基板形成。記憶體陣列晶片100表面之電極墊與周邊電路晶片200表面之電極墊以對向之方式配置，且記憶體陣列晶片100之電極墊與周邊電路晶片200之電極墊貼合。由此，形成1個半導體記憶裝置(半導體記憶體晶片)10。
於記憶體陣列晶片100中，記憶胞陣列11A及11B可並行執行不同之動作。記憶胞陣列11A及11B配置於沿X方向排列之引出區域22A、22B及22C之間。詳細而言，記憶胞陣列11A配置於引出區域22A與22B間，記憶胞陣列11B配置於引出區域22B與22C間。
引出區域22A及22B係用以將設置於記憶體陣列晶片100之記憶胞陣列11A與設置於周邊電路晶片200之列解碼器模組19A及19B之間電性連接之區域。引出區域22B及22C係用以將設置於記憶體陣列晶片100之記憶胞陣列11B與設置於周邊電路晶片200之列解碼器模組19B及19C之間電性連接之區域。
墊區域23A係供設置用以將周邊電路晶片200與記憶體控制器之間連接之墊的區域。墊區域23A沿X方向延伸，且以與記憶胞陣列11A及11B相鄰之方式設置。
於周邊電路晶片200中，列解碼器模組19A、19B及19C係以分別與記憶體陣列晶片100之引出區域22A、22B及22C重疊或對向之方式設置。例如，列解碼器模組19A及19B與設置於記憶胞陣列11A之字元線WL電性連接，列解碼器模組19B及19C與設置於記憶胞陣列11B之字元線WL電性連接。
周邊電路24A例如設置於列解碼器模組19A與19B間，周邊電路24B例如設置於列解碼器模組19B與19C間。周邊電路例如包含輸入輸出電路12、邏輯控制電路13、待命/忙碌電路14、暫存器群15、定序器16、電壓產生電路17、驅動器18、行解碼器20、感測放大器模組21等。
墊區域23B係以與周邊電路24A及24B相鄰且與記憶體陣列晶片100之墊區域23A重疊之方式設置。於墊區域23B中例如配置從周邊電路24A及24B所包含之輸入輸出電路引出之配線等。該等配線藉由通孔及墊而被引出至半導體記憶裝置10之上表面。
1.2.2半導體記憶裝置之剖面構造 接下來，利用圖4及圖5，對半導體記憶裝置10之剖面構造進行說明。此外，圖4及圖5中，省略了導電層間之層間絕緣膜。於圖4及圖5所示之剖視圖中，將Z方向之箭頭方向稱為正方向，將與Z方向之箭頭方向相反之方向稱為負方向。
圖4係沿著圖3中之A-A線之剖視圖，為記憶胞陣列11A、引出區域22A、22B、周邊電路24A、及列解碼器模組19A、19B之沿著XZ面之剖視圖。
如上述般，半導體記憶裝置10具備記憶體陣列晶片100及周邊電路晶片200。
以下，對記憶體陣列晶片100中之剖面構造詳細進行敍述。
於半導體基板30介隔絕緣層沿Z方向之負方向設置有導電層31。於導電層31設置有介隔絕緣層沿Z方向之負方向積層有導電層32、複數個導電層33、及導電層34之積層體。導電層31～34沿X方向延伸。導電層31～34具有沿著XY面(或半導體基板30面)之(或平行之)平板形狀。
導電層31作為源極線SL發揮功能。導電層32作為選擇閘極線SGS發揮功能。導電層33分別作為複數個字元線WL0～WL7發揮功能。此外，於圖4中，示出2條導電層33，省略其餘之導電層33。導電層34作為選擇閘極線SGD發揮功能。導電層31～34例如包含鎢(W)或多晶矽。半導體基板30例如包含矽基板及矽之磊晶層。
於包含導電層32～34之積層體中設置有柱狀體之複數個記憶體柱MP。各記憶體柱MP沿Z方向延伸。各記憶體柱MP係以於Z方向(或積層方向)上貫穿導電層32～34之方式配置，從導電層34之表面到達導電層31。即，記憶體柱MP藉由選擇閘極線SGD、複數個字元線WL0～WL7、及選擇閘極線SGS而連接於源極線SL。
於記憶體柱MP沿Z方向之負方向設置有接觸插塞CP1，於接觸插塞CP1設置有導電層35(或位元線BL)。於導電層35沿Z方向之負方向依序設置有通孔(或接觸插塞)36、及導電墊37。下文將對記憶體柱MP之詳情進行敍述。
沿X方向延伸之各導電層32～34之端部經由接觸插塞CP2電性連接於導電層38。於導電層38沿Z方向之負方向依序設置有通孔39、導電層40、通孔41、及導電墊42。
以下，對周邊電路晶片200中之剖面構造詳細進行敍述。
於半導體基板50設置有例如包含n通道MOS(metal oxide semiconductor，金氧半導體)場效應電晶體(以下，記為nMOS電晶體)、及p通道MOS場效應電晶體(以下，記為pMOS電晶體)之CMOS(complementary metal oxide semiconductor，互補金氧半導體)電路CM。CMOS電路CM構成對複數個記憶胞之動作進行控制之周邊電路24A及列解碼器模組19A、19B。半導體基板50例如包含矽基板及矽之磊晶層。
如圖4所示，於半導體基板50設置有源極區域及汲極區域50A、及元件分離區域50B。於源極區域50A與汲極區域50A間之半導體基板50沿Z方向之正方向設置有閘極絕緣層51，於閘極絕緣層51設置有閘極電極52。nMOS電晶體及pMOS電晶體之各者包含源極區域50A、汲極區域50A、半導體基板50之半導體層、閘極絕緣層51、及閘極電極52。
於源極區域50A及汲極區域50A沿Z方向之正方向分別設置有通孔53A，於通孔53A分別設置有導電層54A。於導電層54A沿Z方向之正方向依序設置有通孔55A、導電層56A、通孔57A、導電層58A、通孔59A、及導電墊60A。導電墊60A係於Z方向之正方向上配置於周邊電路晶片200之表面。
於另一源極區域50A及汲極區域50A沿Z方向之正方向分別設置有通孔53B，於通孔53B分別設置有導電層54B。於導電層54B沿Z方向之正方向依序設置有通孔55B、導電層56B、通孔57B、導電層58B、通孔59B、及導電墊60B。導電墊60B係於Z方向之正方向上配置於周邊電路晶片200之表面。
記憶體陣列晶片100與周邊電路晶片200例如係以包含導電墊37與導電墊60A、及導電墊42與導電墊60B之導電墊彼此對向之方式分別貼合。由此，導電墊37與導電墊60A接合而電性連接。同樣地，導電墊42與導電墊60B接合而電性連接。
接下來，利用圖5，對記憶胞陣列11中之記憶體柱MP(或NAND串NS)之剖面構造進行說明。記憶體柱MP包含記憶胞電晶體MT0～MT7、及選擇電晶體ST1、ST2。
圖5係實施方式中之記憶胞陣列11內之記憶體柱MP之剖視圖。此外，於圖5中，省略了導電層間之層間絕緣膜，進而，圖4所示之記憶體柱MP旋轉了180度。
如圖5所示，記憶胞陣列11包含半導體基板30、導電層31～34、記憶體柱MP、接觸插塞CP1、及導電層35。於半導體基板30之上方設置有導電層31。導電層31形成為與XY面平行之平板狀，且作為源極線SL發揮功能。此外，半導體基板30之主面與XY面對應。
於導電層31上沿Y方向排列有沿著XZ面之複數個狹縫SLT。導電層31上且相鄰之狹縫SLT間之構造體(或積層體)例如與1個串單元SU對應。
於導電層31上且相鄰之狹縫SLT間從下層起依序設置有導電層32、複數個導電層33、導電層34、及導電層35。該等導電層中在Z方向上相鄰之導電層介隔層間絕緣膜積層。導電層32～34分別形成為與XY面平行之平板狀。導電層32作為選擇閘極線SGS發揮功能。複數個導電層33從下層起依序分別作為字元線WL0～WL7發揮功能。導電層34作為選擇閘極線SGD發揮功能。導電層32～34例如包含鎢(W)。
複數個記憶體柱MP例如沿X方向及Y方向排列成錯位狀。複數個記憶體柱MP之各者係於狹縫SLT間之積層體內沿Z方向延伸(或貫通)。各記憶體柱MP以從導電層34之上表面到達導電層31之上表面之方式通過導電層34、33、32而設置。各記憶體柱MP作為1個NAND串NS發揮功能。
記憶體柱MP例如具有阻擋絕緣層70、電荷儲存層71、隧道絕緣層(亦稱為隧道絕緣膜)72、及半導體層73。具體而言，於用以形成記憶體柱MP之記憶體孔之內壁設置有阻擋絕緣層70。於阻擋絕緣層70之內壁設置有電荷儲存層71。於電荷儲存層71之內壁設置有隧道絕緣層72。進而，於隧道絕緣層72之內側設置有半導體層73。此外，記憶體柱MP亦可設為於半導體層73之內部設置有核心絕緣層之構造。
於這種記憶體柱MP之構成中，記憶體柱MP與導電層32交叉之部分作為選擇電晶體ST2發揮功能。記憶體柱MP與導電層33交叉之部分分別作為記憶胞電晶體MT0～MT7發揮功能。進而，記憶體柱MP與導電層34交叉之部分作為選擇電晶體ST1發揮功能。
半導體層73作為記憶胞電晶體MT、及選擇電晶體ST1、ST2之通道層發揮功能。於半導體層73之內部形成有NAND串NS之電流路徑。
電荷儲存層71具有於記憶胞電晶體MT中蓄積從半導體層73注入之電荷之功能。電荷儲存層71例如包含氮化矽膜。
隧道絕緣層72於將電荷從半導體層73注入至電荷儲存層71時、或蓄積於電荷儲存層71之電荷向半導體層73擴散時，作為電位障壁發揮功能。隧道絕緣層72例如包含氧化矽膜。
阻擋絕緣膜70防止蓄積於電荷儲存層71之電荷向導電層33(字元線WL)擴散。阻擋絕緣層70例如包含氧化矽層及氮化矽層。
於較記憶體柱MP之上表面更上方處，介隔間絕緣膜設置有導電層35。導電層35係沿Y方向延伸之線狀配線層，且作為位元線BL發揮功能。複數個導電層35沿X方向排列，導電層35與對應於每個串單元SU之1個記憶體柱MP電性連接。具體而言，於各串單元SU中，於各記憶體柱MP內之半導體層73上設置有接觸插塞CP1，於接觸插塞CP1上設置有1個導電層35。導電層35例如包含銅(Cu)或鋁(Al)、鎢(W)。接觸插塞CP1包含導電層，例如鎢(W)。
此外，字元線WL、以及選擇閘極線SGD及SGS之條數並不限定於上述條數，分別按照記憶胞電晶體MT、以及選擇電晶體ST1及ST2之個數而變更。選擇閘極線SGS亦可包含分別設置為複數層之複數個導電層。選擇閘極線SGD亦可包含分別設置為複數層之複數個導電層。
1.2.3導電層35及連接於導電層35之通孔36之構造 利用圖6～圖8，對圖4中由區域BC表示之導電層35(或位元線BL)、及連接於導電層35之通孔(或接觸插塞)36之構造之一例進行說明。
圖6係半導體記憶裝置10中之導電層35、及連接於導電層35之通孔36之俯視圖。圖6係從Z方向之正方向觀察記憶體陣列晶片100內之導電層35及通孔36所得之圖。圖7係沿著圖6中之B-B線之剖視圖，表示導電層35及通孔36沿著X方向之剖面。圖8係沿著圖6中之C-C線之剖視圖，表示位元線BL及通孔36沿著Y方向之剖面。
如圖6所示，複數個導電層35沿Y方向延伸。沿Y方向延伸之導電層35係於X方向上以指定間隔排列。圖6中，將從左側到右側依序排列之導電層35分別稱為35_1、35_2、35_3、35_4、35_5。於導電層35_1～35_5之各者分別沿Z方向配置有通孔36。各通孔36沿Z方向延伸，連接於各導電層35_1～35_5之上表面(或表面)，或接觸各導電層35_1～35_5之上表面。
以下，對通孔36連接於導電層35_3之構造進行說明。各通孔36分別連接於其他導電層35之構造亦與其相同，因此省略它們之記載。此外，於未特定導電層35_1～35_5中之任一導電層之情形時，記為導電層35。
如圖7及圖8所示，且如上述般，導電層35_1～35_5沿Y方向延伸，沿X方向排列。導電層35_1～35_5係於絕緣層80內之X方向上以指定間隔嵌埋。於各導電層35_1～35_5上分別設置有通孔36，各導電層35_1～35_5分別電性連接於通孔36。
於導電層35_2～35_4上及絕緣層80上設置有絕緣層81A。於導電層35_1、35_5上及絕緣層80上設置有絕緣層82。進而，於絕緣層82上設置有絕緣層81B，於絕緣層81B上配置有絕緣層83。
於X及Y方向上，導電層35_3上設置有通孔36，通孔36電性連接於導電層35_3。通孔36以貫穿絕緣層83、81B、81A之方式設置，從絕緣層83到達導電層35_3之上表面。
於X方向上，與導電層35_3兩側相鄰之導電層35_2、導電層35_4上設置有絕緣層81A。於X方向上，與導電層35_2相鄰之導電層35_1上及與導電層35_4相鄰之導電層35_5上設置有絕緣層82。於Y方向上，導電層35_3上設置有通孔36，且以夾著通孔36之方式設置有絕緣層81A，進而以夾著絕緣層81A之方式設置有絕緣層82。
導電層35_2～35_4之上表面從絕緣層80之上表面凹陷。導電層35_1、35_5之上表面未從絕緣層80之上表面凹陷。換言之，導電層35_2～35_4之上表面較絕緣層80之上表面低，即，導電層35_2～35_4之上表面位於較絕緣層80之上表面更靠半導體基板30側。導電層35_1、35_5之上表面與絕緣層80之上表面大致相同且一致。
於導電層35_3上之絕緣層80之凹處嵌埋有通孔36。於導電層35_2、35_4上之絕緣層80之凹處嵌埋有絕緣層81A。
絕緣層80附近或絕緣層81A側面中之通孔36之X及Y方向之直徑或寬度R1小於絕緣層83上表面中之通孔36之X及Y方向之直徑或寬度R2。例如，絕緣層80附近之通孔36之直徑或寬度R1為絕緣層83上表面中之通孔36之直徑或寬度R2之1/2以下。絕緣層81A設置於導電層35_2與通孔36之間、及導電層35_4與通孔36之間。
此外，此處於圖6所示之俯視下，以圓形狀之通孔36為例進行了說明，但不應限於此，通孔36亦可為在Y方向上具有長徑之長圓形或橢圓形。
1.2.4導電層35及通孔36之製造方法 利用圖9～圖24，對圖7及圖8所示之導電層35、及連接於導電層35之通孔36之製造方法進行說明。圖9～圖24係表示實施方式中之導電層35及通孔36之製造方法之剖視圖。
首先，如圖9及圖10所示，於絕緣層80內形成導電層35_1～35_5。具體而言，利用RIE(Reactive Ion Etching，反應性離子蝕刻)法於絕緣層80形成配線槽。然後，利用CVD(Chemical Vapor Deposition，化學氣相沈積)法於配線槽之底面及側面形成障壁金屬35B。進而，利用CVD法於配線槽之底面及側面之障壁金屬35B上形成金屬材35A，例如銅(Cu)，並由銅嵌埋配線槽。由此，於絕緣層80內之配線槽形成導電層35_1～35_5。導電層35之金屬材35A例如包含銅(Cu)或鋁(Al)、鈦(Ti)。障壁金屬35B例如包含鈦。絕緣層80例如包含氧化矽層。
接下來，如圖11及圖12所示，利用CVD法於導電層35_1～35_5上及絕緣層80上形成絕緣層82。進而，如圖13及圖14所示，利用RIE法將導電層35_2～35_4上、及導電層35_2與35_4間之絕緣層82去除。由此，於導電層35_2～35_4上形成絕緣層82之開口部。於絕緣層82中，使用蝕刻時對氧化矽層具有選擇性之材料。絕緣層82例如包含氮化矽層、或碳氮化矽層。
接下來，如圖15及圖16所示，例如利用濕式蝕刻將從絕緣層82之開口部露出之導電層35_2～35_4去除到指定深度。由此，如80A所示，使導電層35_2～35_4之上表面從絕緣層80之上表面凹陷。
接下來，如圖17及圖18所示，利用CVD法於圖15及圖16所示之構造上形成絕緣層81。具體而言，於導電層35_2～35_4上、導電層35_2與35_4間之絕緣層80上及絕緣層82上，形成絕緣層81。此時，絕緣層82之開口部之X方向之長度、絕緣層82之厚度及絕緣層81之厚度之比為3：2：1。由此，於導電層35_2與35_4間之絕緣層80上形成厚度相當於上述比值1之絕緣層81。絕緣層81包含與絕緣層82相同之材料，例如氮化矽層、或碳氮化矽層。
接下來，如圖19及圖20所示，利用CVD法於圖17及圖18所示之構造上形成絕緣層83。具體而言，於導電層35_1～35_5上方之絕緣層81上形成絕緣層83。此時，亦存在導電層35_3上之絕緣層81與絕緣層83之間形成空腔之情況。絕緣層83例如包含氧化矽層。
接下來，如圖21及圖22所示，利用微影法及RIE法，將導電層35_2～35_4上方之絕緣層81上之絕緣層83去除。由此，使導電層35_2～35_4上之絕緣層81露出。
接下來，如圖23及圖24所示，利用RIE法對圖21及圖22所示之構造進行絕緣層81之蝕刻。由此，將導電層35_3上之絕緣層81去除，使導電層35_3之上表面露出。由此，形成從絕緣層83之上表面到達導電層35_3之上表面之通孔用之孔。與此同時，於導電層35_2上且絕緣層82之側面殘留絕緣層81A，同樣地，於導電層35_4上且絕緣層82之側面殘留絕緣層81A。進而，於絕緣層82與絕緣層83之間殘留絕緣層81B。
其後，將導電層嵌埋入通孔用孔內，如圖7及圖8所示，於導電層35_3上之通孔用孔內形成通孔36。由此，導電層35_3與通孔36電性連接。藉由以上之製造步驟，製造導電層35_3及連接於導電層35_3之通孔36。
1.3實施方式之效果 根據本實施方式，可提供一種能夠提高動作可靠性之半導體記憶裝置。
以下，對實施方式之效果詳細進行敍述。
於實施方式中，具備設置於半導體基板30上之絕緣層80、設置於絕緣層80內之導電層35_3、於絕緣層80內與導電層35_3相鄰而設之導電層35_4、及連接於導電層35_3之上表面之通孔(或接觸插塞)36。於與半導體基板30正交之Z方向上與通孔36重疊之導電層35_3、35_4之上表面較絕緣層80之上表面低。藉由此種構造，能夠將導電層35_4之上表面與通孔36之距離拉長。由此，能夠提高導電層35_4與通孔36之間之耐電壓。
另外，於實施方式中，並非遍及導電層35_3、35_4整體將該等之上部(或上表面)去除，而是僅將Z方向上與通孔36重疊之區域內之導電層35_3、35_4之上部去除。由此，能夠抑制導電層35_3、35_4之厚度變薄而導致導電層35_3、35_4之電阻上升。
另外，於遍及導電層35_3、35_4整體將該等之上部去除之情形時，存在導電層35_3、35_4之一部分被過度去除之情況。於本實施方式中，僅局部地將設置有通孔36之Z方向之區域內之導電層35_3、35_4之上部去除。因此，如上述般，能夠減少導電層35_3、35_4之一部分被過度去除。由此，能減少導電層35_3、35_4之電阻之急升或斷線等之發生，從而能夠提高半導體記憶裝置之製造中之良率。
另外，如圖21及圖22所示，藉由絕緣層83、81預先準備用以形成通孔36之孔，其後，形成使導電層35_3露出之孔，由此能夠減小通孔36之直徑或寬度。由此，能夠使通孔36與導電層35_4之間之距離變長，從而能夠提高通孔36與導電層35_4之間之耐電壓。與和通孔36相鄰之導電層35_2之間亦同樣地，能夠使通孔36與導電層35_2之間之距離變長，從而能夠提高通孔36與導電層35_2之間之耐電壓。
藉由以上，根據本實施方式，可提供一種能夠提高動作可靠性之半導體記憶裝置。
1.4其他變化例等 於上述實施方式中，以將記憶體陣列晶片100與周邊電路晶片200貼合而成之半導體記憶裝置10為例進行了說明，但不應限於此，如圖25所示，亦可對形成有記憶胞之區域91及形成有周邊電路之區域92設置於1個半導體基板90上之半導體記憶裝置10A進行應用。
進而，於上述實施方式中，作為半導體記憶裝置，以NAND型快閃記憶體為例進行了說明，但不限於NAND型快閃記憶體，可應用於其他所有半導體記憶體，進而可應用於半導體記憶體以外之各種記憶裝置。
已對本發明之若干實施方式進行了說明，但該等實施方式係作為示例而提出，並不意圖限定發明之範圍。該等實施方式能以其他多種方式實施，能夠於不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施方式或其變化包含在發明之範圍或主旨中，同樣包含在申請專利範圍中所記載之發明及其均等之範圍內。 [相關申請]
本申請案享有以日本專利申請案2019-168372號(申請日：2019年9月17日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
10:半導體記憶裝置 10A:半導體記憶裝置 11:記憶胞陣列 11A:記憶胞陣列 11B:記憶胞陣列 12:輸入輸出電路 13:邏輯控制電路 14:待命/忙碌電路 15:暫存器群 15A:狀態暫存器 15B:位址暫存器 15C:指令暫存器 16:定序器(或控制電路) 17:電壓產生電路 18:驅動器 19:列解碼器模組(RD) 19A～19C:列解碼器模組 20:行解碼器 21:感測放大器模組 22A:引出區域 22B:引出區域 22C:引出區域 23A:墊區域 23B:墊區域 24A:周邊電路 24B:周邊電路 30:半導體基板 31～35, 35_1～35_5:導電層 35:導電層 35A:金屬材 35B:障壁金屬 36:通孔(或接觸插塞) 37:導電墊 38:導電層 39:通孔 40:導電層 41:通孔 42:導電墊 50:半導體基板 50A:源極區域或汲極區域 50B:元件分離區域 51:閘極絕緣層 52:閘極電極 53A, 53B:通孔 54A, 54B:導電層 55A, 55B:通孔 56A, 56B:導電層 57A, 57B:通孔 58A, 58B:導電層 59A, 59B:通孔 60A, 60B:導電墊 70:阻擋絕緣層 71:電荷儲存層 72:隧道絕緣層 73:半導體層 80:絕緣層 81A:絕緣層 81B:絕緣層 82:絕緣層 83:絕緣層 91:區域 92:區域 100:記憶體陣列晶片 200:周邊電路晶片 ADD:位址信息 ALE:位址鎖存賦能信號 BC:區域 BL:位元線 BL0～BLi:位元線 BLK:區塊 BLK0～BLKm:區塊 CEn:晶片賦能信號 CLE:指令鎖存賦能信號 CM:CMOS電路 CMD:指令 CP1:接觸插塞 CP2:接觸插塞 CU:胞單元 DAT:讀出資料、寫入資料 DQ:信號 DQ0～DQ7:信號 MP:記憶體柱 MT:記憶胞電晶體 MT0～MT7:記憶胞電晶體  NS:NAND串 R/Bn:待命/忙碌信號 REn:讀出賦能信號 R1:直徑或寬度 R2:直徑或寬度 SGD:選擇閘極線 SGD0～SGD3:選擇閘極線 SGS:選擇閘極線 SGS0～SGS3:選擇閘極線 SL:源極線 SLT:狹縫 ST1:選擇電晶體 ST2:選擇電晶體 STS:狀態信息 SU:串單元 SU0～SU3:串單元 WL:字元線 WL0～WL7:字元線 WEn:寫入賦能信號 WPn:寫入保護信號
圖1係表示實施方式之半導體記憶裝置之電路構成之方塊圖。  圖2係實施方式中之記憶胞陣列內之區塊之電路圖。  圖3係表示實施方式之半導體記憶裝置之平面佈局之一例之圖。  圖4係沿著圖3中之A-A線之剖視圖。  圖5係實施方式中之記憶胞陣列內之記憶體柱之剖視圖。  圖6係實施方式之半導體記憶裝置中之導電層及通孔之俯視圖。  圖7係沿著圖6中之B-B線之剖視圖。  圖8係沿著圖6中之C-C線之剖視圖。  圖9～24係表示實施方式之半導體記憶裝置中之導電層及通孔之製造方法之剖視圖。  圖25係變化例之半導體記憶裝置之剖視圖。
35_1~35_5:導電層
35A:金屬材
35B:障壁金屬
36:通孔(或接觸插塞)
80:絕緣層
81A:絕緣層
81B:絕緣層
82:絕緣層
83:絕緣層
BL:位元線
R1:直徑或寬度
R2:直徑或寬度

Claims (9)

  1. 一種半導體記憶裝置，其具備：第1絕緣層；第1導電層，其設置於上述第1絕緣層內，沿第1方向延伸；第2導電層，其沿與上述第1方向正交之第2方向對上述第1導電層相鄰而設；及接觸插塞，其連接於上述第1導電層之與上述第1及第2方向正交之第3方向之一表面；且上述第1導電層及上述第2導電層分別於上述第3方向與上述接觸插塞重疊；上述第1導電層於上述第3方向之厚度係相對於其本身之其他部分小；上述第2導電層於上述第3方向之厚度係相對於其本身之其他部分小。
  2. 如請求項1之半導體記憶裝置，其進而具備第3導電層，該第3導電層設置於上述第1絕緣層內，沿上述第1方向延伸，沿上述第2方向對上述第2導電層於與上述第1導電層相反之側相鄰而設，且於上述第3方向與上述接觸插塞重疊之上述第1導電層及上述第2導電層之上述第3方向之厚度係相對於上述第3導電層小。
  3. 如請求項1至3中任一項之半導體記憶裝置，其中上述接觸插塞具有 沿上述第3方向延伸之柱形狀，上述接觸插塞靠近上述第1導電層之包含上述第1方向及上述第2方向之剖面之第1面積，小於較上述第1面積遠離上述第1導電層之接觸插塞之第2面積。
  4. 如請求項1至3中任一項之半導體記憶裝置，其進而具備第4導電層，該第4導電層設置於上述第1絕緣層內，沿第1方向延伸，沿上述第3方向對上述第1導電層設置於與上述第2導電層相反之側；且上述第4導電層之一表面係對上述第1導電層之上述其他部分之上述一表面後退。
  5. 如請求項1至3中任一項之半導體記憶裝置，其進而具備第2絕緣層，該第2絕緣層設置於上述第2導電層與上述接觸插塞之間。
  6. 如請求項1至3中任一項之半導體記憶裝置，其進而具備：複數個第5導電層，其設置於上述第3方向之與上述第1導電層之上述一表面相反之側之另一表面側，沿上述第3方向積層；及柱，其於上述第3方向上貫穿上述複數個第5導電層，且電性連接於上述第1導電層。
  7. 如請求項6之半導體記憶裝置，其中上述複數個第5導電層與上述柱交叉之部分作為記憶胞電晶體發揮功能。
  8. 如請求項1至3中任一項之半導體記憶裝置，其進而具備： CMOS電路，其設置於上述接觸插塞之上述第3方向之與上述第1導電層之上述一表面側，且電性連接於上述接觸插塞；及基板，其其設置於上述CMOS電路之上述第3方向之上述第1導電層之上述一表面側，形成有上述CMOS電路。
  9. 一種半導體記憶裝置，其具備：第1及第2記憶胞，其等設置於基板上；第1絕緣層，其設置於上述第1及第2記憶胞上；第1位元線，其電性連接於上述第1記憶胞，且設置於上述第1絕緣層內，沿第1方向延伸；第2位元線，其電性連接於上述第2記憶胞，且沿與上述第1方向正交之第2方向對上述第1位元線相鄰而設；及接觸插塞，其連接於上述第1位元線之與上述第1及第2方向正交之第3方向之一表面；且上述第1位元線及第2位元線分別於上述第3方向與上述接觸插塞重疊；上述第1位元線於上述第3方向之厚度係相對於其本身之其他部分小；上述第2位元線於上述第3方向之厚度係相對於其本身之其他部分小。
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