TWI756707B - 晶片外驅動電路和訊號補償方法 - Google Patents

晶片外驅動電路和訊號補償方法 Download PDF

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Abstract

一種晶片外驅動電路，包含判別電路、第一補償電路、第二補償電路、上拉電路以及下拉電路。判別電路用以根據時脈訊號和輸入資料輸出第一判別訊號和第二判別訊號。第一補償電路耦接至判別電路，並用以響應於第一判別訊號和第二判別訊號以產生第一控制訊號。第二補償電路耦接至判別電路，並用以響應於第一判別訊號和第二判別訊號以產生第二控制訊號。上拉電路用以響應於第一控制訊號致能。下拉電路用以響應於第二控制訊號致能。

Description

晶片外驅動電路和訊號補償方法
本揭示內容是有關於一種晶片外驅動（off chip driver，OCD）電路和訊號補償方法，且特別是有關於改善訊號失真的晶片外驅動電路和訊號補償方法。
隨著科技發展，記憶體的操作速度變得越來越快速。在高速資料數據傳輸中，訊號的振幅會衰減，從而導致訊號失真。
因此，如何改善在高速資料數據傳輸中訊號失真的情況是本領域的重要課題。
本揭示內容的一態樣係關於一種晶片外驅動電路。晶片外驅動電路包含判別電路、第一補償電路、第二補償電路、上拉電路以及下拉電路。判別電路用以根據時脈訊號和輸入資料輸出第一判別訊號和第二判別訊號。第一補償電路耦接至判別電路，並用以響應於第一判別訊號和第二判別訊號以產生第一控制訊號。第二補償電路耦接至判別電路，並用以響應於第一判別訊號和第二判別訊號以產生第二控制訊號。上拉電路用以響應於第一控制訊號致能。下拉電路用以響應於第二控制訊號致能。
本揭示內容的另一態樣係關於一種訊號補償方法，包含：當輸入資料自第一準位轉為第二準位時，將第一判別訊號轉為高準位；當輸入資料自第二準位轉為第一準位時，將第二判別訊號轉為低準位；響應於第一判別訊號和第二判別訊號產生第一控制訊號和第二控制訊號；響應於第一控制訊號致能上拉電路；以及響應於第二控制訊號致能下拉電路。
綜上所述，本案透過應用上述各個實施例中，藉由增強電路，控制訊號的上升和下降轉換速率便能夠提高，以改善輸出訊號上升和下降的轉換速率，當輸入資料轉換時，使得輸出訊號的輸出資料能夠清楚。此外，藉由調整自晶片外前置驅動電路所輸出的選擇訊號的數量，控制訊號的上升和下降轉換速率能被分別控制以符合實際需求。
具體實施方式現在將在下文中參考附圖更全面地描述本揭示內容，附圖中示出了本案的示例性實施例。然而，本案可以以許多不同的形式實施，不應該被解釋為限於此處闡述的實施例。提供這些實施例是為了使本揭示內容徹底和完整，並且向本領域技術人員充分傳達本揭示內容的範圍。相同的附圖標記表示相同的元件。
本文所使用的所有詞彙具有其通常的意涵。上述之詞彙在普遍常用之字典中之定義，在本說明書的內容中包含任一於此討論的詞彙之使用例子僅為示例，不應限制到本揭示內容之範圍與意涵。同樣地，本揭示內容亦不僅以於此說明書所示出的各種實施例為限。
在本文中，使用第一、第二與第三等等之詞彙，是用於描述各種元件、組件、區域、層與/或區塊是可以被理解的。但是這些元件、組件、區域、層與/或區塊不應該被這些術語所限制。這些詞彙只限於用來辨別單一元件、組件、區域、層與/或區塊。因此，在下文中的一第一元件、組件、區域、層與/或區塊也可被稱為第二元件、組件、區域、層與/或區塊，而不脫離本案的本意。
關於本文中所使用之『耦接』或『連接』，均可指二或多個元件相互直接作實體或電性接觸，或是相互間接作實體或電性接觸，亦可指二或多個元件相互操作或動作。在本文中所使用的用詞『包含』、『具有』等等，均為開放性的用語，即意指『包含但不限於』。此外，本文中所使用之『及／或』，包含相關列舉項目中一或多個項目的任意一個以及其所有組合。
請參考第1圖。第1圖係根據本揭示內容之部分實施例所繪示的一種晶片外驅動電路100的示意圖。如第1圖所示，晶片外驅動電路100包含判別電路120、晶片外前置驅動電路（OCD front-end driving circuit）140以及晶片外驅動電路（OCD driver）160。在部分實施例中，晶片外前置驅動電路140包含第一前置驅動器142、第二前置驅動器144、第一可調變增強電路146和第二可調變增強電路148。在部分實施例中，晶片外驅動電路160包含上拉電路162和下拉電路164。
結構上，判別電路120耦接至晶片外前置驅動電路140。晶片外前置驅動電路140耦接至晶片外驅動電路160。具體而言，判別電路120耦接至第一前置驅動器142、第二前置驅動器144、第一可調變增強電路146以及第二可調變增強電路148。第一前置驅動器142和第一可調變增強電路146耦接至上拉電路162。第二前置驅動器144和第二可調變增強電路148耦接至下拉電路164。
請參考第2A圖～第2D圖。第2A圖～第2D圖係根據本揭示內容之部分實施例所繪示的一種上拉電路162a～162d的示意圖。在部分實施例中，第1圖中的上拉電路162可由如第2A圖中的包含電晶體MP>1>的上拉電路162a所實現。電晶體MP>1>的第一端耦接至高電壓VDD。電晶體MP>1>的第二端耦接至輸入輸出端I/O。電晶體MP>1>的控制端用以接收上拉控制訊號PUP。電晶體MP>1>用以根據具有低準位的上拉控制訊號PUP導通，以提供高電壓VDD至輸入輸出端I/O。
在其他部分實施例中，第1圖中的上拉電路162可由如第2B圖中包含相互串聯的電晶體MP>1>和電阻R1的上拉電路162b所實現，或者由如第2C圖中包含多個相互串聯的電晶體MP>1>～MP>X>的上拉電路162c所實現，或者由如第2D圖中包含多個相互串聯的電晶體MP>1>～MP>X>和電阻R1的上拉電路162d所實現，其中X為正整數。電晶體MP>2>～MP>X>的結構和操作相似於電晶體MP>1>，因此不再贅述。值得注意的是繪示於第2A圖～第2D圖中的上拉電路僅為舉例，上拉電路162可由一或多個相互並聯的上拉電路162a～162d所實現。
請參考第3A圖～第3D圖。第3A圖～第3D圖係根據本揭示內容之部分實施例所繪示的一種下拉電路164a～164d的示意圖。在部分實施例中，第1圖中的下拉電路164可分別由第3A圖～第3D圖中的下拉電路164a～164d所實現。下拉電路164相似於上拉電路162，但由N型電晶體MN>1>～MN>X>取代P型電晶體MP>1>～MP>X>，由下拉控制訊號PDN取代上拉控制訊號PUP，以及由低電壓VSS取代高電壓VDD。為了說明上的簡潔，進一步詳細說明便不在此重複。值得注意的是繪示於第3A圖～第3D圖中的下拉電路僅為舉例，下拉電路164可由一或多個相互並聯的下拉電路164a～164d所實現。
值得注意的是，上拉電路162a～162d和下拉電路164a～164d僅為說明舉例，並非用以限制本案。任何能實施上拉驅動器和下拉驅動器的電路都在本案揭示的範圍內。也就是說，本領域具有通常知識者可調整上拉電路和下拉電路的設計。
請回頭參考第1圖。操作上，判別電路120用以接收時脈訊號CLK和輸入資料Din0，並根據輸入資料Din0輸出第一判別訊號DUP和第二判別訊號DDN。晶片外前置驅動電路140用以接收輸入資料Din1、第一判別訊號DUP和第二判別訊號DDN。第一前置驅動器142產生上拉控制訊號PUP。第二前置驅動器144產生下拉控制訊號PDN。第一可調變增強電路146由第一判別訊號DUP和第二判別訊號DDN所控制，用以改善上拉控制訊號PUP的強度。第二可調變增強電路148也由第一判別訊號DUP和第二判別訊號DDN所控制，用以改善下拉控制訊號PDN的強度。值得注意的是時脈訊號CLK僅為舉例，在部分實施例中，判別電路120可在沒有時脈訊號CLK的情況下產生輸入資料Din1、第一判別訊號DUP和第二判別訊號DDN。輸入資料Din1是經過延遲後的輸入資料Din0，藉以對齊判別電路120所處理的其他訊號。晶片外驅動電路160用以接收上拉控制訊號PUP和下拉控制訊號PDN，並相應於輸入輸出端I/O感應輸出訊號。
具體而言，第一前置驅動器142用以接收輸入資料Din1，並根據輸入資料Din1選擇性地提供高電壓VDD或低電壓VSS作為上拉控制訊號PUP。第二前置驅動器144用以接收輸入資料Din1，並根據輸入資料Din1選擇性地提供高電壓VDD或低電壓VSS作為下拉控制訊號PDN。第一可調變增強電路146用以接收第一判別訊號DUP和第二判別訊號DDN，並根據第一判別訊號DUP和第二判別訊號DDN選擇性地提供高電壓VDD或低電壓VSS作為上拉控制訊號PUP。第二可調變增強電路148用以接收第一判別訊號DUP和第二判別訊號DDN，根據第一判別訊號DUP和第二判別訊號DDN選擇性地提供高電壓VDD或低電壓VSS作為下拉控制訊號PDN。
在部分實施例中，第一前置驅動器142和第二前置驅動器144為互補式金屬氧化物半導體（CMOS）。舉例來說，如第1圖所示，第一前置驅動器142包含P型金氧半場效電晶體（PMOS）和N型金氧半場效電晶體（NMOS）。PMOS的第一端用以接收高電壓VDD，NMOS的第二端用以接收低電壓VSS，PMOS和NMOS的控制端皆用以接收輸入資料Din1，而PMOS的第二端和NMOS的第一端用以輸出上拉控制訊號PUP。第二前置驅動器144相似於第一前置驅動器142，因此不再贅述。
值得注意的是，前置驅動器142、144可由CMOS之外其他的電路所實現，或者前置驅動器142、144可包含其他電路在CMOS和高電壓VDD之間、在CMOS和低電壓VSS之間，或者在CMOS和輸入資料Din1之間。在其他部分實施例中，前置驅動器142、144可包含一或多個相互串聯或並聯的電晶體。
請一併參考第1圖和第4圖。第4圖係根據先前技術所繪示的一種晶片外驅動電路100的訊號示意圖。如第4圖所示，在期間T1，輸入資料Din1位於高準位。前置驅動器142、144的PMOS關斷而前置驅動器142、144的NMOS根據具有高準位的輸入資料Din1導通，以提供低電壓VSS作為上拉控制訊號PUP和下拉控制訊號PDN。因此，上拉電路162根據具有低電壓VSS的上拉控制訊號PUP導通，而下拉電路164根據具有低電壓VSS的下拉控制訊號PDN導通。如此一來，在期間T1，晶片外驅動電路160對應於輸入輸出端I/O感應具有高電壓VDD的輸出訊號。
在另一方面，在期間T2，輸入資料Din1位於低準位。前置驅動器142、144的PMOS導通，而前置驅動器142、144的NMOS根據具有低準位的輸入資料Din1導通，以提供高電壓VDD作為上拉控制訊號PUP和下拉控制訊號PDN。因此，上拉電路162根據具有高電壓VDD的上拉控制訊號PUP關斷，而下拉電路164根據具有高電壓VDD的下拉控制訊號PDN導通。如此一來，在期間T2，晶片外驅動電路160對應於輸入輸出端I/O感應具有低電壓VSS的輸出訊號。
據此，輸入輸出端I/O的輸出訊號理想上應與輸入資料Din1相同。然而，在高速資料數據傳輸中，如第4圖所示，在輸入資料Din1自低準位轉為高準位的一開始，如第4圖中期間P1所示的波形，輸出訊號OUT0的第一筆輸出資料的準位會太低以至於不清楚。相似地，在輸入資料Din1自高準位轉為低準位的一開始，如第4圖中期間P2所示的波形，輸出訊號OUT0的第一筆輸出資料的準位會太高以至於不清楚。因此，在本揭示內容中，判別電路120和晶片外前置驅動電路140能夠根據訊號補償方法增強上拉控制訊號PUP和下拉控制訊號PDN，因此輸入輸出端I/O的輸出訊號能夠更清楚（更少失真）。關於訊號補償方法將於以下段落敘明。
請參考第5圖。第5圖係根據本揭示內容之部分實施例所繪示的一種晶片外前置驅動電路140的訊號示意圖。如第5圖所示，在部分實施例中，晶片外前置驅動電路140的第一可調變增強電路146和第二可調變增強電路148兩者皆包含增強元件AEDp和AEDn。
具體而言，第一可調變增強電路146的增強元件AEDp用以接收和根據高電壓VDD、輸入資料Din1、一或多個選擇訊號UP_Popt>1>～UP_Popt>Y>以及第二判別訊號DDN進行操作。第一可調變增強電路146的增強元件AEDn用以接收和根據低電壓VSS、輸入資料Din1、一或多個選擇訊號UP_Nopt>1>～UP_Nopt>Y>以及第一判別訊號DUP進行操作。
相似地，第二可調變增強電路148的增強元件AEDp用以接收並根據高電壓VDD、輸入資料Din1、一或多個選擇訊號DN_Popt>1>～DN_Popt>Y>以及第二判別訊號DDN進行操作。第二可調變增強電路148的增強元件AEDn用以接收並根據低電壓VSS、輸入資料Din1、一或多個選擇訊號DN_Nopt>1>～DN_Nopt>Y>以及第一判別訊號DUP進行操作。
請參考第6圖。第6圖係根據本揭示內容之部分實施例所繪示的一種補償電路的示意圖。在部分實施例中，可調變增強電路146和148皆可由如第6圖所示的相同電路所實施。舉例來說，第6圖中增強元件AEDp可用以實現第5圖中的增強元件AEDp，而第6圖中增強元件AEDn可用以實現第5圖中的增強元件AEDn。
值得注意的是可調變增強電路146和148可包含一或多個增強元件AEDp和AEDn。為了方便清楚說明起見，以下描述將先以一個增強元件AEDp包含一個開關SWp>1>和一個第一電晶體Mp>11>，一個增強元件AEDn包含一個開關SWn>1>和一個第二電晶體Mn>11>作為舉例。此外，為了方便清楚說明，選擇訊號UP_Popt>1>～UP_Popt>Y>和DN_Popt>1>～DN_Popt>Y>以Popt>1>作為標示，而選擇訊號UP_Nopt>1>～UP_Nopt>Y>和DN_Nopt>1>～DN_Nopt>Y>以Nopt>1>作為標示。
在部分實施例中，如第6圖所示，增強元件AEDp包含及閘ANDp、開關SWp>1>和第一電晶體Mp>11>。增強元件AEDn包含及閘ANDn、開關SWn>1>和第二電晶體Mn>11>。如第6圖所示，開關SWp>1>由PMOS所實現，而開關SWn>1>由NMOS所實現，但本案不以此為限。
結構上，及閘ANDp和ANDn共同耦接至節點N1。及閘ANDp耦接至第一開關SWp>1>，第一開關SWp>1>與第一電晶體Mp>11>串聯連接，而第一電晶體Mp>11>耦接至前置驅動器的輸出端（即，節點Pout）。相似地，及閘ANDn耦接至第二開關SWn>1>，第二開關SWn>1>與第二電晶體Mn>11>串聯連接，而第二電晶體Mn>11>耦接至前置驅動器的輸出端（即，節點Nout）。
操作上，及閘ANDp用以接收選擇訊號Popt>1>和第二判別訊號DDN，以根據選擇訊號Popt>1>和第二判別訊號DDN產生致能訊號Pen>1>，並輸出致能訊號Pen>1>至第一開關SWp>1>的控制端。第一開關SWp>1>用以根據具有低準位的致能訊號Pen>1>導通，而第一電晶體Mp>11>用以根據具有低準位的輸入資料Din1導通，以提供高電壓VDD作為控制訊號PUP和PDN至晶片外驅動電路160。
相似地，及閘ANDn用以接收選擇訊號Nopt>1>和第一判別訊號DUP，以根據選擇訊號Nopt>1>和第一判別訊號DUP產生致能訊號Nen>1>，並輸出致能訊號Nen>1>至第二開關SWn>1>的控制端。第二開關SWn>1>用以根據具有高準位的致能訊號Nen>1>導通，而第二電晶體Mn>11>用以根據具有高準位的輸入資料Din1導通，以提供低電壓VSS作為控制訊號PUP和PDN至晶片外驅動電路160。
請一併參考第6圖和第7圖。第7圖係根據本揭示內容之部分實施例所繪示的一種晶片外驅動電路100的訊號示意圖。為了便於說明起見，繪示於第6圖中的增強元件AEDp和AEDn的操作將配合第7圖中的訊號進行說明。如第7圖所示，在期間P1，判別訊號DUP和DDN位於高準位，選擇訊號Nopt>1>和Popt>1>也位於高準位。因此，由及閘ANDp和ANDn所產生的致能訊號Pen>1>和Nen>1>皆位於高準位，使得第一開關SWp>1>關斷和第二開關SWn>1>導通。此外，在期間P1，輸入資料Din1位於高準位，使得第一電晶體Mp>11>關斷而第二電晶體Mn>11>導通。據此，在期間P1，增強元件AEDn提供低電壓VSS作為上拉控制訊號PUP和下拉控制訊號PDN至晶片外驅動電路160，以增強上拉控制訊號PUP和下拉控制訊號PDN的轉換速率，藉以改善導通上拉電路162中P型電晶體以及關斷下拉電路164中N型電晶體的能力。如此一來，對應於輸入輸出端I/O所感應的輸出訊號OUT1的準位能在期間P1提早變高。
相似地，在期間P2，判別訊號DUP和DDN位於低準位，選擇訊號Nopt>1>和Popt>1>位於高準位。因此，由及閘ANDp和ANDn所產生的致能訊號Pen>1>和Nen>1>兩者皆位在低準位，使得第一開關SWp>1>導通而第二開關SWn>1>關斷。此外，在期間P2，輸入資料Din1位於低準位，使得第一電晶體Mp>11>導通而第二電晶體Mn>11>關斷。據此，在期間P2，增強元件AEDp提供高電壓VDD作為上拉控制訊號PUP和下拉控制訊號PDN至晶片外驅動電路160，以增強上拉控制訊號PUP和下拉控制訊號PDN的轉換速率，藉以改善關斷上拉電路162中P型電晶體以及導通下拉電路164中N型電晶體的能力。如此一來，對應於輸入輸出端I/O所感應的輸出訊號OUT1的準位能在期間P2提早變低。
因此，藉由可調變增強電路增強上拉控制訊號PUP和下拉控制訊號PDN的轉換速率，在輸入資料Din1自低準位轉為高準位或者高準位轉為低準位的一開始，由晶片外驅動電路160對應於輸入輸出端I/O所感應的輸出訊號OUT1便能夠清楚，如第7圖中期間P1和P2所示的波形。
在部分實施例中，由判別電路120根據輸入資料Din1和時脈訊號CLK產生第一判別訊號DUP和第二判別訊號DDN。值得注意的是時脈訊號CLK僅為舉例，在部分實施例中，判別電路120可在沒有時脈訊號CLK的情況下產生輸入資料Din1、第一判別訊號DUP和第二判別訊號DDN。具體而言，判別電路120接收輸入資料Din1並比較前一筆和下一筆輸入資料的電壓準位。當下一筆的輸入資料的電壓準位高於當前輸入資料的電壓準位，判別電路120便產生第一判別訊號DUP的一個脈衝（如第7圖中期間P1的波行所示）。當下一筆的輸入資料的電壓準位低於當前輸入資料的電壓準位，判別電路120便產生第二判別訊號DDN的一個脈衝（如第7圖中期間P2的波行所示）。在部分實施例中，判別電路120可由前饋均衡器（feed forward equalizer，FFE）中的部分元件或前置強化判別電路中的部分元件所實現。
請參考第8A圖和第8B圖。第8A圖和第8B圖係根據本揭示內容之部分實施例所繪示的一種第一開關SWp>1>的示意圖。如第8A圖所示，在部分實施例中，開關SWp>1>可由搭配反閘的NMOS所實現。具體而言，NMOS的第一端用以接收高電壓VDD，NMOS的第二端耦接至第一電晶體Mp>11>，而NMOS的控制端用以經由反閘接收致能訊號Pen>1>。
而如第8B圖所示，在其他部分實施例中，開關SWp>1>可由互補式金屬氧化物半導體雙向開關（CMOS bilateral switch）所實現。具體而言，CMOS雙向開關由PMOS、NMOS和反閘所組成。PMOS的第一端和NMOS的第一端用以接收高電壓VDD。PMOS的第二端和NMOS的第二端耦接至第一電晶體Mp>11>。PMOS的控制端用以接收致能訊號Pen>1>，而NMOS的控制端用以經由反閘接收致能訊號Pen>1>。
請參考第9A圖和第9B圖。第9A圖和第9B圖係根據本揭示內容之部分實施例所繪示的一種第二開關SWn>1>的示意圖。如第9A圖所示，在部分實施例中，開關SWn>1>可由搭配反閘的PMOS所實現。具體而言，PMOS的第一端用以接收低電壓VSS，PMOS的第二端耦接至第二電晶體Mn>11>，而PMOS的控制端用以經由反閘接收致能訊號Nen>1>。
而如第9B圖所示，在其他部分實施例中，開關SWn>1>可由互補式金屬氧化物半導體雙向開關（CMOS bilateral switch）所實現。具體而言，CMOS雙向開關由PMOS、NMOS和反閘所組成。PMOS的第一端和NMOS的第一端用以接收低電壓VSS。PMOS的第二端和NMOS的第二端耦接至第二電晶體Mn>11>。NMOS的控制端用以接收致能訊號Nen>1>，而PMOS的控制端用以經由反閘接收致能訊號Nen>1>。
關於可調變增強電路146、148包含複數個第一增強元件的實施例，請參考第10A圖和第10B圖。第10A圖和第10B圖係根據本揭示內容之部分實施例所繪示的一種第一增強元件AEDp的示意圖。在部分實施例中，在第6圖中的第一增強元件AEDp可由如第10A圖和第10B圖所示並聯多個的第一增強元件AEDp所取代。為了容易理解，在第10A圖和第10B圖中，與第6圖之實施例中相似的元件將以相同符號標示，詳細說明將不再贅述。此外，在第10A圖之實施例中，第一開關SWp>2>～SWp>Y>相似於第一開關SWp>1>，而第一電晶體Mp>12>～Mp>ZY>相似於第一電晶體Mp>11>，因此詳細說明將省略。
如第10A圖所示，有一或多個第一開關SWp>1>～SWp>Y>，其中Y為正整數。第一開關SWp>1>～SWp>Y>中每一者可串聯連接至一或多個第一電晶體，其中Z為正整數。舉例來說，第一開關SWp>1>串聯連接至第一電晶體Mp>11>～Mp>Z1>。第一開關SWp>2>串聯連接至第一電晶體Mp>12>～Mp>Z2>。以此類推，第一開關SWp>Y>串聯連接至第一電晶體Mp>1Y>～Mp>ZY>。
例如，在部分實施例中，當Y=1，代表有一個第一增強元件AEDp，其包含一個及閘、一個第一開關SWp>1>和一串第一電晶體Mp>11>～Mp>Z1>。在其他部分實施例中，當Y=2，代表有兩個第一增強元件AEDp，其包含兩個及閘、兩個第一開關SWp>1>～SWp>2>和兩串第一電晶體Mp>11>～Mp>Z1>、Mp>12>～Mp>Z2>。依此類推，在其他部分實施例中，當Y=任意正整數k1，代表有k1個第一增強元件AEDp，其包含k1個及閘、k1個第一開關SWp>1>～SWp>k1>和k1串第一電晶體Mp>11>～Mp>Z1>、Mp>12>～Mp>Z2>.... Mp>1(k1)>～Mp>Z(k1)>。相似地，在其他部分實施例中，當Y=1且Z=1，代表有一個第一電晶體Mp>11>連接至第一開關SWp>1>。在其他部分實施例中，當Y=1且Z=2，代表有兩個第一電晶體Mp>11>～Mp>21>連接至第一開關SWp>1>。依此類推，在其他部分實施例中，當Y=1且Z=任意正整數k2，代表有k2個第一電晶體Mp>11>～Mp>(k2)1>連接至第一開關SWp>1>。
此外，值得注意的是，雖然繪示於第10A圖中的每個第一開關所連接的第一電晶體的數量是相同的（即，Z個第一電晶體），在其他部分實施例中，由不同的第一開關所連接的第一電晶體的數量是不同的。例如，連接至第一開關SWp>1>的第一電晶體Mp>11>可為一個，連接至第一開關SWp>2>的第一電晶體Mp>12>～Mp>22>可為兩個，連接至第一開關SWp>3>的第一電晶體Mp>13>～Mp>43>可為四個。
操作上，第一開關SWp>1>用以根據具有低準位的致能訊號Pen>1>導通，而致能訊號Pen>1>是由及閘根據相應具有高準位的選擇訊號Popt>1>和具有低準位的第二判別訊號DDN所產生的。第一開關SWp>2>用以根據具有低準位的致能訊號Pen>2>導通，而致能訊號Pen>2>是由及閘根據相應具有高準位的選擇訊號Popt>2>和具有低準位的第二判別訊號DDN所產生的。依此類推，第一開關SWp>Y>用以根據具有低準位的致能訊號Pen>Y>導通，而致能訊號Pen>Y>是由及閘根據相應具有高準位的選擇訊號Popt>Y>和具有低準位的第二判別訊號DDN所產生。
如此一來，藉由調整選擇訊號Popt>1>～Popt>Y>的數量，位在低準位的致能訊號Pen>1>～Pen>Y>的數量以及第一開關SWp>1>～SWp>Y>導通的數量便能夠被控制。換言之，具有高準位的第一選擇訊號的數量相等於位在低準位的第一致能訊號的數量，也等於第一開關被導通的數量。因此，控制訊號PUP或PDN的上升轉換速率可藉由調整自晶片外前置驅動電路140所輸出的選擇訊號Popt>1>～Popt>Y>的數量來進行設計。
請參考第10B圖。在第10B圖之實施例中，相較於第10A圖的實施例，第一增強元件AEDp所包含的及閘由多工器MUXp所取代。如第10B圖所示，第一開關SWp>1>的控制端耦接至多工器MUXp的輸出端。多工器MUXp中具有「L」接腳的輸入端耦接至高電壓VDD。多工器MUXp中具有「H」接腳的輸入端用以接收第二判別訊號DDN。多工器MUXp的控制端用以接收第一選擇訊號Popt>1>。多工器MUXp用以根據第一選擇訊號Popt>1>輸出自兩個輸入端所接收的兩個訊號中之一者。
舉例來說，當第一選擇訊號Popt>1>如第7圖所示位於高準位，多工器MUXp輸出具有「H」接腳的輸入端的訊號，使得當第二判別訊號DDN位於低準位時，則致能訊號Pen>1>位於低準位，如第7圖中期間P1的波形所示，而當第二判別訊號DDN位於高準位時，則致能訊號Pen>1>位於高準位。
此外，在其他部分實施例中，第10A圖中的及閘ANDp亦能取代為或閘（OR gate），並將高準位的選擇訊號Popt>1>～Popt>Y>以低準位取代，以產生相應的致能訊號Pen>1>～Pen>Y>。具體而言，不同於第7圖中高準位的選擇訊號Popt>1>，在第一增強元件AEDp所包含的是或閘的實施例中，將以低準位的選擇訊號Popt>1>代表被選擇到要進行運作的元件。本領域具有通常知識者應可參照上述說明置換適當的邏輯元件並調整相應的控制訊號，因此不再贅述。
關於可調變增強電路146、148包含複數個第二增強元件的實施例，請參考第11A圖和第11B圖。第11A圖和第11B圖係根據本揭示內容之部分實施例所繪示的一種第二增強元件AEDn的示意圖。在部分實施例中，在第6圖中的第二增強元件AEDn可由如第11A圖和第11B圖所示並聯多個的第二增強元件AEDn所取代。為了容易理解，在第11A圖和第11B圖中，與第6圖之實施例中相似的元件將以相同符號標示，詳細說明將不再贅述。此外，在第11A圖之實施例中，第二開關SWn>2>～SWn>Y>相似於第二開關SWn>1>，而第二電晶體Mn>12>～Mn>ZY>相似於第二電晶體Mn>11>，因此詳細說明將省略。
如第11A圖所示，有一或多個第二開關SWn>1>～SWn>Y>，其中Y為正整數。第二開關SWn>1>～SWn>Y>中每一者可串聯連接至一或多個第二電晶體，其中Z為正整數。舉例來說，第二開關SWn>1>串聯連接至第二電晶體Mn>11>～Mn>Z1>。第二開關SWn>2>串聯連接至第二電晶體Mn>12>～Mn>Z2>。以此類推，第二開關SWn>Y>串聯連接至第二電晶體Mn>1Y>～Mn>ZY>。
例如，在部分實施例中，當Y=1，代表有一個第二增強元件AEDn，其包含一個及閘、一個第二開關SWn>1>和一串第二電晶體Mn>11>～Mn>Z1>。在其他部分實施例中，當Y=2，代表有兩個第二增強元件AEDn，其包含兩個及閘、兩個第二開關SWn>1>～SWn>2>和兩串第二電晶體Mn>11>～Mn>Z1>、Mn>12>～Mn>Z2>。依此類推，在其他部分實施例中，當Y=任意正整數k3，代表有k3個第二增強元件AEDn，其包含k3個及閘、k3個第二開關SWn>1>～SWn>k3>和k3串第二電晶體Mn>11>～Mn>Z1>、Mn>12>～Mn>Z2>.... Mn>1(k3)>～Mn>Z(k3)>。相似地，在其他部分實施例中，當Y=1且Z=1，代表有一個第二電晶體Mn>11>連接至第二開關SWn>1>。在其他部分實施例中，當Y=1且Z=2，代表有兩個第二電晶體Mn>11>～Mn>21>連接至第二開關SWn>1>。依此類推，在其他部分實施例中，當Y=1且Z=任意正整數k4，代表有k4個第二電晶體Mn>11>～Mn>(k4)1>連接至第二開關SWn>1>。
此外，值得注意的是，雖然繪示於第11A圖中的每個第二開關所連接的第二電晶體的數量是相同的（即，Z個第二電晶體），在其他部分實施例中，由不同的第二開關所連接的第二電晶體的數量是不同的。例如，連接至第二開關SWn>1>的第二電晶體Mn>11>可為一個，連接至第二開關SWn>2>的第二電晶體Mn>12>～Mn>22>可為兩個，連接至第二開關SWn>3>的第二電晶體Mn>13>～Mn>43>可為四個。
操作上，第二開關SWn>1>用以根據具有高準位的致能訊號Nen>1>導通，而致能訊號Nen>1>是由及閘根據相應具有高準位的選擇訊號Nopt>1>和具有高準位的第一判別訊號DUP所產生的。第二開關SWn>2>用以根據具有高準位的致能訊號Nen>2>導通，而致能訊號Nen>2>是由及閘根據相應具有高準位的選擇訊號Nopt>2>和具有高準位的第一判別訊號DUP所產生的。依此類推，第二開關SWn>Y>用以根據具有高準位的致能訊號Nen>Y>導通，而致能訊號Nen>Y>是由及閘根據相應具有高準位的選擇訊號Nopt>Y>和具有高準位的第一判別訊號DUP所產生。
如此一來，藉由調整選擇訊號Nopt>1>～Nopt>Y>的數量，位在高準位的致能訊號Nen>1>～Nen>Y>的數量以及第二開關SWn>1>～SWn>Y>導通的數量便能夠被控制。換言之，具有高準位的第二選擇訊號的數量相等於位在高準位的第二致能訊號的數量，也等於第二開關被導通的數量。因此，控制訊號PUP或PDN的下降轉換速率可藉由調整自晶片外前置驅動電路140所輸出的選擇訊號Nopt>1>～Nopt>Y>的數量來進行設計。由於自晶片外前置驅動電路140所輸出的訊號的轉換速率增加，自晶片外驅動電路160所輸出的訊號能夠得以改善。
請參考第11B圖。在第11B圖之實施例中，相較於第11A圖的實施例，第二增強元件AEDn所包含的及閘由多工器MUXn所取代。如第11B圖所示，第二開關SWn>1>的控制端耦接至多工器MUXn的輸出端。多工器MUXn中具有「L」接腳的輸入端耦接至低電壓VSS。多工器MUXn中具有「H」接腳的輸入端用以接收第一判別訊號DUP。多工器MUXn的控制端用以接收第二選擇訊號Nopt>1>。多工器MUXn用以根據第二選擇訊號Nopt>1>輸出自兩個輸入端所接收的兩個訊號中之一者。
舉例來說，當第二選擇訊號Nopt>1>如第7圖所示位於高準位，多工器MUXn輸出具有「H」接腳的輸入端的訊號，使得當第一判別訊號DUP位於低準位時，則致能訊號Nen>1>位於低準位，而當第一判別訊號DUP位於高準位時，則致能訊號Nen>1>位於高準位，如第7圖中期間P1的波形所示。
值得注意的是上述可調變增強電路146、148僅為舉例，並非用以限制本案。可以產生訊號（如，致能訊號Pen>1>和Nen>1>）以控制第一電晶體Mp>1>和第二電晶體Mn>1>的任何電路或邏輯閘的組合皆在本揭示範圍內。換言之，本領域具有通常知識者可調整可調變增強電路146和148的設計。
此外，雖然繪示於第10A圖和10B圖中的第一選擇訊號Popt>1>～Popt>Y>的數量與繪示於第11A圖和第11B圖中的第二選擇訊號Nopt>1>～Nopt>Y>的數量相同（即，Y個選擇訊號），在其他部分實施例中，由增強元件AEDp和AEDn所接收的選擇訊號不相同。例如，由可調變增強電路146的增強元件AEDp所接收的第一選擇訊號UP_Popt>1>-UP_Popt>Y1>有Y1個，由可調變增強電路146的增強元件AEDn所接收的第二選擇訊號UP_Nopt>1>-UP_Nopt>Y2>有Y2個，由可調變增強電路148的增強元件AEDp所接收的第一選擇訊號DN_Popt>1>-DN_Popt>Y3>有Y3個，而由可調變增強電路148的增強元件AEDn 所接收的第二選擇訊號DN_Nopt>1>-DN_Nopt>Y4>有Y4個，其中Y1、Y2、Y3和Y4可相同、部分相同或完全不同。
雖然本文將所公開的方法示出和描述為一系列的步驟或事件，但是應當理解，所示出的這些步驟或事件的順序不應解釋為限制意義。例如，部分步驟可以以不同順序發生和／或與除了本文所示和／或所描述之步驟或事件以外的其他步驟或事件同時發生。另外，實施本文所描述的一個或多個態樣或實施例時，並非所有於此示出的步驟皆為必需。此外，本文中的一個或多個步驟亦可能在一個或多個分離的步驟和／或階段中執行。
需要說明的是，在不衝突的情況下，在本揭示內容各個圖式、實施例及實施例中的特徵與電路可以相互組合。圖式中所繪示的電路僅為示例之用，係簡化以使說明簡潔並便於理解，並非用以限制本案。此外，上述各實施例中的各個裝置、單元及元件可以由各種類型的數位或類比電路實現，亦可分別由不同的積體電路晶片實現，或整合至單一晶片。上述僅為例示，本揭示內容並不以此為限。
綜上所述，本案透過應用上述各個實施例中，藉由可調變增強電路146和148，控制訊號PUP和PDN的上升和下降轉換速率便能夠提高，以改善輸出訊號OUT1上升和下降的轉換速率，當輸入資料DIN轉換時，使得輸出訊號OUT1的輸出資料能夠清楚。此外，藉由調整自晶片外前置驅動電路140所輸出的選擇訊號（例如，UP_Popt>1>～UP_Popt>Y>、UP_Nopt>1>～UP_Nopt>Y>、DN_Popt>1>～DN_Popt>Y>、DN_Nopt>1>～DN_Nopt>Y>）的數量，控制訊號PUP和PDN的上升和下降轉換速率能被分別控制以符合實際需求。
雖然本案已以實施方式揭露如上，然其並非限定本案，任何熟習此技藝者，在不脫離本案之精神和範圍內，當可作各種之更動與潤飾，因此本案之保護範圍當視後附之申請專利範圍所界定者為準。。
100:晶片外驅動系統 120:判別電路 140:晶片外前置驅動電路 142, 144:前置驅動器 146, 148:增強電路 160:晶片外驅動電路 162, 162a, 162b, 162c:上拉電路 164, 164a, 164b, 164c:下拉電路 I/O:輸入輸出端 CLK:時脈訊號 Din0, Din1:輸入資料 DUP, DDN:判別訊號 PUP:上拉控制訊號 PDN:下拉控制訊號 VDD:系統高電壓 VSS:系統低電壓 MP>1>～MP>X>, MN>1>～MN>X>:電晶體 R1, R2:電阻 OUT0, OUT1:輸出訊號 T1, T2, P1, P2:期間 AEDp, AEDn:增強元件 UP_Popt>1>～UP_Popt>Y>:選擇訊號 UP_Nopt>1>～UP_Nopt>Y>:選擇訊號 DN_Popt>1>～DN_Popt>Y>:選擇訊號 DN_Nopt>1>～DN_Nopt>Y>:選擇訊號 Popt>1>, Popt>2>…Popt>Y>:選擇訊號 Nopt>1>, Nopt>2>…Nopt>Y>:選擇訊號 Pen>1>, Nen>1>:致能訊號 SWp>1>, SWp>2>…SWp>Y>:開關 SWn>1>, SWn>2>…SWn>Y>:開關 Mp>11>～MP>Z1>, Mp>12>～MP>Z2>:電晶體 Mp>1Y>～MP>ZY>, Mn>11>～Mn>Z1>:電晶體、Mn>12>～Mn>Z2>, Mn>1Y>～Mn>ZY>:電晶體 Pout, Nout:節點 ANDp, ANDn:及閘 MUXp, MUXn:多工器
第1圖係根據本揭示內容之部分實施例所繪示的一種晶片外驅動電路的示意圖。 第2A圖～第2D圖係根據本揭示內容之部分實施例所繪示的一種上拉電路的示意圖。 第3A圖～第3D圖係根據本揭示內容之部分實施例所繪示的一種下拉電路的示意圖。 第4圖係根據先前技術所繪示的一種晶片外驅動電路的訊號示意圖。 第5圖係根據本揭示內容之部分實施例所繪示的一種晶片外前置驅動電路的訊號示意圖。 第6圖係根據本揭示內容之部分實施例所繪示的一種補償電路的示意圖。 第7圖係根據本揭示內容之部分實施例所繪示的一種晶片外驅動電路的訊號示意圖。 第8A圖和第8B圖係根據本揭示內容之部分實施例所繪示的一種第一開關的示意圖。 第9A圖和第9B圖係根據本揭示內容之部分實施例所繪示的一種第二開關的示意圖。 第10A圖和第10B圖係根據本揭示內容之部分實施例所繪示的一種第一增強元件的示意圖。 第11A圖和第11B圖係根據本揭示內容之部分實施例所繪示的一種第二增強元件的示意圖。
100:晶片外驅動電路
120:判別電路
140:晶片外前置驅動電路
142、144:前置驅動器
146、148:增強電路
160:晶片外驅動電路
162:上拉電路
164:下拉電路
I/O:輸入輸出端
CLK:時脈訊號
Din0、Din1:輸入資料
DUP、DDN:判別訊號
PUP:上拉控制訊號
PDN:下拉控制訊號
VDD:系統高電壓
VSS:系統低電壓

Claims (20)

  1. 一種晶片外驅動電路，包含：一判別電路，用以根據一時脈訊號和一輸入資料輸出一第一判別訊號和一第二判別訊號；一第一補償電路，耦接至該判別電路，用以響應於一第一判別訊號和一第二判別訊號以產生一第一控制訊號；一第二補償電路，耦接至該判別電路，用以響應於一第一判別訊號和一第二判別訊號以產生一第二控制訊號；一上拉電路，用以響應於該第一控制訊號致能；以及一下拉電路，用以響應於該第二控制訊號致能。
  2. 如請求項1所述之晶片外驅動電路，其中當該輸入資料自一第一準位轉換至一第二準位時，該判別電路用以產生具有一高準位的該第一判別訊號，當該輸入資料自該第二準位轉換至該第一準位時，該判別電路用以產生具有一低準位的該第二判別訊號。
  3. 如請求項1所述之晶片外驅動電路，其中該第一補償電路包含一第一可調變增強電路，該第一可調變增強電路包含：一第一增強元件，用以根據該第二判別訊號導通以提供一高電壓作為該第一控制訊號；以及一第二增強元件，用以根據該第一判別訊號導通以提供一低電壓作為該第一控制訊號； 其中該第二補償電路包含一第二可調變增強電路，該第二可調變增強電路包含：一第三增強元件，用以根據該第二判別訊號導通以提供該高電壓作為該第二控制訊號；以及一第四增強元件，用以根據該第一判別訊號導通以提供該低電壓作為該第二控制訊號。
  4. 如請求項3所述之晶片外驅動電路，其中該第一補償電路更包含一第一前置驅動器，該第二補償電路更包含一第二前置驅動器，該第一前置驅動器和該第二前置驅動器為互補式金屬氧化物半導體。
  5. 如請求項3所述之晶片外驅動電路，其中該第一增強元件包含：一第一開關，用以根據一第一致能訊號導通；以及一第一電晶體，耦接至該第一開關，用以響應於該輸入資料導通；其中該第二增強元件包含：一第二開關，用以根據一第二致能訊號導通；以及一第二電晶體，耦接至該第二開關，用以響應於該輸入資料導通；其中該第三增強元件包含：一第三開關，用以根據一第三致能訊號導通；以及一第三電晶體，耦接至該第三開關，用以響應於該輸入 資料導通；其中該第四增強元件包含：一第四開關，用以根據一第四致能訊號導通；以及一第四電晶體，耦接至該第四開關，用以響應於該輸入資料導通。
  6. 如請求項5所述之晶片外驅動電路，其中該第一增強元件更包含：一第一邏輯閘，用以根據該第二判別訊號和一第一選擇訊號產生該第一致能訊號以輸出該第一致能訊號至該第一開關，其中該第二增強元件更包含：一第二邏輯閘，用以根據該第一判別訊號和一第二選擇訊號產生該第二致能訊號以輸出該第二致能訊號至該第二開關，其中該第三增強元件更包含：一第三邏輯閘，用以根據該第二判別訊號和一第三選擇訊號產生該第三致能訊號以輸出該第三致能訊號至該第三開關，其中該第四增強元件更包含：一第四邏輯閘，用以根據該第一判別訊號和一第四選擇訊號產生該第四致能訊號以輸出該第四致能訊號至該第四開關。
  7. 如請求項5所述之晶片外驅動電路，其中該第一增強元件更包含：一第一多工器，用以根據該第二判別訊號和一第一選擇訊號產生該第一致能訊號以輸出該第一致能訊號至該第一開關，其中該第二增強元件更包含：一第二多工器，用以根據該第一判別訊號和一第二選擇訊號產生該第二致能訊號以輸出該第二致能訊號至該第二開關，其中該第三增強元件更包含：一第三多工器，用以根據該第二判別訊號和一第三選擇訊號產生該第三致能訊號以輸出該第三致能訊號至該第三開關，其中該第四增強元件更包含：一第四多工器，用以根據該第一判別訊號和一第四選擇訊號產生該第四致能訊號以輸出該第四致能訊號至該第四開關。
  8. 如請求項5所述之晶片外驅動電路，其中該第一開關和該第三開關為P型金氧半場效電晶體，該第二開關和該第四開關為N型金氧半場效電晶體。
  9. 如請求項5所述之晶片外驅動電路，其中該第一開關和該第三開關為搭配一反閘的N型金氧半場效電 晶體，該第二開關和該第四開關為搭配一反閘的P型金氧半場效電晶體。
  10. 如請求項5所述之晶片外驅動電路，其中該第一開關、該第二開關、該第三開關和該第四開關為互補式金屬氧化物半導體。
  11. 如請求項1所述之晶片外驅動電路，其中該第一補償電路包含一第一可調變增強電路，該第一可調變增強電路包含：複數個第一增強元件，該些第一增強元件並聯連接，用以根據該第二判別訊號和複數個第一選擇訊號導通以提供一高電壓作為該第一控制訊號；以及複數個第二增強元件，該些第二增強元件並聯連接，用以根據該第一判別訊號和複數個第二選擇訊號導通以提供一低電壓作為該第一控制訊號；其中該第二補償電路包含一第二可調變增強電路，該第二可調變增強電路包含：複數個第三增強元件，該些第三增強元件並聯連接，用以根據該第二判別訊號和複數個第三選擇訊號導通以提供該高電壓作為該第二控制訊號；以及複數個第四增強元件，該些第四增強元件並聯連接，用以根據該第一判別訊號和複數個第四選擇訊號導通以提供該低電壓作為該第二控制訊號。
  12. 如請求項11所述之晶片外驅動電路，其中該第一增強元件中之一者包含：一第一開關，用以根據一第一致能訊號導通；以及至少一第一電晶體，與該第一開關串聯連接，用以響應於該輸入資料導通；其中該第二增強元件中之一者包含：一第二開關，用以根據一第二致能訊號導通；以及至少一第二電晶體，與該第二開關串聯連接，用以響應於該輸入資料導通；其中該第三增強元件中之一者包含：一第三開關，用以根據一第三致能訊號導通；以及至少一第三電晶體，與該第三開關串聯連接，用以響應於該輸入資料導通；其中該第四增強元件中之一者包含：一第四開關，用以根據一第四致能訊號導通；以及至少一第四電晶體，與該第四開關串聯連接，用以響應於該輸入資料導通。
  13. 如請求項11所述之晶片外驅動電路，其中該第一控制訊號的一第一轉換速率是根據該些第一選擇訊號和該些第二選擇訊號的數量而定，該第二控制訊號的一第二轉換速率是根據該些第三選擇訊號和該些第四選擇訊號的數量而定。
  14. 如請求項11所述之晶片外驅動電路，其中在該些第一增強元件的數量、該些第二增強元件的數量、該些第三增強元件的數量和該些第四增強元件的數量中至少一者與其他者不同。
  15. 一種訊號補償方法，包含：當一輸入資料自一第一準位轉為一第二準位時，將一第一判別訊號轉為一高準位；當該輸入資料自該第二準位轉為該第一準位時，將一第二判別訊號轉為一低準位；響應於該第一判別訊號和該第二判別訊號產生一第一控制訊號；響應於該第一判別訊號和該第二判別訊號產生一第二控制訊號；響應於該第一控制訊號致能一上拉電路；以及響應於該第二控制訊號致能一下拉電路。
  16. 如請求項15所述之訊號補償方法，更包含：響應於具有該第一準位的該輸入資料感應一高電壓作為該第一控制訊號或該第二控制訊號；以及響應於具有該第二準位的該輸入資料感應一低電壓作為該第一控制訊號或該第二控制訊號。
  17. 如請求項15所述之訊號補償方法，更包含： 根據該第二判別訊號導通一第一增強元件以提供一高電壓作為該第一控制訊號；根據該第一判別訊號導通一第二增強元件以提供一低電壓作為該第一控制訊號；根據該第二判別訊號導通一第三增強元件以提供一高電壓作為該第二控制訊號；根據該第一判別訊號導通一第四增強元件以提供一低電壓作為該第二控制訊號。
  18. 如請求項17所述之訊號補償方法，更包含：根據該第二判別訊號的至少一第一致能訊號導通一第一增強元件的至少一第一開關以提供該高電壓作為該第一控制訊號；根據該第一判別訊號的至少一第二致能訊號導通一第二增強元件的至少一第二開關以提供該低電壓作為該第一控制訊號；根據該第二判別訊號的至少一第三致能訊號導通一第三增強元件的至少一第三開關以提供該高電壓作為該第二控制訊號；以及根據該第一判別訊號的至少一第四致能訊號導通一第四增強元件的至少一第四開關以提供該低電壓作為該第二控制訊號。
  19. 如請求項18所述之訊號補償方法，更包含： 根據至少一第一選擇訊號產生該至少一第一致能訊號；根據至少一第二選擇訊號產生該至少一第二致能訊號；根據至少一第三選擇訊號產生該至少一第三致能訊號；以及根據至少一第四選擇訊號產生該至少一第四致能訊號，其中該至少一第一致能訊號的數量、該至少一第二致能訊號的數量、該至少一第三致能訊號的數量及該至少一第四致能訊號的數量分別等於該至少一第一選擇訊號的數量、該至少一第二選擇訊號的數量、該至少一第三選擇訊號及該至少一第四選擇訊號的數量。
  20. 如請求項19所述之訊號補償方法，其中該第一控制訊號的一第一轉換速率是根據該至少一第一選擇訊號和該至少一第二選擇訊號的數量而定，該第二控制訊號的一第二轉換速率是根據該至少一第三選擇訊號和該至少一第四選擇訊號的數量而定。
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