TWI753509B - 具有選擇和控制電晶體之電阻式隨機存取記憶體和架構及其操作方法 - Google Patents

具有選擇和控制電晶體之電阻式隨機存取記憶體和架構及其操作方法 Download PDF

Info

Publication number
TWI753509B
TWI753509B TW109125809A TW109125809A TWI753509B TW I753509 B TWI753509 B TW I753509B TW 109125809 A TW109125809 A TW 109125809A TW 109125809 A TW109125809 A TW 109125809A TW I753509 B TWI753509 B TW I753509B
Authority
TW
Taiwan
Prior art keywords
memory
memory device
transistor
control
forward bias
Prior art date
Application number
TW109125809A
Other languages
English (en)
Other versions
TW202115898A (zh
Inventor
黑古 納拉瑞恩
Original Assignee
美商橫杆股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商橫杆股份有限公司 filed Critical 美商橫杆股份有限公司
Publication of TW202115898A publication Critical patent/TW202115898A/zh
Application granted granted Critical
Publication of TWI753509B publication Critical patent/TWI753509B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1693—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/02—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change
    • G11C13/025—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change using fullerenes, e.g. C60, or nanotubes, e.g. carbon or silicon nanotubes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/74—Array wherein each memory cell has more than one access device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/82—Array having, for accessing a cell, a word line, a bit line and a plate or source line receiving different potentials

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

一種半導體裝置，包括記憶體裝置，分別包括與控制電晶體串聯的選擇器電晶體和記憶體單元，其中，該控制電晶體連接到該記憶體單元。半導體裝置的控制線沿第一方向延伸，並且第一控制線連接到第一記憶體裝置控制電晶體和第二記憶體裝置控制電晶體。字元線沿第一方向延伸，並且第一字元線連接到第一記憶體裝置選擇器電晶體和第二記憶體裝置選擇器電晶體。位元線在第二方向延伸，第一位元線連接到第一記憶體裝置記憶體單元，第二位元線連接到第二記憶體裝置記憶體單元。源極線在第二方向延伸，並且第一源極線連接到第一記憶體裝置選擇器電晶體和第二記憶體裝置選擇器電晶體。

Description

具有選擇和控制電晶體之電阻式隨機存取記憶體和架構及其操作方法
本專利申請要求於2019年7月30日提交的美國臨時申請62/880,246的權益，其標題為“具有選擇和控制電晶體的電阻式隨機存取記憶體和架構”，在此通過引用將其全部內容和所有目的合併於此。
本申請的實施例係關於計算裝置。更具體地，本申請的實施例係關於用於計算裝置的有效記憶體結構。
在各種實施例中，本發明的發明人希望在保持記憶體性能的同時減小記憶體結構的尺寸。發明人考慮的一種方法是減小在記憶體裝置內使用的存取電晶體的尺寸。然而，由發明人確定的，僅電晶體尺寸的減小，在使用這種電晶體從記憶體單元讀取和寫入時會引起問題。這樣的問題包括在記憶體中尺寸減小的電晶體內的在源極和汲極之間的意外洩漏電流、到基板的洩漏電流、通道擊穿等等。
鑒於以上情況，期望沒有上述缺點的用於計算裝置的新記憶體結構。
本發明的實施例包括在記憶體裝置內使用兩個電晶體。更具體地，現在使用兩個電晶體來控制在位元線和源極線之間的雙端記憶體裝置的端子的耦合和去耦合。在各種實施例中，字元線耦合至第一電晶體並用於控制第一電晶體，並且控制線耦合至第二電晶體並用於控制第二電晶體。
本公開的各方面提供用於電阻式切換記憶體裝置的陣列的架構。該陣列的記憶體裝置包括與選擇器電晶體電串聯並且與非揮發性電阻式切換記憶體單元串聯的控制電晶體。該架構提供了連接到該控制電晶體的控制閘極的控制線和連接到該選擇器電晶體的控制閘極的字元線。該架構促進了該控制線和該字元線上的獨立電功率，從而使該控制電晶體和該選擇器電晶體能夠獨立激活或停用。另外，該架構在該記憶體裝置的第一端提供連接至該選擇器電晶體的通道節點(例如，源極，汲極)的源極線，並且在該記憶體裝置的第二端提供連接至該電阻式切換記憶體單元的第一端子的位元線。此外，該位元線是在第二記憶體裝置的第二電阻切換記憶體單元的第一端子處連接到該第二記憶體裝置的共享擴散線(或共享金屬導體/電線)。
在所公開的主題的一個或多個方面，提供了一種半導體裝置。該半導體裝置可以包括半導體基板，該半導體基板包括佈置在該半導體基板上的複數個記憶體裝置。每個記憶體裝置可以分別包括選擇器電晶體、控制電晶體和雙端記憶體單元。該選擇器電晶體可以耦合到該控制電晶體，並且該控制電晶體 可以耦合到該雙端記憶體單元的第一端子。此外，複數個控制線可以設置在該半導體基板上並連接到該複數個記憶體裝置，其中，該複數個控制線在第一方向上延伸。該複數個控制線中的第一控制線可以連接到該複數個記憶體裝置中的第一者的控制電晶體和該複數個記憶體裝置中的第二者的控制電晶體。除上述之外，可以將在該第一方向上延伸的複數個字元線設置在該半導體基板上並連接到該複數個記憶體裝置。該複數個字元線中的第一者可以連接到該第一記憶體裝置的選擇器電晶體和該第二記憶體裝置的選擇器電晶體。更進一步，可以將在與該第一方向不同的第二方向上延伸的複數個位元線設置在該半導體基板上並連接到該複數個記憶體裝置。該複數個位元線中的第一者可以連接到該第一記憶體裝置中的雙端記憶體單元的第二端子，並且該複數個位元線中的第二者可以連接到該第二記憶體裝置中的雙端記憶體單元的第二端子。沿該第二方向延伸的複數個源極線也可以設置在該半導體基板上並連接到該複數個記憶體裝置。該複數個源極線中的第一者可以連接到該第一記憶體裝置的該選擇器電晶體和該第二記憶體裝置的該選擇器電晶體。
在本文公開的其他方面，公開了一種用於操作具有複數個記憶體裝置的半導體裝置的方法，該複數個記憶體裝置包括第一記憶體裝置、第二記憶體裝置、第三記憶體裝置和第四記憶體裝置。該方法可以包括在來自複數個控制線的第一控制線上施加第一正向偏壓，其中該第一控制線可以耦合到與該第一記憶體裝置相關聯的第一控制電晶體以及與該第二記憶體裝置相關聯的第二控制電晶體，並且其中，該第一控制電晶體和該第二控制電晶體回應於該第一正向偏壓而進入導通狀態。該方法還可以包括：在施加該第一正向偏壓的同時，在連接到與該第三記憶體裝置相關聯的第三控制電晶體和與該第四記憶體裝置相關 聯的第四控制電晶體的第二控制線上施加第二正向偏壓。該第二正向偏壓可以小於該第一正向偏壓，並且該第三控制電晶體和該第四控制電晶體回應於該第二正向偏壓而保持在非導通狀態。另外，該方法可以包括：在施加該第一正向偏壓同時，在從連接到與該第一記憶體裝置相關聯的第一選擇器電晶體和與該第二記憶體裝置相關聯的第二選擇器電晶體的複數個字元線的第一字元線上施加第三正向偏壓。此外，該第一選擇器電晶體和該第二選擇器電晶體可以回應於該第三正向偏壓而進入導通狀態。在一些實施例中，該方法可以包括：在施加該第一正向偏壓同時，在連接到與該第三記憶體裝置相關聯的第三選擇器電晶體和與該第四記憶體裝置相關聯的第四選擇器電晶體的第二字元線上施加接地信號。回應於該接地信號，該第三選擇器電晶體和該第四選擇器電晶體可以保持在非導通狀態。此外，該方法可以包括：在施加該第一正向偏壓同時，在連接到與該第一記憶體裝置相關聯的第一雙端記憶體和與該第三記憶體裝置相關聯的第三雙端記憶體的第一位元線上施加接地信號，以及在連接到與該第二記憶體裝置相關聯的第二雙端記憶體和與該第四記憶體裝置相關聯的第四雙端記憶體的第二位元線上施加第四正向偏壓。
在其他實施例中，公開了一種用於操作具有複數個記憶體裝置的半導體裝置的方法，該複數個記憶體裝置包括第一記憶體裝置、第二記憶體裝置、第三記憶體裝置和第四記憶體裝置。該方法可以包括在連接到與該第一記憶體裝置相關聯的第一控制電晶體和與該第二記憶體裝置相關聯的第二控制電晶體的第一控制線上施加第一正向偏壓。此外，該第一控制電晶體和該第二控制電晶體可以回應於該第一正向偏壓而進入導通狀態。該方法可以另外包括：在施加該第一正向偏壓的同時，在連接到與該第三記憶體裝置相關聯的第三控制電晶 體和與該第四記憶體裝置相關聯的第四控制電晶體的第二控制線上施加接地信號。而且，該第三控制電晶體和該第四控制電晶體可以回應於該接地信號而保持在非導通狀態。在又一些實施例中，該方法可以包括在施加第一正向偏壓的同時，在連接至與該第一記憶體裝置相關聯的第一選擇器電晶體和與該第二記憶體裝置相關聯的第二選擇電晶體的第一字元線上施加第二正向偏壓。另外，該第三選擇器電晶體和該第四選擇器電晶體可以回應於該第二正向偏壓而進入導通狀態。除上述之外，該方法可以包括在施加第一正向偏壓同時，在與該第三記憶體裝置相關聯的第三選擇器電晶體和與該第四記憶體裝置相關聯的第四選擇器電晶體連接的第二字元線上施加第三正向偏壓信號。另外，回應於該第三正向偏壓，該第三選擇器電晶體和該第四選擇器電晶體可以保持在非導通狀態。在一個或多個另外的實施例中，該方法可以包括在施加該第一正向偏壓同時，在連接到與該第一記憶體裝置相關聯的第一雙端記憶體以及連接到與該第三記憶體裝置相關聯的第三雙端記憶體的第一位元線上施加第四正向偏壓信號，並在連接到與該第二記憶體裝置相關聯的第二雙端記憶體和與該第四記憶體裝置相關聯的第四雙端記憶體的第二位元線上施加接地信號。在又一個實施例中，該方法可以包括在施加該第一正向偏壓同時，在連接到該第一記憶體裝置、該第二記憶體裝置、該第三記憶體裝置和該第四記憶體裝置的第一源極線上施加第五正向偏壓。
以下描述和附圖闡述了說明書的某些說明性方面。然而，這些方面僅指示可以採用本說明書的原理的各種方式中的幾種。當結合附圖考慮時，根據說明書的以下詳細描述，說明書的其他優點和新穎特徵將變得顯而易見。
100:架構
100A:1T1R記憶體裝置
102:記憶體裝置
102A:位元線
104:雙端記憶體單元
104A:雙端電阻式切換記憶體單元
106:選擇器電晶體
106A:控制電晶體
108:控制電晶體
110:源極線
110A:閘極-汲極(G->D)電壓
112:位元線
112A:GIDL電流
114:控制線
116:字元線
200:陣列
202:第一節點
204:第二節點、節點
210:源極線
212A:第一位元線、位元線
212B:第二位元線、位元線
214:控制線
216:字元線
220:行、第一行
230:行、第二行
300:陣列
306:電流
400:陣列
410:行
420:行
430:行
440:行
500:方法
502-526:步驟
800:方法
802-824:步驟
1000:方法
1002-1024:步驟
1200:操作和控制環境
1202:記憶體陣列
1204:列控制器、列控件
1206:行控制器、行控件
1208:感測放大器
1210:時脈源
1212:輸入/輸出緩衝器
1214:位址暫存器
1216:命令介面
1218:參考和控制信號發生器
1220:狀態機
1300:環境、操作環境
1302:電腦、電腦系統
1304:處理單元
1306:硬碟、硬碟裝置、儲存裝置
1306A:操作系統
1306C:應用程式
1306D:程式模組
1308:系統匯流排、匯流排
1310:系統記憶體
1310A:揮發性記憶體
1310B:非揮發性記憶體
1312:儲存介面
1314:編解碼器
1320:通信介面
1322:網路
1324:遠端電腦
1326:記憶體儲存裝置
1330:輸出適配器
1332:輸出裝置
1340:輸入端口
1342:輸入裝置
在結合附圖考慮以下詳細描述時，本發明的許多方面、實施例、目的和優點將變得顯而易見，其中，相同的元件符號表示全文中相同的部件。在本說明書中，闡述了許多具體細節以便提供對本公開的透徹理解。然而，應當理解，可以在沒有這些具體細節的情況下，或者在其他方法、部件、材料等的情況下實踐本公開的某些方面。在其他情況下，以框圖形式示出了公知的結構和裝置以便於描述本公開；圖1示出了示例性非揮發性記憶體裝置的電路圖以及用於操作記憶體裝置的控制架構；圖1A描繪了根據本公開的一個或多個另外的實施例的示例非揮發性記憶體單元；圖2描繪了樣本記憶體裝置陣列的電路圖和用於操作該記憶體裝置陣列的記憶體裝置的控制架構；圖3示出了示例性記憶體裝置陣列的電路圖以及在抹除操作期間該記憶體裝置陣列的記憶體裝置的電壓圖；圖4描繪了本公開的一個或多個另外的實施例中的示例性記憶體裝置陣列的電路圖；圖5、圖6和圖7示出了一個實施例中的用於製造記憶體裝置陣列的樣本方法的流程圖以及用於操作該陣列的架構；圖8和圖9描繪了另一實施例中的用於操作記憶體裝置陣列的示例方法的流程圖；圖10和圖11示出了根據本公開的又一實施例的用於操作記憶體 裝置陣列的示例方法的流程圖；圖12示出了根據本文提出的某些實施例的示例電子操作環境的框圖；圖13描繪了用於實現本公開的一個或多個公開的實施例的樣本計算環境的框圖。
顧名思義，雙端記憶體裝置具有兩個端子或電極。在本文中，術語“電極”和“端子”可互換使用。通常，將雙端記憶體的第一電極稱為“頂部電極”(TE)，將雙端記憶體的第二電極稱為“底部電極”(BE)，但應理解的是雙端記憶體裝置的兩個電極可以根據任何合適的佈置，包括水平佈置，其中記憶體單元的組件(基本上)並排而不是彼此疊置。位於雙端記憶體裝置的TE和BE之間的通常是一個界面層，有時稱為切換層，電阻式切換介質(RSM)或電阻式切換層(RSL)。當結合有RSM時，該雙端記憶體裝置可以稱為(雙端)電阻式切換裝置。本公開的各種實施例提供了一種記憶體裝置的陣列，其分別包括與兩個電晶體串聯連接的雙端電阻式切換裝置。還提供了用以控制和操作記憶體裝置陣列的架構。
一般來說，記憶體單元的組成可能會因裝置的不同而有所不同，選擇不同組件以實現所需特性(例如，揮發性/非揮發性、開/關電流比、切換時間、讀取時間、記憶體耐用性、編程/抹除週期等)。基於絲狀的裝置的一個示例可以包括：導電層，例如金屬、金屬合金、金屬氮化物(例如，包括TiN，TaN，TiW或其他合適的金屬化合物)，可選的界面層(例如，摻雜的p型(或n型)矽(Si)承載 層(例如，p型或n型Si承載層，p型或n型多晶矽，p型或n型多晶SiGe等))，電阻式切換層(RSL)和能夠電離的含活性金屬的層。在合適的條件下，含活性金屬的層可以向RSL提供形成細絲的離子。在這樣的實施例中，導電細絲(例如，由離子形成)可以促進通過RSL的至少一個子集的導電性，並且基於細絲的裝置的電阻可以例如通過細絲和導電層之間的隧穿電阻來確定。具有這種特性的記憶體單元可以被描述為基於絲狀的裝置。
RSL(其在本領域中也可以稱為電阻式切換介質(RSM))可以包括例如未摻雜的非晶含矽層、具有本征特性的半導體層、氮化矽(例如SiN，Si3N4，SiNx等)、Si亞氧化物(例如SiOx，其中x的值在0.1和2之間)、Si亞氮化物、金屬氧化物、金屬氮化物、非化學計量的矽化合物等等。適用於RSL的材料的其他示例可以包括SixGeyOz(其中x，y和z分別為合適的正數)、氧化矽(例如，SiON，其中N為合適的正數)、氮氧化矽、未摻雜的非晶矽(a-Si)、非晶SiGe(a-SiGe)、TaOB(其中B是適當的正數)、HfOC(其中C是適當的正數)、TiOD(其中D是適當的數)、Al2OE(其中E是合適的正數)、等等，氮化物(例如AlN，SiN)或其合適的組合。
在一些實施例中，用作非揮發性記憶體裝置的一部分的RSL(非揮發性RSL)可包括相對大量(例如，與揮發性選擇器裝置相比)的材料空隙或缺陷以在RSL內捕獲中性金屬顆粒(至少在低壓下)。大量的空隙或缺陷可以促進中性金屬顆粒的厚而穩定的結構的形成。在這種結構中，這些捕獲的顆粒可以在沒有外部刺激(例如，電源)的情況下將非揮發性記憶體裝置保持在低電阻狀態，從而實現非揮發性操作。在其他實施例中，用於揮發性選擇器裝置的RSL(揮發性RSL)可以具有非常少的材料空隙或缺陷。由於幾乎沒有捕集顆粒的空隙/缺陷， 所以在這種RSL中形成的導電絲極細，並且在沒有適當高的外部刺激(例如，電場、電壓、電流、焦耳加熱或它們的適當組合)的情況下不穩定。此外，可以選擇具有高表面能和在RSL內具有良好擴散性的顆粒。這導致導電細絲可以回應於適當的刺激而迅速形成，但是也很容易變形，例如回應於外部刺激下降到變形量以下而變形。注意，用於選擇器裝置的揮發性RSL和導電細絲可以具有與用於非揮發性記憶體裝置的揮發性RSL和導電細絲不同的電特性。例如，選擇器裝置RSL可以具有較高的材料電阻，並且相較於其他者可以具有較高的開/關電流比。
用於基於絲狀的記憶體單元的含活性金屬的層可以包括，但不限於：銀(Ag)、金(Au)、鈦(Ti)、氮化鈦(TiN)或其他合適的鈦化合物、鎳(Ni)、銅(Cu)、鋁(Al)、鉻(Cr)、鉭(Ta)、鐵(Fe)、錳(Mn)、鎢(W)、釩(V)、鈷(Co)，鉑(Pt)、ha(Hf)和鈀(Pd)。在本發明的某些方面，其他合適的導電材料以及化合物、氮化物、氧化物、合金或前述或類似材料的組合可用於含活性金屬的層。此外，在至少一個實施方案中，可以將非化學計量的化合物，例如非化學計量的金屬氧化物或金屬氮化物(例如，AlOx，AlNx，CuOx，CuNx，AgOx，AgNx等，其中x是合適的正數0<x<2，對於不同的非化學計量化合物，其值可能不同)或其他合適的金屬化合物用於含活性金屬的層。
在一個或多個實施例中，公開的絲狀電阻式切換裝置可以包括活性金屬層，該活性金屬層包括選自由以下所組成的群組的金屬氮化物：TiNx、TaNx、AlNx、CuNx、WNx和AgNx，其中x是正數。在一個或多個另外的實施例中，活性金屬層可以包括選自由以下所組成的群組的金屬氧化物：TiOx、TaOx、AlOx、CuOx、WOx和AgOx。在又一個或多個另外的實施例中，活性金屬層可 包括選自由以下所組成的群組的金屬氧氮化物：TiOaNb、AlOaNb、CuOaNb、WOaNb和AgOaNb，其中a和b為正數。所公開的絲狀電阻式切換裝置可以進一步包括切換層，該切換層包括選自由以下所組成的群組的切換材料：SiOy、AlNy、TiOy、TaOy、AlOy、CuOy、TiNx、TiNy、TaNx、TaNy、SiOx、SiNy、AlNx、CuNx、CuNy、AgNx、AgNy、TiOx、TaOx、AlOx、CuOx、AgOx和AgOy，其中x和y為正數，y大於x。在本發明的實施例的範圍內，可以設想和預期上述的各種組合。
在一個示例中，公開的絲狀電阻式切換裝置包括包含金屬化合物的顆粒供體層(例如，含活性金屬的層)和電阻式切換層。在該示例的一個替代實施例中，粒子供體層包括金屬氮化物：MNx，例如AgNx、TiNx、AlNx等，並且電阻式切換層包括金屬氮化物：MNy，例如AgOy、TiOy、AlOy，依此類推，其中y和x是正數，在某些情況下y大於x。在該示例的替代實施例中，粒子供體層包括金屬氧化物：MOx，例如AgOx、TiOx、AlOx等，並且電阻式切換層包括金屬氧化物：MOy，例如AgOy、TiOy、AlOy等等，其中y和x是正數，在某些情況下y大於x。在又一替代方案中，顆粒供體層的金屬化合物是MN x(例如，AgN x、TiN x、AlN x等)，並且電阻式切換層選自由MOy(例如，AgOy、TiOy、AlOy等)和SiOy組成的群組，其中x和y通常是非化學計量值，或者在另一個實施例中反之亦然。
如本文所使用的，代表化合物中一個元素相對於另一元素(或其他元素)的值或比率的變量x，a，b等可以具有適用於各個化合物的不同值，並且無意於表示化合物之間相同或相似的值或比率。關於與本公開內容的實施例類似的與前述示例相似的一些細節可以在以下已被許可給本專利申請的受讓人美 國專利申請中找到：2007年10月19日提交的申請序列號11/875,541和2009年10月8日提交的申請序列號12/575,921，以及以下轉讓給本申請的受讓人的美國專利申請：2014年12月31日提交的申請序列號14/588,185；前述專利申請中的每一個通過引用以其各自整體和出於所有目的的方式合併於此。
應當理解，本文的各種實施例可以利用具有不同物理特性的各種記憶體單元技術。例如，不同的電阻式切換記憶體單元技術可以具有不同的離散可編程電阻，不同的關聯的編程/抹除電壓以及其他區分特性。例如，本主題公開的各個實施例可以採用雙極切換裝置，該雙極切換裝置表現出對具有第一極性的電信號的第一切換回應(例如，編程到一組編程狀態的其中一個)和對具有第二極性的電信號的第二切換回應(例如，抹除到抹除狀態)。例如，雙極切換裝置與單極裝置形成對比，該單極裝置回應於具有相同極性和不同大小的電信號而呈現第一切換回應(例如，編程)和第二切換回應(例如，抹除)。
在各種實施例中，基於絲線的電阻切換裝置可以雙極方式操作，回應於不同的極性(或方向，能量流，能量源取向等)外部刺激而表現不同。對於說明性示例的揮發性基於絲狀的選擇器裝置，回應於第一極性刺激超過第一閾值電壓(或一組電壓)，絲狀的選擇器裝置可以從第一電阻狀態改變為第二電阻狀態。此外，回應於第二極性刺激超過第二閾值電壓，絲狀選擇器裝置可以從第一狀態改變到第三狀態。在一些實施例中，第三狀態可以與第一狀態基本相同，具有相同或相似的可測量的不同特性(例如，電導率等)，具有相同或相似的閾值刺激幅度(儘管極性或方向相反)，等等。在其他實施例中，第三狀態可以在可測量的特徵方面(例如，回應於反極性與正極性相比不同的電導率值)或者在與退出第一狀態相關聯的閾值刺激方面(例如，與過渡到第三狀態所需的負電壓大小相比， 過渡到第二狀態所需的正電壓大小有所不同)與第二狀態不同。
對於非揮發性基於絲狀的記憶體單元的雙極操作，回應於施加在記憶體單元的合適的編程電壓，通過非揮發性RSL形成導電路徑或細絲。特別地，在施加編程電壓時，金屬離子從含活性金屬的層中產生並遷移到非揮發性RSL層中。金屬離子可以佔據非揮發性RSL層內的空隙或缺陷部位。在一些實施例中，在去除偏壓電壓時，金屬離子變為中性金屬顆粒，並保留在非揮發性RSL層的空隙或缺陷中。當捕獲足夠的顆粒時，形成細絲，並且記憶體單元從相對高的電阻狀態切換到相對低的電阻狀態。更具體地，被捕獲的金屬顆粒提供穿過非揮發性RSL層的導電路徑或細絲，並且該電阻通常由穿過非揮發性RSL層的隧穿電阻確定。在一些電阻式切換裝置中，可以實施抹除過程以至少部分地使導電絲變形，從而使記憶體單元從低電阻狀態返回到高電阻狀態。更具體地，在施加抹除偏壓電壓時，被困在非揮發性RSL的空隙或缺陷中的金屬顆粒變為可移動離子並向著活性金屬層遷移回去。在記憶體的情況中，狀態的這種改變可以與二進制位元的相應狀態相關聯。對於多個記憶體單元的陣列，可以對記憶體單元的字元、位元組、頁、區塊等進行編程或抹除，以表示二進制資訊的零或一，並通過長時間保留這些狀態來有效地儲存二進制資訊。在各種實施例中，可以將多級資訊(例如，多個位元)儲存在這樣的記憶體單元中。
在沒有為本文的各個方面和實施例指定特定的記憶體單元技術或編程/抹除電壓的情況下，旨在使這些方面和實施例結合任何合適的記憶體單元技術並且由適合於該技術的編程/抹除電壓來操作，如本領域普通技術人員已知的或通過本文提供的上下文對於普通技術人員已知的。還應當理解，替換不同的記憶體單元技術將需要本領域普通技術人員已知的電路修改，或者需要這 種技術之一已知的操作信號位準的改變，包括替代記憶體單元技術或信號位準改變的實施例被認為在本公開的範圍內。
如上所述，向雙端記憶體的其中一個電極施加編程電壓(也稱為“編程脈衝”)可導致在界面層(例如，RSL)中形成導電絲。按照慣例並且如本文一般所描述的，TE接收編程脈衝，並且BE接地(或與編程脈衝相比保持在較低的電壓或相反的極性)，但是這並不意圖限制所有實施例。相反地，向其中一個電極施加“抹除脈衝”(通常與編程脈衝極性相反的脈衝或與編程脈衝相反的極性的脈衝)會破壞細絲的連續性，例如，藉由驅動金屬粒子或其他形成細絲的材料回到活性金屬源。該導電絲的性質以及它的存在與否影響雙端記憶體單元的電特性，例如，當存在導電絲時，與不存在導電絲時相反，降低兩個端子上的電阻和/或增加電導率。
在編程或抹除脈衝之後，可以斷言(assert)讀取脈衝。相對於編程或抹除脈衝，該讀取脈衝的幅度通常較低，並且通常不足以影響導電絲和/或改變雙端記憶體單元的狀態。藉由將讀取脈衝施加到雙端記憶體的其中一個電極，當與預定閾值電流比較時，測得的電流(例如，Ion)可以指示雙端記憶體單元的導電狀態。閾值電流可以基於適用於給定的雙端記憶體技術的雙端記憶體裝置的不同狀態(例如，高電阻狀態電流；一種或多種低電阻狀態的相應電流，依此類推)下的期望電流值來預設。例如，當已經形成導電絲時(例如，回應於施加編程脈衝)，單元的電導大於其他情況，並且回應於讀取脈衝而測得的電流(例如，Ion)讀數將更大。另一方面，當去除導電絲時(例如，回應於抹除脈衝的施加)，由於界面層具有相對較高的電阻，因此單元的電阻較高，使得單元的電導率較低，並且回應於讀取脈衝而測得的電流(例如，Ioff)讀數將降低。按照慣例，當形成導電 絲時，可以說記憶體單元處於高導通的“導通狀態”。當導電絲不存在時，記憶體單元被稱為處於“截止狀態”。處於導通狀態或截止狀態的記憶體單元可以在邏輯上映像到二進制值，例如“1”和“0”。應當理解，本文所使用的與單元的狀態或相關聯的邏輯二進制映射相關聯的慣例並非旨在進行限制，因為可以結合所公開的主題採用包括相反慣例的其他慣例。結合單級單元(SLC)記憶體來描述和說明了本文中詳細描述的技術，但是應當理解，所公開的技術也可以用於多級單元(MLC)記憶體，其中，單個記憶體單元可以保持一組可測量的不同狀態，這些狀態代表多位元資訊。
藉由將數位資訊映射到雙端記憶體單元的非揮發性電阻狀態，可以將數位資訊儲存在這種裝置中。包含許多這種雙端記憶體單元的電子裝置同樣可以儲存大量資料。高密度陣列被配置為在給定的晶片空間區域內包含盡可能多的記憶體單元，從而使儲存晶片或片上系統裝置的資料儲存容量最大化。
對於在晶片(例如，交錯型陣列(crossbar array))內的金屬線的交叉點處形成的雙端記憶體，本發明的發明人認識到了用於佈置記憶體單元的兩個通用慣例。第一種慣例是1T1R記憶體陣列，其中每個記憶體單元藉由相關的電晶體與周圍電路的電效應(例如，電流，包括洩漏路徑電流)隔離。第二種慣例是1TnR記憶體陣列(n為大於1的正數)，其中一組多個記憶體單元通過一個(或多個)電晶體與周圍電路的電效應隔離開。在1T1R的情況下，可以將各個記憶體單元配置為在記憶體單元之間具有較高的電流抑制能力，從而顯著降低1T1R記憶體陣列的洩漏路徑電流。
提供了一種用於連接1T1R記憶體陣列的示例機制。雙端電阻式記憶體裝置的第一端可以連接到電晶體的汲極。雙端電阻式記憶體裝置的第二 端可以連接到1T1R記憶體陣列的位元線。取決於記憶體陣列的抹除/編程條件，電晶體的源極接地或用作用於抹除或編程信號的源極。具有選擇和控制電晶體的示例性隨機存取記憶體和架構。
一個電晶體一個電阻器(1T1R)記憶體裝置通常包括單個電晶體，該單個電晶體用於連接或斷開雙端電阻式切換記憶體單元以控制陣列內的電路。圖1A示出了示例1T1R記憶體裝置100A，其可以被連接在相似記憶體裝置的陣列中。位元線102A可在其一端與雙端電阻式切換記憶體單元104A的第一端以及類似記憶體裝置陣列中的其他裝置連接(未描繪，但請參見下面的圖2、3和4)。控制電晶體106A連接到雙端電阻式切換記憶體單元104A的第二端子。控制電晶體106A的激活和去激活可有助於通過位元線102A存取雙端電阻式切換記憶體單元104A。
在奈米(nm)尺度(例如56nm，28nm等)上用控制電晶體106A觀察到的一個問題是閘極誘發的汲極洩漏(GIDL)電流。在小奈米尺度下，將控制電晶體106A的閘極節點與汲極節點分開的閘極氧化物可以非常薄，從而導致由閘極氧化物絕緣體材料提供的能帶勢壘減小。結果，即使在與雙端電阻式切換記憶體單元104A相關的典型工作電壓下，也可以在汲極節點處發生帶間隧穿(band-to-band tunneling)。回應於帶間隧穿，可以發生從汲極節點到基板節點(或者在絕緣體上矽基板的情況下到源極節點)的GIDL電流。當很大時，特別是當添加到與陣列中的位元線102A連接的數百或數千個其他1T1R記憶體裝置中時，此GIDL電流可能會變得足夠大，以在位元線102A上產生明顯的IR電壓降。
閘極-汲極(G->D)電壓110A示出了具有分別與之相關的不同的GIDL電流112A的幾個不同的閘極-汲極電壓大小。每個閘極-汲極電壓與特定 的哈希線(hash line)圖案(在控制電晶體106A的閘極節點和汲極節點之間示出)相關聯，並且對應於由具有相同哈希線圖案的實線箭頭表示的GIDL電流。實心箭頭的大小指示(未按比例)GIDL電流的大小。因此，閘極-汲極節點之間的1.0v會產生極小的GIDL電流，而1.5v的閘極-汲極電壓也對應於非常小的GIDL電流。但是，對於圖1A所示的示例，可回應於2.0v的閘極-汲極電壓而產生大量的GIDL電流。此外，在2.5v的閘極汲極電壓下，可能會出現很大的GIDL電流。在後一種情況下，例如，對於由28nm技術製程形成的控制電晶體106A，GILD電流在10nA與20nA之間並不罕見。在具有連接到位元線102A的1000個1T1R記憶體裝置100A的陣列中，該GIDL電流可能大到10uA至10uA，這會在位元線102A上產生明顯的IR電壓降，從而影響陣列上的電壓驅動器的操作。
本公開的各種實施例提供一種記憶體裝置和陣列架構，以減輕或避免與控制電晶體上的電壓應力相關聯的洩漏電流。作為示例，提供了兩個電晶體(2T)和一個電阻器(1R)的記憶體裝置。2T1R記憶體裝置可以連接至一個架構，該架構可促進記憶體裝置的電壓足以操作雙端電阻式記憶體，但在單個電晶體節點上足夠小以最小化GIDL電流。
現在參考圖1，示出了根據本公開的一個或多個實施例的示例2T1R記憶體裝置和相關聯的架構100。示出了具有與控制電晶體108和選擇器電晶體106串聯的雙端記憶體單元104的記憶體裝置102。在圖1所示的實施例中，雙端記憶體單元104位於記憶體裝置102的一端，而其他實施例可以以未具體示出的方式重新佈置雙端記憶體單元104、控制電晶體108和選擇器電晶體106的相對位置。
雙端記憶體單元104的第一端子連接至位元線112。雙端記憶體 單元104的第二端子連接至控制電晶體108的汲極，並且控制電晶體108的源極連接到選擇器電晶體106的通道節點。另外，選擇器電晶體106的第二通道節點連接到源極線110。另外，控制電晶體108的閘極節點連接至控制線114，選擇器電晶體106的閘極節點連接至字元線116。應當理解，位元線112、源極線110、控制線114和字元線116是獨立的導線，並且可以彼此獨立地操作。因此，可以將第一電壓施加到控制線114，並且可以同時將第二電壓、地或無電壓施加到字元線116，並且類似地，將其施加到源極線110和位元線112。
在操作中，跨記憶體裝置102觀察到跨位元線112和源極線110施加的工作電壓。為了在雙端記憶體單元104上執行儲存操作，分別在字元線116和控制線114處用適當的激活電壓來激活選擇器電晶體106和控制電晶體108。注意，這些閘極電壓將在電晶體上感應出閘極-汲極電壓(例如，參見下面的圖2和3)。在選擇器電晶體106和控制電晶體108被激活的情況下，在雙端記憶體單元104上施加工作電壓。然後，如本領域中已知的，該工作電壓可以被用來編程、抹除或讀取雙端記憶體單元104。
現在參考圖2，示出了記憶體裝置102的陣列200。應該理解的是，儘管示出了記憶體裝置102的二乘四陣列，但是該陣列可以具有更多的行和列，或者可以是在一些替代實施例中，耦接到也具有更多行和列的一個或多個其他這種陣列。因此，可以在所示實施例的底部、頂部、左側或右側包括附加的記憶體裝置(或前述的任何合適的組合)。如圖所示，記憶體裝置102的行220、230位於一條位元線212A或212B與源極線210之間。因此，記憶體裝置102的第一行220的一端連接到源極線210，而第二端連接到第一位元線212A。類似地，記憶體裝置102的第二行230在第一端連接到源極線210，並且在第二端連接到 第二位元線212B。在所示的實施例中，源極線210用作第一行220和第二行230之間的共享擴散線(或共享金屬導體或導線)。類似地，位元線212A可以用作在位元線212A左側的記憶體裝置102的第三行(未示出)的共享擴散線(導體或導線)，而位元線212B可以用作位元線212B右側的記憶體裝置102的第四行(未示出)的共享擴散線(導體或導線)。
記憶體裝置102的2T1R結構有助於減小與雙端記憶體單元相關的控制電晶體的節點上的電壓應力。參照圖2描繪的虛線橢圓內的記憶體裝置102(陣列200的右上角)，第一節點202位於記憶體裝置102的選擇器電晶體和記憶體裝置102的控制電晶體之間。第二節點204位於記憶體裝置102的控制電晶體和雙端記憶體之間。
為了保持與非常高的GIDL電流相關聯的電壓水平低於2.5伏特(例如，如在圖1A中所描述的，同上)，並且通常保持在與已升高的GIDL電流相關聯的2.0伏特以下(儘管對於較小的陣列大小，可接受2或2.1伏特的電壓，例如，每位元線212B<1000個記憶體裝置102)，相對於在源極線210處施加的零伏特(或地)，在第二位元線212B施加最大2.3伏特。這在記憶體裝置102上施加了2.3伏的電勢偏壓。取決於雙端記憶體是處於高電阻還是低電阻狀態，第二節點204處可能會出現約0伏至約1.7伏之間的電壓。這些電壓的變化(對於記憶體裝置102上的給定電位偏壓)可以取決於製造時為雙端記憶體選擇的高電阻和低電阻狀態的相應電阻值、在正常操作期間這些電阻值的變化、控制電晶體和選擇器電晶體的相對通道電阻、由於正常操作引起的通道電阻的變化等。因此，從規定值(例如0、1.7)到十分之一伏特(例如0.1伏特，0.2伏特，0.3伏特，0.1伏特-0.5伏特的範圍或它們之間的合適值)之間的變化值的百分之幾(例如1 %-25%，5-20%，1-15%，5-15%，或介於兩者之間的任何適當值，或介於兩者之間的任何適當的百分比範圍)都在本文中使用的術語“大約”的含義內。應當理解為，本文所用的“大約”、“大略”或其他程度的術語是指本文所指定的變化、範圍或值，本領域普通技術人員合理理解的變化、範圍或值，以提供與針對所描述的裝置的給定組件，裝置的組件或組件，或其方法或步驟所描述的相同或相似的功能和操作。因此，程度的術語通常是指本技術領域中具有通常技術者將理解以促進所描述的各種實施例的操作的值或範圍。
在第二節點204處的電壓低於2.0伏的情況下，從記憶體裝置102的控制電晶體的汲極到基板的GIDL電流將很小。向連接到記憶體裝置102的控制線214和字元線216施加最大1.2伏且介於1.0到1.1伏之間的電壓。參照第一節點202，通常根據以下關係來控制第一節點202處的電壓：Vsource(S)=Vgate(G)-Vthreshold(T)或VS=VG-VT
在圖2所示的情況下，VT=~0.7伏，因此VS=1.2伏-~0.7伏=~0.5伏。
第二行230中的其他記憶體裝置具有在零伏特處的它們各自的字元線216和在1.1伏特處的控制線。這些記憶體裝置的各個控制電晶體被激活，但是它們的選擇器電晶體被禁用，從而使流到源極線210的電流最小。對於這些其他(未選擇的)記憶體裝置，相應的第一節點和第二節點上的電壓由分壓器效應控制，該分壓器效應由(停用)選擇器電晶體、(激活)控制電晶體和(高或低電阻)雙端記憶體單元的相對電阻值控制。作為一個示例，如圖所示，在這些記憶體裝置中的一個或多個的第二節點處可能出現約0.8伏的電壓。
在一些實施例中，陣列200的雙端記憶體單元是當前由本專利公開的受讓人開發的電阻式隨機存取記憶體裝置。例如，在一些實施例中，雙端記 憶體單元在電阻式儲存介質內金屬絲的生長和收縮時工作。來自雙端記憶體單元的第一層(例如，活性或施主頂電極)的金屬顆粒可以漂移到電阻切換層中或內部，從而在其中形成由金屬絲構成的導電部分。電阻切換層可以由高電阻材料形成，但是具有適合於允許金屬顆粒回應於偏壓而在其中漂移以及以減小的偏壓或零偏壓捕獲顆粒的缺陷位置。在這些或其他實施例中，雙端記憶體單元的極性可以與所示極性相反，並且頂部電極可以耦接至相關控制電晶體的汲極節點。在其他實施例中，位元線212A、212B和源極線210可以在位置上互換。
在一個或多個其他實施例中，雙端記憶體單元可以是其他的雙端記憶體單元技術，例如：導電絲狀記憶體、相變記憶體、金屬氧化物記憶體、次氧化矽記憶體、硫族化物記憶體、磁記憶體、碳奈米管記憶體等。在圖2(也適用於下面的圖3和圖4)中，淺陰影的橢圓形表示雙端記憶體單元的極性：在點處以及記憶體單元上施加的正編程電壓會引發記憶體單元從高電阻狀態過渡到低電阻狀態，並且記憶體單元上的反向偏壓引發記憶體單元從低電阻狀態過渡到高電阻狀態。如上所述，在一些實施例中，基於工程上的考慮，可以使記憶體單元的極性反轉。對於施加到圖2的位元線、控制線、字元線和源極線的示出的極性和示出的電壓，在虛線橢圓內概述的記憶體裝置102上執行編程或寫入操作。在其他實施例中，對於不同的極性，所示的電壓可以實現抹除操作。
圖3描繪了根據本公開的替代或附加實施例的用於28nm記憶體裝置架構的記憶體裝置102的陣列300。陣列300包括沿第一方向延伸的控制線114和字元線，以及沿第二方向延伸的位元線112和源極線110。在陣列300的右上方由虛線橢圓突出顯示的記憶體裝置102經受抹除操作。在一個或多個實施例中，可以將用於抹除過程的電壓設計為適應以下條件：記憶體裝置102的控 制電晶體可以維持2伏的汲極電壓(例如，很少或沒有GIDL電流)，可以維持2.5v的閘極電壓和至少1伏的源極電壓。在至少一個實施例中，記憶體裝置102的雙端記憶體單元的導通電阻可以約為10千歐(kΩ)。基於本文提供的公開內容，本技術領域中具有通常技術者可以設想其他實施例。例如，記憶體裝置102的雙端記憶體單元的極性可以顛倒，並且所示出的電壓可以被重新佈置以編程或抹除極性相反的雙端記憶體單元。在其他實施例中，可以將雙端記憶體單元重新定位在記憶體裝置內。例如，雙端記憶體單元可以連接在源極線110和選擇器電晶體之間。
如圖3所示，向連接到記憶體裝置102的控制線114和字元線116施加2.5v偏壓。這些電壓激活控制電晶體和選擇器電晶體。此外，在源極線110上施加2伏，在耦接到記憶體裝置102的雙端記憶體單元的位元線上施加0伏(或地)。這導致在記憶體裝置102上產生2伏的反向電勢偏壓(例如，負偏壓)。在節點204處觀察到大約1v至大約1.9v，並且回應於反向電勢偏壓，電流306流過雙端記憶體單元。在一個實施例中，電流可以是大約100uA(或例如，高達大約200uA或它們之間的任何合適的值或範圍)以有助於抹除雙端記憶體單元並且使在雙端記憶體單元中形成的導電絲縮回或部分縮回(足以破壞導電絲的電氣連續性)。
在各種實施例中，用於施加用於圖3的抹除過程的所描繪的電壓的控制信號可以適於適應其中所描繪的一個或多個電晶體、記憶體單元或記憶體裝置的特性。例如，一個或多個電壓信號可以隨時間增加到所描繪的電壓，以減少目標記憶體裝置或相鄰記憶體裝置的組件上的應力。在其他實施例中，一個或多個電壓信號可以選自由以下組成的群組的成員：作為電壓脈衝、一系列電壓 脈衝、斜坡電壓(ramp voltage)或前述的適當組合。作為一個示例，施加在控制線114或字元線116上的2.5伏特可以被傾斜、脈衝化或作為一系列脈衝施加。此外，根據前述實施例之一，可以實現圖3所示的其他電壓(例如，源極線110上的2伏，位元線112上的2.0伏等)。
禁止陣列300的未選擇的記憶體裝置102進行抹除操作。回應於施加到未選擇的記憶體裝置102的控制線的零伏(或地)、施加到相關的字元線的大約1.1伏，以及施加到陣列300的其他位元線112的大約2.0伏而發生禁止。這防止了對左上記憶體單元的干擾，該左上記憶體單元也觀察到施加到控制線114和連接到記憶體裝置102的頂列的字元線116的2.5v。然而，由於在左側位元線112和源極線110之間僅下降了0.2伏，因此雙端記憶體單元在圖3所示的抹除操作之前沒有觀察到明顯的電壓並且保持其先前的狀態。
如圖4所示，公開的記憶體裝置陣列預想了更多列和行的2T1R記憶體裝置102。特別地，圖4所示的陣列400包括四行記憶體裝置102(包括行410、420、430、440)和八列記憶體裝置102，但是可以預見到陣列400和本文中公開的其他陣列有更多數量的列和行(例如64、128、256、512、1024、2056，...列或行，或任何合適的組合)。然而，所揭示的架構為記憶體裝置102的每一列提供控制線114和字元線116。另外，每一行記憶體裝置102位於位元線112和源極線110之間，並在其一端連接到位元線112，在第二端連接到源極線110。此外，在各種實施例中，源極線110可以是共享的擴散線(導體或導線)。例如，源極線110可以由記憶體裝置的行410和記憶體裝置的行420共享。同樣，位元線112可以是共享的擴散線(導體或導線)，由行420和行430共享。所揭示的記憶體陣列架構的共享擴散線實施例有助於增加記憶體密度並降低用於記憶體架 構的控制線的複雜性。結合獨立控制的控制線和字元線，所公開的陣列400可以實現位元級可尋址性(bit-level addressability)，而不會干擾共享擴散線(導體或導線)上的相鄰記憶體裝置。這可以至少部分地藉由停用相鄰列的目標記憶體單元的選擇器電晶體(或控制電晶體)並允許相鄰的位元線浮動(例如，不將相鄰的位元線驅動到任何特定電壓)來實現，降低在記憶體裝置的相鄰行和列之間觀察到的電壓。
本文所包括的圖是關於幾個記憶體裝置、記憶體裝置組件、記憶體陣列或記憶體架構之間的交互來描述的。應當理解，這樣的圖可以包括其中指定的那些記憶體裝置、組件、陣列和架構，一些指定的記憶體裝置/組件/陣列/架構，或合適的替代或附加的記憶體裝置/組件/陣列/架構。子組件也可以實現為電連接到其他子組件，而不是被包含在母架構(parent architecture)中。同樣，根據其他實施例，可以以組合架構來實現各個組件。此外，在適當的情況下，一些公開的實施例可以被實現為其他公開的實施例的一部分。
更進一步，可以將一個或多個公開的過程組合成提供聚集功能的單個過程。例如，編程或抹除過程可以包括讀取/驗證過程，反之亦然，以促進對記憶體單元的編程/抹除以及藉由單個過程來驗證編程/抹除的完成。另外，應當理解，可以成組的方式(例如，同時抹除多列)或單獨地抹除多個記憶體裝置架構的各個列。此外，應當理解，可以以成組的方式(例如，同時讀取/編程多個記憶體單元)或單獨地讀取或編程特定列上的多個記憶體單元。所公開的架構的組件還可以與本文未具體描述但是本領域技術人員已知的或通過本文提供的上下文對於本技術領域中具有通常技術者合理地明顯的一個或多個其他組件進行交互。
現在參考圖5-7，示出了根據本公開的另外的實施例的採樣方法500的流程圖。首先參考圖5，在步驟502處，方法500可以包括在基板上方形成複數個記憶體裝置，所述複數個記憶體裝置分別包括連接至控制電晶體的選擇器電晶體和連接至雙端記憶體單元的控制電晶體。在至少一些實施例中，雙端記憶體單元可以連接到選擇器電晶體而不是控制電晶體的相對端。
在另外的實施例中，在步驟504處，方法500可以包括在基板上方形成沿第一方向延伸並耦接到複數個記憶體裝置的複數個控制線。在步驟506處，方法500可以包括將複數個控制線中的第一控制線耦接到第一記憶體裝置的控制電晶體，以及將第二控制線耦接到第二記憶體裝置的控制電晶體。
除前述之外，方法500可以包括：在步驟508處，在基板上形成沿第一方向延伸的複數個字元線，並將第一字元線耦接到第一記憶體裝置的選擇器電晶體和第二記憶體裝置的選擇器電晶體。此外，在步驟510處，方法500可包括在基板上方形成沿第一方向延伸的複數個字元線，並將第一字元線耦接到第一記憶體裝置的選擇器電晶體和第二記憶體裝置的選擇器電晶體。
轉向圖6，方法500在步驟512處繼續，並且可以包括在基板上方形成沿第二方向延伸的複數個位元線。在步驟514，方法500還可以包括將第一位元線耦接到第一記憶體裝置的第一雙端記憶體單元的第二端子，以及將第二位元線耦接到第二記憶體裝置的第二雙端記憶體單元的第二端子。更進一步，在步驟516處，方法500可包括在基板上形成在第二方向上延伸的複數個源極線，並將第一源極線耦接到第一記憶體裝置的選擇器電晶體和第二記憶體裝置的選擇器電晶體。
在步驟518處，方法500可以進一步包括將第二控制線耦接到第 三記憶體裝置的控制電晶體和第四記憶體裝置的控制電晶體。另外，在步驟520處，方法500可包含將第二字元線耦接到第三記憶體裝置的選擇器電晶體和第四記憶體裝置的選擇器電晶體。方法500從步驟520開始於圖7的522處。
繼續方法500，在圖7的步驟522處，該方法可以包括將第一位元線耦接到第三記憶體裝置的雙端記憶體單元的第二端子。此外，在步驟524處，方法500可包括將第二位元線耦接到第四記憶體裝置的雙端記憶體單元的第二端子，並且在步驟526處，可包括將第一源極線耦接到第三記憶體裝置的選擇器電晶體及第四記憶體裝置的選擇電晶體。
現在參考圖8和9，描述了用於操作具有複數個記憶體裝置的半導體裝置的方法800，該複數個記憶體裝置包括第一記憶體裝置、第二記憶體裝置、第三記憶體裝置和第四記憶體裝置。首先從圖8開始，方法800可以包括，在步驟802處，在耦接到與第一記憶體裝置相關聯的第一控制電晶體和與第二記憶體裝置相關聯的第二控制電晶體的第一控制線上施加第一正向偏壓。此外，在步驟804處，方法800可以包括回應於第一正向偏壓而將第一控制電晶體和第二控制電晶體改變為導通狀態。
在步驟806處，方法800可包括在耦接到與第三記憶體裝置相關聯的第三控制電晶體以及與第四記憶體裝置相關的第四控制電晶體的第二控制線上施加大小小於第一正向偏壓的第二正向偏壓。在步驟808處，方法800可以包括回應於第二正向偏壓將第三控制電晶體和第四控制電晶體保持在非導通狀態。
進一步地，方法800可以包括：在步驟810處，在耦接到與第一記憶體裝置相關聯的第一選擇器電晶體和與第二記憶體裝置相關聯的第二選擇 器電晶體的第一字元線上施加第三正向偏壓。在步驟812處，方法800可以包括回應於第二正向偏壓將第一選擇器電晶體和第二選擇器電晶體改變為導電狀態。方法800從步驟812開始到圖9的參考標號814。
在圖9的步驟814中，方法800可以包括在第二字元線上施加接地信號，該第二字元線耦接到與第三記憶體裝置相關聯的第三選擇器電晶體並且耦接到與第四記憶體裝置相關聯的第四選擇器電晶體。在步驟816處，方法800可以包括回應於接地信號將第三選擇器電晶體和第四選擇器電晶體保持在非導通狀態。
在步驟818處，方法800可以包括在第二位元線上施加第四正向偏壓，該第二位元線耦接到與第二記憶體裝置相關聯的第二雙端記憶體以及與第四記憶體裝置相關聯的第四雙端記憶體。在步驟820，方法800可以包括確定第四正向偏壓是讀取偏壓還是寫入偏壓。回應於第四正向偏壓是寫入偏壓，方法800進行到步驟822，並且可以包括回應於第四正向偏壓來對第二雙端記憶體單元進行編程。否則，回應於第四正向偏壓是讀取偏壓，方法800進行到步驟824，並且可以包括感測耦接到第一、第二、第三和第四記憶體裝置的源極線上的電流。
在一個或多個實施例中，源極線是半導體裝置的複數個源極線之一。此外，該方法可以包括結合確定第二雙端記憶體單元的狀態來感測電流。在另一個實施例中，回應於將第二正向偏壓信號施加到第二控制線，減小第四選擇電晶體的洩漏電流。
在替代或另外的實施例中，第一正向偏壓的最大電壓可以在大約1至大約1.2伏的範圍內。在另一個實施例中，第二正向偏壓的最大電壓可以在 大約0.9伏至大約1.1伏的範圍內。在其他實施例中，第四正向偏壓可以在約2至約2.3伏的範圍內。
參照圖10和11，描述了一種用於操作具有複數個記憶體裝置的記憶體陣列的方法1000，該複數個記憶體裝置包括第一記憶體裝置、第二記憶體裝置、第三記憶體裝置和第四記憶體裝置。在步驟1002，方法1000可以包括在耦接到與第一記憶體裝置相關聯的第一控制電晶體和與第二記憶體裝置相關聯的第二控制電晶體的第一控制線上施加第一正向偏壓。另外，在步驟1004處，方法1000可以包括回應於第一正向偏壓而將第一控制電晶體和第二控制電晶體改變為導通狀態。
在步驟1006處，方法1000可以包括在耦接至與第三記憶體裝置相關聯的第三控制電晶體和與第四記憶體裝置相關聯的第四控制電晶體的第二控制線上施加接地信號。在步驟1008，方法1000可以包括回應於接地信號將第三和第四控制電晶體保持在非導通狀態。
除前述之外，在步驟1010處，方法1000可包括在耦接至與第一記憶體裝置相關聯的第一選擇器電晶體和與第二記憶體裝置相關聯的第二選擇器電晶體的第一字元線上施加第二正向偏壓。在步驟1012，方法1000可以包括回應於第二正向偏壓將第一選擇器電晶體和第二選擇器電晶體改變為導通狀態。從步驟1012開始，方法1000可以繼續參考編號1014。
現在參考圖11，在步驟1014，方法1000可以包括在耦接到與第三記憶體裝置相關聯的第三選擇器電晶體和與第四記憶體裝置相關聯的第四選擇器電晶體的第二字元線上施加第三正向偏壓。在步驟1016，方法1000可以包括回應於第三正向偏壓將第三選擇器電晶體和第四選擇器電晶體保持在非導通 狀態。
在步驟1018，方法1000可以包括在耦接到與第一記憶體裝置相關聯的第一雙端記憶體以及與第三記憶體裝置相關聯的第三雙端記憶體的第一位元線上施加第四正向偏壓。在步驟1020，方法1000可以包括在第二位元線上施加接地信號，該第二位元線耦接到與第二記憶體裝置相關聯的第二雙端記憶體以及與第四記憶體裝置相關聯的第四雙端記憶體。
在步驟1022，方法1000可以包括在耦接到第一、第二、第三和第四記憶體裝置的第一源極線上施加第五正向偏壓。在步驟1024，方法1000可以包括回應於第五正向偏壓和接地信號將第二雙端記憶體改變為抹除狀態。
在一些實施例中，第五正向偏壓信號包括抹除偏壓信號。在這樣的實施例中，該方法可以進一步包括回應於抹除偏壓信號來抹除第二雙端記憶體。在其他實施例中，回應於在第二字元線上施加第三正向偏壓信號，減小第四選擇電晶體的洩漏電流。在一個或多個另外的實施例中，第一正向偏壓信號的最大電壓可以在大約2到大約2.5伏的範圍內，第二正向偏壓信號的最大電壓可以在大約2到大約2.5伏的範圍內。第三正向偏壓信號的最大電壓可以在大約1伏至大約1.2伏的範圍內。在另一個實施例中，第四正向偏壓信號的最大電壓可以在約1.7至約1.9伏的範圍內，並且第五正向偏壓信號的最大電壓可以在約1.9至約2伏的範圍內。在替代或附加實施例中，第一正向偏壓信號、第二正向偏壓信號、第三正向偏壓信號、第四正向偏壓信號或第五正向偏壓信號可以選自由以下各項組成的群組：電壓脈衝、斜坡電壓、一系列電壓脈衝以及上述各項的適當組合。
操作環境示例
為了提供所公開主題的各個方面的背景，圖12以及以下討論旨在提供合適環境的簡要概括描述，其中可以實現或處理所公開各個方面的主題。儘管上面已經在用於操作雙端記憶體裝置的陣列的半導體架構和處理方法的一般上下文中描述了本主題，但是本領域技術人員將認識到，本公開還可以與其他架構或過程方法論相結合來實現。此外，本領域技術人員將理解，所公開的過程可以單獨地或與可以包括單處理器或多處理器電腦系統的主機、小型計算裝置、大型電腦以及個人電腦、手持計算裝置(例如PDA，電話，手錶)、基於微處理器的或可編程的消費類或工業電子產品等一起與處理系統或電腦處理器一起實踐。所說明的方面也可在分布式計算環境中實踐，在分布式計算環境中，任務由通過通信網路鏈接的遠端處理裝置執行。但是，可以在獨立的電子裝置(例如記憶卡，快閃記憶體模組，可移除式記憶體(例如CF卡，USB記憶棒，SD卡，microSD卡))上實施本發明的所有或某些方面。在分布式計算環境中，程序模組可以位於本地和遠端記憶體儲存模組或裝置中。
圖12示出了根據本主題公開的方面的用於多塊記憶體單元陣列的記憶體陣列1202的示例操作和控制環境1200的框圖。在本主題公開的至少一個方面，記憶體陣列1202可以包括選自各種記憶體單元技術的記憶體。在至少一個實施例中，記憶體陣列1202可以包括以緊湊的二維或三維結構佈置的雙端記憶體技術。合適的雙端記憶體技術可以包括電阻式切換記憶體、導電橋接記憶體、相變記憶體、有機記憶體、磁阻記憶體等，或前述的適當組合。在又一個實施例中，記憶體陣列1202可以被配置為根據如本文所提供的批量編程或抹除操作來操作。
行控制器1206和感測放大器1208可以鄰近於記憶體陣列1202 形成。此外，行控制器1206可以被配置為激活(或標識用於激活)記憶體陣列1202的位元線的子集。行控制器1206可以利用參考信號發生器和控制信號發生器1218提供的控制信號來激活位元線子集中的相應子集並對其進行操作，向這些位元線施加合適的編程、抹除或讀取電壓。可以將未激活的位元線保持在抑制電壓(也由參考和控制信號發生器1218施加)，以減輕或避免對這些未激活的位元線的位元干擾效應。
另外，操作和控制環境1200可以包括列控制器1204。列控制器1204可以形成為與記憶體陣列1202的字元線(和在某些實施例中的源極線)相鄰並電連接。此外，利用參考和控制信號發生器1218的控制信號，列控制器1204可以選擇具有適當選擇電壓的記憶體單元的特定列。此外，列控制器1204可以通過在選擇的字元線(和源極線)上施加合適的電壓來促進編程、抹除或讀取操作。類似於行控制器1206，列控制器1204可以將抑制電壓施加到未激活的字元線(源極線)，以減輕或避免對未激活的字元線(源極線)的位元干擾效應。
感測放大器1208可以從記憶體陣列1202的被激活的記憶體單元讀取資料或將資料寫入到記憶體陣列1202的被激活的記憶體單元中，所述記憶體陣列由行控件1206和列控件1204選擇。從記憶體陣列1202讀出的資料可以被提供給輸入和輸入/輸出緩衝器1212。同樣，可以從輸入和輸入/輸出緩衝器1212接收要寫入記憶體陣列1202的資料，並將其寫入記憶體陣列1202的激活的記憶體單元。
時脈源1210可以提供相應的時脈脈衝，以促進對列控制器1204和行控制器1206的讀取、寫入和編程操作的定時。回應於由操作和控制環境1200接收的外部或內部命令，時脈源1210可以進一步促進字元線或位元線的選擇。 輸入和輸入/輸出緩衝器1212可以包括命令和位址輸入，以及雙向資料輸入和輸出。在命令和位址輸入上提供指令，並且將要寫入記憶體陣列1202的資料以及從記憶體陣列1202讀取的資料在雙向資料輸入和輸出上傳送，從而有利於連接至外部主機裝置，例如電腦或其他處理裝置(未示出，但是參見例如下面的圖13的電腦1302)。
輸入和輸入/輸出緩衝器1212可以被配置為接收寫入資料、接收抹除指令、接收狀態或維護指令、輸出讀出資料、輸出狀態資訊以及接收位址資料和命令資料以及各個指令的位址資料。位址資料可以通過位址暫存器1214傳輸到列控制器1204和行控制器1206。另外，輸入資料經由感測放大器1208與輸入和輸入/輸出緩衝器1212之間的信號輸入線傳輸到記憶體陣列1202，並且輸出資料通過從感測放大器1208到輸入和輸入/輸出緩衝器1212的信號輸出線從記憶體陣列1202接收。可以從主機裝置接收輸入資料，並且可以經由I/O匯流排將輸出資料傳送到主機裝置。
可以將從主機裝置接收的命令提供給命令介面1216。命令介面1216可以被配置為從主機裝置接收外部控制信號，並且確定輸入到輸入和輸入/輸出緩衝器1212的資料是寫入資料、命令還是位址。輸入命令可以被傳送到狀態機1220。
狀態機1220可以被配置為管理記憶體陣列1202(以及多組記憶體陣列的其他記憶組)的編程和重新編程。根據控制邏輯配置來實現提供給狀態機1220的指令，使狀態機1220能夠管理讀取、寫入、抹除、資料輸入、資料輸出以及與記憶體陣列1202相關的其他功能。在某些方面，狀態機1220可以發送並接收有關成功接收或執行各種命令的確認和否定確認。在另外的實施例中，狀態 機1220可以解碼和實現與狀態有關的命令、解碼和實現配置命令、等等。
為了實現讀取、寫入、抹除、輸入、輸出等功能，狀態機1220可以控制時脈源1210或參考和控制信號發生器1218。時脈源1210的控制可以使輸出脈衝配置為便於列控制器1204和行控制器1206實現特定功能的輸出脈衝。例如，可以通過行控制器1206將輸出脈衝傳輸到選定的位元線，或者例如通過列控制器1204將輸出脈衝傳輸到字元線。
參考圖13，用於實現所要求保護的主題的各個方面的合適環境1300包括電腦1302。電腦1302包括處理單元1304、系統記憶體1310、編解碼器1314和系統匯流排1308。系統匯流排1308將包括但不限於系統記憶體1310的系統組件耦接到處理單元1304。處理單元1304可以是各種可用處理器中的任何一個。雙微處理器和其他多處理器架構也可以用作處理單元1304。
系統匯流排1308可以是幾種類型的匯流排結構中的任何一種，包括記憶體匯流排或記憶體控制器，外圍匯流排或外部匯流排，和/或使用任何可用匯流排架構的本地匯流排，包括但不限於：工業標準架構(ISA)，微通道架構(MSA)，擴充型工業標準架構(EISA)，智慧型驅動機(IDE)，VESA本地匯流排(VLB)，週邊組件互連(PCI)，卡片匯流排，通用串列匯流排(USB)，高級圖形端口(AGP)，個人電腦記憶卡國際協會匯流排(PCMCIA)，火線(IEEE 1394)和小型電腦系統介面(SCSI)。
系統記憶體1310包括揮發性記憶體1310A和非揮發性記憶體1310B。包含諸如在啟動期間在電腦1302內的元件之間傳遞資訊的基本例程的基本輸入/輸出系統(BIOS)被儲存在非揮發性記憶體1310B中。另外，根據本發明，編解碼器1314可以包括編碼器或解碼器中的至少一個，其中，編碼器或解 碼器中的至少一個可以由硬體、軟體或硬體和軟體的組合組成。儘管將編解碼器1314描繪為單獨的組件，但是編解碼器1314可以被包含在非揮發性記憶體1310B內。作為說明而非限制，非揮發性記憶體1310B可以包括只讀記憶體(ROM)、可編程ROM(PROM)、電可編程ROM(EPROM)、電可抹除可編程ROM(EEPROM)或快閃記憶體、雙端記憶體、等等。揮發性記憶體1310A包括用作外部快取記憶體的隨機存取記憶體(RAM)。根據當前方面，揮發性記憶體可以儲存寫入操作重試邏輯(圖13中未示出)等。作為說明而非限制，RAM以多種形式可用，例如靜態RAM(SRAM)，動態RAM(DRAM)，同步DRAM(SDRAM)，雙倍資料速率SDRAM(DDR SDRAM)和增強型SDRAM(ESDRAM)。
電腦1302還可包括可移除/不可移除、揮發性/非揮發性計算機儲存介質。圖13舉例說明了硬碟(disk storage)1306。硬碟1306包括但不限於諸如磁盤驅動器，固態磁盤(SSD)軟碟驅動器，磁帶驅動器，Jaz驅動器，Zip驅動器，LS-100個驅動器，快閃記憶卡或記憶棒。此外，硬碟1306可以單獨包含儲存介質，也可以與其他儲存介質組合使用，包括但不限於光碟驅動器，例如光碟ROM裝置(CD-ROM)，可記錄CD的驅動器(CD-R Drive))，CD可擦寫驅動器(CD-RW驅動器)或數位多功能磁碟ROM驅動器(DVD-ROM)。為了便於將硬碟裝置1306連接到系統匯流排1308，通常使用可移除或不可移除介面，例如儲存介面1312。可以理解，儲存裝置1306可以儲存與用戶有關的資訊。此類資訊可以儲存在服務器或用戶裝置上運行的應用程序中，或提供給該服務器或該應用程序。在一個實施例中，可以將儲存在硬碟1306中或傳輸到服務器或應用程序的資訊的類型通知用戶(例如，通過(一個或多個)輸出裝置1332)。可以向用戶提供選擇加入或選擇退出與服務器或應用程序收集和/或共享這樣的資訊的機會(例如，通過來自 (一個或多個)輸入裝置1342的輸入)。
應當理解，圖13描述了充當用戶與在合適的操作環境1300中描述的基本計算機資源之間的中介的軟體。這樣的軟體包括操作系統1306A。可以儲存在硬碟1306上的操作系統1306A用於控制和分配電腦系統1302的資源。應用程式1306C利用操作系統1306A通過程式模組1306D進行的資源管理，以及儲存在系統記憶體1310或硬碟1306中的程式資料1306B(例如引導/關閉事務表等)。可理解到可以用各種操作系統或操作系統的組合來實現所要求保護的主題。
用戶通過輸入裝置1342將命令或資訊輸入到電腦1302中。輸入裝置1342包括但不限於諸如滑鼠、軌跡球、手寫筆、觸摸板、鍵盤、麥克風、操縱杆、遊戲台、衛星天線、掃描儀、電視調諧器卡、數位相機、數位攝像機、網路相機之類的指示裝置。這些輸入裝置和其他輸入裝置藉由輸入端口1340通過系統匯流排1308連接到處理單元1304。輸入端口1340包括例如串行端口、並行端口、遊戲端口和通用串列匯流排(USB)。輸出裝置1332使用與輸入裝置1342相同類型的端口中的一些。因此，例如，USB端口可用於向計算機1302提供輸入並將資訊從電腦1302輸出到輸出裝置1332。提供輸出適配器1330以說明存在一些輸出裝置1332，例如監視器、揚聲器和印表機，以及其他輸出裝置1332，它們需要特殊的適配器。作為示例而非限制，輸出適配器1330包括視頻和聲卡，其提供了輸出裝置1332和系統匯流排1308之間的連接方式。應當注意，其他裝置和/或裝置系統同時提供輸入和輸出功能，例如遠端電腦1338。
電腦1302可以使用到一個或多個遠端電腦(例如一個或多個遠端電腦1324)的邏輯連接，在網路環境中操作。遠端電腦1324可以是個人電腦、伺 服器、路由器、網路PC、工作站、基於微處理器的裝置、對等裝置、智能電話、平板電腦或其他網路節點，並且通常包括相對於電腦1302描述的許多元件。為了簡潔起見，僅示出了具有一個或多個遠端電腦1324的記憶體儲存裝置1326。遠端電腦1324通過網路1322邏輯上連接到電腦1302，然後經由通信介面1320連接。網路1322包括有線或無線通信網路，例如局域網(LAN)和廣域網(WAN)和蜂窩網路。LAN技術包括光纖分布式資料介面(FDDI)，銅纜分布式資料介面(CDDI)，乙太網，權杖環(token ring)等。WAN技術包括但不限於點對點鏈接、電路交換網路(如整合服務數位網路(ISDN))及其上的變體，分組交換網路和數位用戶線(DSL)。
通信介面1320是指用於將網路1322連接到匯流排1308的硬體/軟體。雖然為了說明清楚起見示出了通信介面1320在電腦1302的內部，但是通信介面1320也可以在電腦1302的外部。僅作為示例目的，連接到網路1322所需的硬體/軟體包括內部和外部技術，例如包括常規電話級調制解調器、電纜調制解調器和DSL調制解調器的調制解調器、ISDN適配器以及有線和無線乙太網卡、集線器和路由器。
還可以在分布式計算環境中實踐本公開的所示方面，在分布式計算環境中，某些任務由通過通信網路鏈接的遠程處理裝置執行。在分布式計算環境中，程序模組或所儲存的資訊、指令等可以位於本地或遠端記憶體儲存裝置中。
此外，應瞭解，本文所述的各種組件可包括電路，所述電路可包括具有適當值的組件和電路組件，以便實現本公開的實施例。此外，可以理解，可以在一個或多個IC晶片上實現許多各種組件。例如，在一個實施例中，可以 在單個IC晶片中實現一組組件。在其他實施例中，一個或多個相應組件被製造或實現在單獨的IC晶片上。
關於由上述組件、架構、電路、過程等執行的各種功能，儘管在結構上不等同於在實施例的本文示出的示例性方面中執行功能的所公開的結構，但除非另有說明，否則用於描述此類組件的術語(包括對“方法”的引用)旨在對應於執行所描述的組件的指定功能的任何組件(例如，功能等同物)。在這方面，還將認識到，實施例包括系統以及具有用於執行各種處理的動作和/或事件的電腦可執行指令的電腦可讀介質。
另外，儘管可能已經關於幾個實施方式中的僅一個實施方式公開了特定特徵，但是根據任何給定的或特定的應用可能期望的和有利的，該特徵可以與其他實施方式的一個或多個其他特徵組合。此外，就在實施方式或申請專利範圍中使用術語“包括”及其變體的程度而言，這些術語旨在以類似於術語“包括”的方式被包括在內。
如在本申請中使用的，術語“或”旨在表示包括性的“或”而不是排他性的“或”。也就是說，除非另有說明或從上下文可以清楚得知，否則“X使用A或B”旨在表示任何自然的包含性排列。也就是說，如果X使用A；X使用B；或X使用A和B兩者，則在任何上述情況下均滿足“X使用A或B”。另外，在本申請和所附申請專利範圍中使用的冠詞“一”和“一個”通常應當被解釋為意指“一個或多個”，除非另有說明或從上下文清楚地指向單數形式。
在閱讀了本公開之後，本技術領域中具有通常技術者可以想到其他實施例。例如，在各種實施例中，可以在多個ReRAM裝置(例如16、32等)上同時啟動抹除操作。
在其他實施例中，可以有利地進行上述公開的實施例的組合或子組合。為了便於理解，對架構的框圖和流程圖進行了分組。然而，應當理解為，在本公開的替代實施例中，可以設想塊的組合，新塊的添加，塊的重新佈置等。
還應理解，本文描述的實施例和實施方案僅用於說明目的，並且鑒於其的各種修改或改變將被建議給本領域技術人員，並且將被包括在本申請的精神和所附申請專利範圍的範圍內。
100:架構
102:記憶體裝置
104:雙端記憶體單元
106:選擇器電晶體
108:控制電晶體
110:源極線
112:位元線
114:控制線
116:字元線

Claims (20)

  1. 一種半導體裝置，包括：一半導體基板；複數個記憶體裝置，設置在該半導體基板上，其中，該複數個記憶體裝置的各記憶體裝置包括選擇器電晶體、控制電晶體和雙端記憶體單元，其中，該選擇器電晶體連接至該控制電晶體，其中，該控制電晶體連接至該雙端記憶體單元的第一端子，其中，該複數個記憶體裝置包括第一記憶體裝置和第二記憶體裝置；複數個控制線，設置在該半導體基板上並且連接至該複數個記憶體裝置，其中，該複數個控制線朝第一方向延伸，其中，該複數個控制線包括第一控制線，以及其中，該第一控制線連接至該第一記憶體裝置的控制電晶體以及該第二記憶體裝置的控制電晶體；複數個字元線，設置在該半導體基板上並且連接至該複數個記憶體裝置，其中，該複數個字元線朝該第一方向延伸，其中，該複數個字元線包括第一字元線，以及其中，該第一字元線連接至該第一記憶體裝置的選擇器電晶體以及該第二記憶體裝置的選擇器電晶體；複數個位元線，設置在該半導體基板上並且連接至該複數個記憶體裝置，其中，該複數個位元線朝第二方向延伸，其中，該第一方向不同於該第二方向，其中，該複數個位元線包括第一位元線和第二位元線，其中，該第一位元線連接至該第一記憶體裝置中的雙端記憶體單元的第二端子，以及其中，該第二位元線連接至該第二記憶體裝置中的雙端記憶體單元的第二端子；以及複數個源極線，設置在該半導體基板上並且連接至該複數個記憶體裝置，其中，該複數個源極線朝該第二方向延伸，其中，該複數個源極線包括第一源極線， 以及其中，該第一源極線連接至該第一記憶體裝置的該選擇器電晶體以及該第二記憶體裝置的該選擇器電晶體。
  2. 如請求項1所述的半導體裝置，其中，該複數個記憶體裝置包含第三記憶體裝置和第四記憶體裝置；其中，該複數個控制線包括第二控制線，以及其中，該第二控制線連接至該第三記憶體裝置的控制電晶體以及該第四記憶體裝置的控制電晶體；其中，該複數個字元線包括第二字元線，以及其中，該第二字元線連接至該第三記憶體裝置的選擇器電晶體以及該第四記憶體裝置的選擇器電晶體；其中，該第一位元線連接至該第三記憶體裝置中的雙端記憶體單元的第二端子，以及其中，該第二位元線連接至該第四記憶體裝置中的雙端記憶體單元的第二端子；以及其中，該第一源極線連接至該第三記憶體裝置的該選擇器電晶體以及該第四記憶體裝置的該選擇器電晶體。
  3. 如請求項1所述的半導體裝置，其中，該選擇器電晶體包括源極、汲極和閘極；其中，該控制電晶體包括源極、汲極和閘極；其中，該第一記憶體裝置的該控制電晶體的該閘極連接至該第一控制線；其中，該第一記憶體裝置的該控制電晶體的該源極連接至該第一記憶體裝置的該第一雙端記憶體單元的第一端子；其中，該第一記憶體裝置的該控制電晶體的該汲極連接至該第一記憶體裝置的該選擇器電晶體的該源極；其中，該第一記憶體裝置的該選擇器電晶體的該閘極連接至該第一字元線； 以及其中，該第一記憶體裝置的該選擇器電晶體的該汲極連接至該第一源極線。
  4. 如請求項3所述的半導體裝置，其中，該第二雙端記憶體單元的特徵在於頂部電極和底部電極；以及其中，該第二位元線連接至該第二記憶體裝置中的該雙端記憶體單元的該頂部電極。
  5. 如請求項3所述的半導體裝置，其中，該第二雙端記憶體單元的特徵在於頂部電極和底部電極；以及其中，該第二位元線連接至該第二記憶體裝置中的該雙端記憶體單元的該底部電極。
  6. 如請求項1所述的半導體裝置，其中，該雙端記憶體單元為選自由下列所組成的群組：導電絲狀記憶體、相變記憶體、金屬氧化物記憶體、氧化矽記憶體、硫族化物記憶體、磁記憶體、碳奈米管記憶體。
  7. 如請求項1所述的半導體裝置，其中，該第一雙端記憶體單元包括電阻式隨機存取記憶體單元，包括：活性材料層，包括複數個金屬粒子，配置成回應於施加於該電阻式隨機存取記憶體單元的偏壓而變成複數個活性金屬粒子；以及電阻式切換材料層，設置為接觸該活性材料層，其中，該電阻式切換材料層包括複數個缺陷區域；其中，該複數個活性金屬粒子的活性金屬粒子配置成回應於施加於該電阻式隨機存取記憶體單元的該偏壓而被設置且捕獲在該複數個缺陷區域內。
  8. 如請求項1所述的半導體裝置，進一步包括複數個感測放大器， 連接至該複數個位元線，其中，該複數個感測放大器的一感測放大器配置成回應於該複數個位元線的一位元線上流動的電流量。
  9. 一種用於操作半導體裝置的方法，該半導體裝置具有複數個記憶體裝置，該複數個記憶體裝置包含第一記憶體裝置、第二記憶體裝置、第三記憶體裝置和第四記憶體裝置，該方法同時包括：在來自複數個控制線的第一控制線上施加第一正向偏壓，其中，該第一控制線連接到與該第一記憶體裝置相關的第一控制電晶體以及與該第二記憶體裝置相關的第二控制電晶體，其中，該第一控制電晶體回應於該第一正向偏壓而進入導通狀態，其中，該第二控制電晶體回應於該第一正向偏壓而進入該導通狀態；在來自該複數個控制線的第二控制線上施加第二正向偏壓信號，其中，該第二控制線連接到與該第三記憶體裝置相關的第三控制電晶體以及與該第四記憶體裝置相關的第四控制電晶體，其中，該第二正向偏壓信號小於該第一正向偏壓信號，其中，該第三控制電晶體回應於該第二正向偏壓信號而保持在非導通狀態，其中，該第四控制電晶體回應於該第二正向偏壓信號而保持在該非導通狀態；在複數個字元線的第一字元線上施加第三正向偏壓信號，其中，該第一字元線連接至與該第一記憶體裝置相關的第一選擇電晶體以及與該第二記憶體裝置相關的第二選擇電晶體，其中，該第一選擇電晶體回應於該第三正向偏壓信號而進入該導通狀態，其中，該第二選擇電晶體回應於該第三正向偏壓信號而進入該導通狀態；在該複數個字元線的第二字元線上施加接地信號，其中，該第二字元線連接到與該第三記憶體裝置相關的第三選擇電晶體以及與該第四記憶體裝置相關的 第四選擇電晶體，其中，該第三選擇電晶體回應於該接地信號而保持在該非導通狀態，其中，該第四選擇電晶體回應於該接地信號而保持在該非導通狀態；在複數個位元線的第一位元線上施加該接地信號，其中，該第一位元線連接到與該第一記憶體裝置相關的第一雙端記憶體以及與該第三記憶體裝置相關的第三雙端記憶體；以及在該複數個位元線的第二位元線上施加第四正向偏壓信號，其中，該第二位元線連接到與該第二記憶體裝置相關的第二雙端記憶體以及與該第四記憶體裝置相關的第四雙端記憶體。
  10. 如請求項9所述的方法，其中，該第四正向偏壓信號包括編程偏壓信號；以及其中，該方法進一步包括回應於該編程偏壓信號對該第二雙端記憶體進行編程。
  11. 如請求項9所述的方法，其中，該第四正向偏壓信號包括讀取偏壓信號；以及其中，該方法進一步包括從複數個源極線感測第一源極線上的電流，其中，該第一源極線連接到該第一記憶體裝置、該第二記憶體裝置、該第三記憶體裝置和第四記憶體裝置，並且其中，該電流與該第二雙端記憶體的記憶體狀態相關。
  12. 如請求項9所述的方法，其中，回應於將該第二正向偏壓信號施加到該第二控制線，減小該第四選擇電晶體的洩漏電流。
  13. 如請求項9所述的方法，其中，該第一正向偏壓的最大電壓在1-1.2伏的範圍內；其中，該第二正向偏壓的最大電壓在0.9-1.1伏的範圍內。
  14. 如請求項13所述的方法，其中，該第四正向偏壓在2-2.3伏的範圍內。
  15. 一種用於操作記憶體陣列的方法，該記憶體陣列具有複數個記憶體裝置，該複數個記憶體裝置包含第一記憶體裝置、第二記憶體裝置、第三記憶體裝置和第四記憶體裝置，該方法同時包括：在複數個控制線的第一控制線上施加第一正向偏壓，其中，該第一控制線連接到與該第一記憶體裝置相關的第一控制電晶體以及與該第二記憶體裝置相關的第二控制電晶體，其中，該第一控制電晶體回應於該第一正向偏壓而進入導通狀態，其中，該第二控制電晶體回應於該第一正向偏壓而進入該導通狀態；在該複數個控制線的第二控制線上施加接地信號，其中，該第二控制線連接到與該第三記憶體裝置相關的第三控制電晶體以及與該第四記憶體裝置相關的第四控制電晶體，其中，該第三控制電晶體回應於該接地信號而保持在非導通狀態，其中，該第四控制電晶體回應於該接地信號而保持在該非導通狀態；在複數個字元線的第一字元線上施加第二正向偏壓信號，其中，該第一字元線連接至與該第一記憶體裝置相關的第一選擇電晶體以及與該第二記憶體裝置相關的第二選擇電晶體，其中，該第一選擇電晶體回應於該第二正向偏壓信號而進入該導通狀態，其中，該第二選擇電晶體回應於該第二正向偏壓信號而進入該導通狀態；在該複數個字元線的第二字元線上施加第三正向偏壓信號，其中，該第二字元線連接到與該第三記憶體裝置相關的第三選擇電晶體以及與該第四記憶體裝置相關的第四選擇電晶體，其中，該第三選擇電晶體回應於該第三正向偏壓信號而保持在該非導通狀態，其中，該第四選擇電晶體回應於該第三正向偏壓信號而 保持在該非導通狀態；在複數個位元線的第一位元線上施加第四正向偏壓信號，其中，該第一位元線連接到與該第一記憶體裝置相關的第一雙端記憶體以及與該第三記憶體裝置相關的第三雙端記憶體；在該複數個位元線的第二位元線上施加接地信號，其中，該第二位元線連接到與該第二記憶體裝置相關的第二雙端記憶體以及與該第四記憶體裝置相關的第四雙端記憶體；以及在複數個源極線的第一源極線上施加第五正向偏壓，其中，該第一源極線連接到該第一記憶體裝置、該第二記憶體裝置、該第三記憶體裝置和該第四記憶體裝置。
  16. 如請求項15所述的方法，其中，該第五正向偏壓信號包括抹除偏壓信號；以及其中，該方法進一步包括回應於該抹除偏壓信號對該第二雙端記憶體進行抹除。
  17. 如請求項15所述的方法，其中，回應於將該第三正向偏壓信號施加到該第二字元線上，減小該第四選擇電晶體的洩漏電流。
  18. 如請求項15所述的方法，其中，該第一正向偏壓信號的最大電壓在2-2.5伏的範圍內；其中，該第二正向偏壓信號的最大電壓在2-2.5伏的範圍內；以及其中，該第三正向偏壓信號的最大電壓在1-1.2伏的範圍內。
  19. 如請求項18所述的方法，其中，該第四正向偏壓信號的最大電壓在1.9-2.1伏的範圍內；以及 其中，該第五正向偏壓信號的最大電壓在1.9-2伏的範圍內。
  20. 如請求項15所述的方法，其中，該第一正向偏壓信號選自由下列組成的群組：一系列電壓脈衝，斜坡電壓，及電壓脈衝。
TW109125809A 2019-07-30 2020-07-30 具有選擇和控制電晶體之電阻式隨機存取記憶體和架構及其操作方法 TWI753509B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201962880246P 2019-07-30 2019-07-30
US62/880,246 2019-07-30

Publications (2)

Publication Number Publication Date
TW202115898A TW202115898A (zh) 2021-04-16
TWI753509B true TWI753509B (zh) 2022-01-21

Family

ID=74259691

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109125809A TWI753509B (zh) 2019-07-30 2020-07-30 具有選擇和控制電晶體之電阻式隨機存取記憶體和架構及其操作方法

Country Status (3)

Country Link
US (1) US11227654B2 (zh)
CN (1) CN112309466B (zh)
TW (1) TWI753509B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11942144B2 (en) 2022-01-24 2024-03-26 Stmicroelectronics S.R.L. In-memory computation system with drift compensation circuit
CN114627937A (zh) * 2022-02-28 2022-06-14 成都市硅海武林科技有限公司 基于非易失存储器件的存内计算电路和方法
US11894052B2 (en) 2022-04-12 2024-02-06 Stmicroelectronics S.R.L. Compensated analog computation for an in-memory computation system
US20230402093A1 (en) * 2022-06-13 2023-12-14 Applied Materials, Inc. Memory cell selector for high-voltage set and reset operations
CN117497026A (zh) * 2022-07-25 2024-02-02 清华大学 存储器单元、阵列电路结构及数据处理方法
US20240212744A1 (en) * 2022-12-22 2024-06-27 Micron Technology, Inc. Memory device to precharge bitlines prior to sensing memory cells

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130121079A1 (en) * 2011-11-14 2013-05-16 Ememory Technology Inc. Nor flah memory cell and structure thereof
US20130201755A1 (en) * 2012-01-30 2013-08-08 Quantumag Consultancy Corp. Mtj cell for an mram device and a manufacturing method thereof
US20140204654A1 (en) * 2013-01-23 2014-07-24 International Business Machines Corporation Complementary metal-oxide-semiconductor (cmos) dynamic random access memory (dram) cell with sense amplifier
US20160315119A1 (en) * 2013-04-25 2016-10-27 Kabushiki Kaisha Toshiba Semiconductor memory device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1187658A (ja) * 1997-09-05 1999-03-30 Mitsubishi Electric Corp メモリセルおよびそれを備える不揮発性半導体記憶装置
US6584034B1 (en) * 2001-04-23 2003-06-24 Aplus Flash Technology Inc. Flash memory array structure suitable for multiple simultaneous operations
US7830698B2 (en) * 2008-04-11 2010-11-09 Sandisk 3D Llc Multilevel nonvolatile memory device containing a carbon storage material and methods of making and using same
US8279674B2 (en) * 2010-06-28 2012-10-02 Spansion Llc High read speed memory with gate isolation
US9251893B2 (en) * 2010-08-20 2016-02-02 Shine C. Chung Multiple-bit programmable resistive memory using diode as program selector
US9460788B2 (en) * 2014-07-09 2016-10-04 Crossbar, Inc. Non-volatile memory cell utilizing volatile switching two terminal device and a MOS transistor
CN204045210U (zh) * 2014-09-04 2014-12-24 上海梅轩实业有限公司 一种电可擦除可编程只读存储器阵列
US9530495B1 (en) * 2015-08-05 2016-12-27 Adesto Technologies Corporation Resistive switching memory having a resistor, diode, and switch memory cell
US10199105B2 (en) * 2016-05-12 2019-02-05 Crossbar, Inc. Non-volatile resistive memory configuration cell for field programmable gate array
US10553646B2 (en) 2018-06-28 2020-02-04 Microsemi Soc Corp. Circuit and layout for resistive random-access memory arrays
US10553643B2 (en) 2018-06-28 2020-02-04 Microsemi Soc Corp. Circuit and layout for resistive random-access memory arrays having two bit lines per column

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130121079A1 (en) * 2011-11-14 2013-05-16 Ememory Technology Inc. Nor flah memory cell and structure thereof
US20130201755A1 (en) * 2012-01-30 2013-08-08 Quantumag Consultancy Corp. Mtj cell for an mram device and a manufacturing method thereof
US20140204654A1 (en) * 2013-01-23 2014-07-24 International Business Machines Corporation Complementary metal-oxide-semiconductor (cmos) dynamic random access memory (dram) cell with sense amplifier
US20160315119A1 (en) * 2013-04-25 2016-10-27 Kabushiki Kaisha Toshiba Semiconductor memory device

Also Published As

Publication number Publication date
US11227654B2 (en) 2022-01-18
US20210035636A1 (en) 2021-02-04
CN112309466B (zh) 2024-05-17
CN112309466A (zh) 2021-02-02
TW202115898A (zh) 2021-04-16

Similar Documents

Publication Publication Date Title
KR102259331B1 (ko) 선택기 디바이스 홀딩 특성을 사용하는 비-휘발성 메모리 디바이스의 센싱
TWI753509B (zh) 具有選擇和控制電晶體之電阻式隨機存取記憶體和架構及其操作方法
US11776626B2 (en) Selector device for two-terminal memory
US10658033B2 (en) Non-volatile memory cell utilizing volatile switching two terminal device and a MOS transistor
US10608180B2 (en) Resistive memory cell with intrinsic current control
US10475511B1 (en) Read operation with data latch and signal termination for 1TNR memory array
US10957410B1 (en) Methods and apparatus for facilitated program and erase of two-terminal memory devices
US11790999B2 (en) Resistive random access memory erase techniques and apparatus
US9355717B1 (en) Memory array with embedded source line driver and improved voltage regularity
US9613694B1 (en) Enhanced programming of two-terminal memory
US9373410B1 (en) MLC OTP operation in A-Si RRAM
WO2022197307A1 (en) Methods and apparatus for facilitated program and erase of two-terminal memory devices