TWI750913B - 計算元件及方法 - Google Patents

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馬合木提 斯楠吉爾
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Abstract

一種計算元件,包含諸如8電晶體SRAM胞的記憶胞陣列,其中讀取位元線與儲存記憶體狀態的節點隔離,使得共用各別讀取位元線的記憶胞的同時讀取激活將不擾亂記憶胞中的任一者的記憶體狀態。計算元件亦包含輸出介面,輸出介面具有連接至各別讀取位元線且具有彼此相差諸如2的冪的因子的電容的電容器。輸出介面經組態以自各別讀取位元線對電容器進行充電或放電,且准許電容器彼此共用電荷以產生類比輸出訊號,其中來自每一讀取位元線的訊號藉由連接至讀取位元線的電容器的電容加權。計算元件可用於計算例如藉由多位元權重加權的輸入的總和。

Description

計算元件及方法
本發明的實施例是有關於記憶體,且特別是有關於一種計算元件及方法。
本發明實施例內容大體上是關於用於資料處理(諸如乘法累加操作)的記憶陣列。記憶體內計算(compute-in-memory)或記憶體內計算(in-memory computing)系統在電腦的主要隨機存取記憶體(random-access memory;RAM)中儲存資訊,且在記憶胞位準處執行計算,而非在用於每一計算步驟的主要RAM與資料儲存區之間移動大量資料。由於當儲存資料儲存於RAM中時可更快地存取儲存資料,因此記憶體內計算允許即時分析資料,使得在企業及機器學習應用中能夠更快地報告及做出決策。正在持續努力改進記憶體內計算系統的效能。
本發明實施例提供一種計算元件,包括:記憶陣列,包括以記憶胞的列及行分組的多個記憶胞,所述多個記憶胞中的每一者包括用以儲存資料的記憶體單元及具有讀取賦能輸入端及輸 出端的讀取埠;多個讀取賦能線,各自連接至記憶胞的各別列的所述讀取埠的所述讀取賦能輸入端且用以將輸入訊號傳輸至所述讀取賦能輸入端;多個資料輸出線,各自連接至記憶胞的各別行的所述讀取埠的所述輸出端;以及輸出介面,包括計算模組,所述計算模組包括多個電容器,每一電容器可連接至所述多個資料輸出線中的各別一者且具有電容,所述多個電容器中的至少兩者具有彼此不同的電容,所述輸出介面經組態以准許所述多個電容器共用儲存於其上的電荷。
本發明實施例提供一種計算方法,包括:將多個多位元權重儲存在具有多個記憶胞的記憶陣列中,所述多個記憶胞以列及行組織且各自具有用以在節點處儲存訊號的記憶體單元及具有讀取賦能輸入端及輸出端的讀取埠,所述讀取埠用以在所述讀取賦能輸入端處的激活訊號之後在所述輸出端處產生指示儲存於所述記憶體單元中的所述節點處的所述訊號的訊號且將所述輸出端與所述節點隔離,所述記憶陣列更具有多個讀取賦能線,每一讀取賦能線連接至所述多個記憶胞的列的所述讀取賦能輸入端,其中儲存所述多個多位元權重中的每一者包括將所述多位元權重儲存在共用所述多個讀取賦能線中的各別一者的記憶胞的列中,所述記憶陣列更具有多個資料輸出線,每一資料輸出線連接至所述多個記憶胞的行的所述讀取埠的所述輸出端;將多個脈衝訊號序列施加至所述多個讀取賦能線中的所述各別一者以在記憶胞的各別列的所述讀取埠的多個輸出端中的每一者上產生輸出訊號;將記憶胞的多個行中的每一者的所述讀取埠的所述多個輸出端上的所述輸出訊號組合,且藉由顯著性因子加權所組合的輸出訊號, 所述顯著性因子中的至少兩者彼此不同;組合所加權的輸出訊號以產生類比輸出;以及將所述類比輸出轉換為數位輸出。
本發明實施例提供一種計算方法,包括:將多個多位元權重儲存在具有多個記憶胞的記憶陣列中,所述多個記憶胞以列及行組織且各自具有用以在節點處儲存訊號的記憶體單元及具有讀取賦能輸入端及輸出端的讀取埠,所述讀取埠用以在所述讀取賦能輸入端處的激活訊號之後在所述輸出端處產生指示儲存於所述記憶體單元中的所述節點處的所述訊號的訊號且將所述輸出端與所述節點隔離;將輸入訊號同時乘以所述多個多位元權重中的每一者的每一位元以在所述讀取埠的所述輸出端處產生多個輸出訊號;對每一行中的所述多個記憶胞的所述讀取埠的所述輸出端處的所述多個輸出訊號進行求和;藉由顯著性因子加權每一行中的所述多個記憶胞的所述讀取埠的所述輸出端處的所述多個輸出訊號的總和中的每一者以產生各別加權總和,所述顯著性因子彼此不同;以及組合所述加權總和以產生類比輸出訊號。
100:系統/記憶陣列
110:8電晶體靜態隨機存取記憶體胞
120:6T記憶胞
122:p型金屬氧化半導體場效應電晶體
124:n型MOS場效電晶體
126:第一反相器
132:PMOS
134:NMOS
136:第二反相器
142、144:寫入存取電晶體
150:讀取埠
152:讀取電晶體
154:讀取存取電晶體
156、156[0]、156[1]、156[62]、156[63]、156[i]:讀取字元線
160:寫入字元線
170、180:寫入位元線
190、190[0]、190[1]、190[2]、190[3]、190[j]:讀取位元線
200:CIM系統
210:輸入介面
212:數位計數器
214:驅動器
216:讀取/寫入介面
220:輸出介面
222:補償模組
224:計算模組
226:感測放大器
228:類比輸出端
230:四位元寬分段
260、260[i]:子集
250:FinFET結構
252:p摻雜鰭
254:n摻雜鰭
256:多晶閘極
270:類比數位轉換器
272[0]、272[7]、272[l]、SA0、SA1、SA2、SA3、SA4、SA5、SA6、SA7、SA8、SA9、SA10、SA11、SA12、SA13、SA14:比較器
310:預充電時段
320:RBL取樣時段
330:電荷共用時段
340:ADC評估時段
500:計算
510、520、530、540、550:步驟
Cm[0]、Cm[1]、Cm[2]、Cm[3]、Cm[j]:計算電容器
Cn[1]、Cn[2]、Cn[3]、Cn[j]:補償電容器
Cu:單位電容器
i:列
I :胞電流
j:索引
N0、N1、N2、N3、Q:節點
PCH:預充電訊號
QB:輸出端
S0A、S0B、S1、SH:開關元件
VDD:參考電壓
當結合隨附圖式閱讀時,將自以下詳細描述最佳地理解本發明實施例的態樣。應注意,根據業界中的標準慣例,各種特徵未按比例繪製。事實上,出於論述的清楚起見,可任意增加或減小各種特徵的尺寸。
圖1為示出根據一些實施例的記憶體內計算系統中的一部分中的具有與寫入位元線(write bit line;WBL)隔離的讀取位元線(read bit line;RBL)的記憶胞的實例的示意圖。
圖2A為根據一些實施例的記憶體內計算系統的方塊圖及記憶體內計算系統的一部分的更詳細方塊圖,繪示四位元精度權重計算子系統。
圖2B為根據一些實施例的在圖2A中所繪示的系統中標記為「B」的八電晶體(eight-transistor;8T)RAM胞的示意圖。
圖2C為根據一些實施例的圖2B的且在圖2A中所繪示的系統中標記為「C」的八電晶體(8T)RAM胞的示意性佈局。
圖3A繪示根據一些實施例的處於RBL取樣狀態的記憶體內計算系統的一部分。
圖3B繪示根據一些實施例的處於電荷共用狀態的圖3A中所繪示的記憶體內計算系統的一部分。
圖3C繪示根據一些實施例的圖3A及圖3B中所繪示的記憶體內計算系統的一部分中的各種訊號的位準的時間演化。
圖4繪示根據一些實施例的用於處理RBL線上的電壓的類比/數位轉換方案。
圖5為根據一些實施例的概括計算方法的流程圖。
以下揭露提供用於實施所提供主題的不同特徵的許多不同實施例或實例。下文描述組件及配置的具體實例以簡化本發明實施例。當然,此等組件及配置僅為實例且並不意欲為限制性的。舉例而言,在以下描述中,第一特徵在第二特徵上方或上的形成可包含第一特徵及第二特徵直接接觸地形成的實施例,且亦可包含額外特徵可在第一特徵與第二特徵之間形成以使得第一特徵與 第二特徵可不直接接觸的實施例。另外,本發明實施例可在各種實例中重複附圖標記及/或字母。此重複是出於簡單及清楚的目的,且本身並不指示所論述的各種實施例及/或組態之間的關係。
本發明實施例中繪示的具體實例是關於記憶體內計算。記憶體內計算的應用的實例為乘法累加操作,其中數字的輸入數組乘以數字(權重)的另一數組(例如,行)中的各別元素(由所述各別元素加權),並且乘積一起相加(累加)以產生輸出總和。此在數學上類似於兩個向量的點積(或純量積),在此過程中,兩個向量的分量彼此逐對相乘,且對分量對的乘積進行求和。在諸如人工神經網路的某些人工智慧(artificial intelligence;AI)系統中,數字數組可由多行權重加權。由每一行進行的加權產生各別輸出總和。總和的輸出數組由此藉由多行矩陣中的權重自數字的輸入數組產生。
積體電路記憶體的常見類型為靜態隨機存取記憶體(static random access memory;SRAM)元件。典型的SRAM記憶體元件具有記憶胞陣列。在一些實例中,每一記憶胞使用連接於較高參考電位與較低參考電位(例如,接地)之間的六個電晶體(six transistors;6T),使得兩個儲存節點中的一者可被待儲存的資訊佔據,其中互補資訊儲存於另一儲存節點處。將SRAM胞中的每一位元儲存於形成兩個交叉耦接的反相器的電晶體中的四個上。另兩個電晶體連接至記憶胞字元線(word line;WL)以在讀取及寫入操作期間藉由將胞選擇性地連接至其位元線(bit line;BL)而控制對記憶胞的存取。當啟用字元線時,連接至位元線的感測放大器感測及輸出所儲存資訊。在處理記憶胞資料時,通常 使用連接至位元線的輸入/輸出(input/output;I/O)電路系統。當將多個WL激活且位元胞最初儲存相反的值時,兩個位元線可為較低/較高。
在諸如記憶體內計算的多位元應用中,當多個字元線同時激活時,6T位元胞的穩定性會降低。當多個字元線同時激活時,兩個位元線電壓將被拉低。此可使得擾亂位元胞的穩定性且使得其狀態發生翻轉。另外,使用基於邏輯規則的SRAM位元胞具有顯著的區域開銷,除了其他事情以外,此是由於中間計算所需的儲存。又另外,使用已知記憶體配置的二進位輸入/權重/輸出對於記憶體內計算的一般用法可能過於簡單,因為待由用於記憶體內計算中的演算法解決的許多問題需要多位元計算步驟。本發明實施例中揭露的某些實施例提供具有直接結果的多位元記憶體內計算,而無需中間儲存空間,且不擾亂每一胞的穩定性。
根據本發明實施例的一些態樣,一種記憶體內計算(compute-in-memory;CIM)系統包含記憶陣列,其中每一記憶胞具有相互隔離的讀取位元線(RBL)及寫入位元線(WBL),經由所述讀取位元線可讀取儲存資訊,經由所述寫入位元線可將資訊寫入至胞。舉例而言,8T SRAM胞,其向6T SRAM添加連接至讀取字元線(RWL)及RBL的2T讀取埠。由於8T位元胞的RBL與6T記憶胞解耦,因此同時打開的多個RWL不擾亂儲存節點電壓。一些所揭露實施例提供具有包含多個RWL及RBL的8T SRAM胞陣列的CIM系統。
根據本發明實施例的某些態樣,具有多位元輸入的CIM系統可用多個RWL脈衝實現。舉例而言,在一些實施例中,乘法 累加操作中的輸入訊號可藉由數目與輸入成比例的數個RWL脈衝實現。在一些實例中,可使用4位元輸入,但其他位元寬度在本發明實施例的範疇內。舉例而言,輸入0(00002)由0個RWL脈衝表示,輸入310(00112)由3個RWL脈衝表示,輸入1510(11112)由15個RWL脈衝表示等。
在一些實施例中,輸入訊號可乘以配置於行中的多位元(例如,四位元)權重(亦即,權重值)。多位元加權輸入的累加可藉由對來自對應於多位元權重的每一位元的行中的所有胞的共同RBL進行充電來實現;每一RBL上的電壓由此指示來自連接至RBL的每一胞的電流的總和,且由此指示輸入的總和,每一輸入由與行相關聯的二進位權重加權。由此對RBL執行乘法累加功能,且RBL電壓與具有多位元輸入的加權位元的逐位元乘積成比例。隨後,使用二進位加權電容器(亦即根據多位元權重中的各別顯著性位置設定大小的電容器)對多位元權重的每一行執行RBL之間的電荷共用。因此,權重的最高有效位元(most significant bit;MSB)比權重的最低有效位元(least significant bit;LSB)對最終輸出的貢獻大。電荷共用因此產生反映每一RBL的正確顯著性的類比電壓。舉例而言,在四位元權重的行的情況下,大多數MSB對最終電壓的貢獻將為來自LSB的貢獻的八(23)倍;來自第二MSB的貢獻將為來自LSB的貢獻的四(22)倍;以及來自第三MSB(或第二LSB)的貢獻將為來自LSB的貢獻的兩(21)倍。
在某些其他實施例中,在一些實例中,諸如快閃式ADC的類比/數位轉換器(analog-to-digital converter;ADC)用於將RBL 上的電壓(在諸如上述的二進位加權電荷共用之後)轉換成多位元數位輸出。在一些實施例中,對於n位元輸出,2 n -1個比較器用於ADC實施。舉例而言,對於4位元輸出實例,15個比較器用於快閃式ADC實施。在一些實施例中,每一比較器具有其自身的輸入電容器。此等輸入電容器可用作用於電荷共用的上述二進位加權電容器。在某些實施例中,每一RBL連接至的輸入電容器的數目與關聯於RBL的輸出位元的位置值有關(例如,成比例)。舉例而言,對於4位元輸出,用於MSB的RBL連接至8(23)個輸入電容器;用於LSB的RBL連接至1(20)個輸入電容器。連接至每一RBL的總電容由此與對應於RBL的位置值成比例。其他位元寬度輸出在本發明實施例的範疇內。
參考圖1至圖4,在下文進一步解釋此等實施例的詳細態樣之前,提供一些實例實施例的概述。在諸如人工智慧的某些應用中,提出一種模型系統。將輸入(例如,數字)集合供應至處理輸入及產生輸出的模型系統。將輸出與所要輸出進行比較,且若輸出與所要輸出不夠接近,則調整模型系統且重複製程,直至模型系統的輸出足夠接近所要輸出為止。舉例而言,為具有可讀取的機器,可向模型系統提供字母的片段的集合。系統獲取片段(輸入)且根據演算法處理片段,且輸出系統判定所接收之字母。若輸出字母不同於輸入字母,則系統可經調整且再次測試,直至輸出以足夠高的百分比的次數匹配輸入為止。
對於一些應用,模型系統可為乘法累加系統,所述乘法累加系統藉由將每一輸入與值(有時被稱作「權重」)相乘來處理輸入集合,且一起對乘積進行求和(累加)。系統可包含以列及行 配置的部件的二維陣列,部件中的每一者儲存權重,且能夠接收輸入及產生輸出,所述輸出為輸入與所儲存權重的算術乘積。模型系統可具有供應至整列部件且將部件的每一行的輸出相加在一起的每一輸入。
舉例而言,圖1中所繪示的系統(100)具有多個8電晶體(8T)靜態隨機存取記憶體(SRAM)胞(110)(圖1中僅示出兩個胞)的行。每一胞(110)連接至輸入線RWL(156),且兩個胞連接至同一輸出線RBL(190)。每一胞亦具有節點Q,所述節點Q藉由SRAM胞維持在指示儲存於胞中的值(權重)的電壓下。如可自圖1中的圖式容易地理解,對於每一胞,對於輸入RWL處的二進位「1」,若Q為「1」,則胞(110)將自RBL吸取電流,且若Q為「0」,則不吸取電流;對於RWL處的二進位「0」,不管Q處的值如何,胞(110)不吸取電流。若在給定時間段內汲取的高於臨限值的電流量(亦即,汲取的一定電荷量)被視為輸出「1」,則單個胞(110)的輸出由此藉由下表1給定:
Figure 109140899-A0305-02-0011-1
自此表顯而易見,輸出為輸入與權重的乘積。
此外,由於同一行中的胞(110)共用同一RBL,因此RBL上的電流為連接至其的胞(110)的電流的總和。因此,每一RBL上的訊號表示輸入(RWL)與各別儲存權重的二進位乘積的 總和。
參考圖2A,在使用多位元(在此實例中四位元)權重以供乘法累加操作的系統中,每一輸入(RWL)提供至多個(例如,四個)胞(110),每一胞儲存多位元權重的一個位元。每一RBL連接至具有相同位置值(亦即,20、21、22、23等)的胞(110)的行。進一步參考圖3A,每一RBL連接至一對電容器的組合-用於RBL[j]的計算電容器Cm[j]及補償電容器Cn[j],每一對彼此並聯連接且在獲取每一RBL上的訊號時連接至各別RBL。所有RBL的並聯組合的總電容相同,在此實例中為9*Cu,其中Cu為單位電容。出於下文所解釋的原因,RBL[0]、RBL[1]、RBL[2]以及RBL[3]的計算電容器分別具有1、2、4以及8倍Cu的電容,且RBL[0]、RBL[1]、RBL[2]以及RBL[3]的補償電容器分別具有8、7、5以及1倍Cu的電容,使得並聯組合的總電容為9*Cu
給出每一RBL上的電容(此實例中為9*Cu),由於流向對應行中的胞(110)的電流而引起的每一節點N0、節點N1、節點N2或節點N3(圖3A)處的電壓降(假定電容器已預充電)與輸入(RWL)及行的各別儲存的二進位權重的二進位乘積的總和成比例。且由於每一RBL的總電容相同,因此每一RBL的比例常數相同。同時,由於計算電容器Cm中的每一者的電容與各別RBL的位置值成比例,因此來自每一計算電容器Cm的電荷損耗亦與RBL的位置值成比例。
接著,進一步參考圖3B,將計算電容器Cm自補償電容器Cn斷開且彼此並聯連接,亦即,將節點N0、節點N1、節點N2以及節點N3連接在一起。儲存於計算電容器上的電荷由此共用, 且N0、N1、N2以及N3處的電壓穩定至位準V=Q/C,其中Q為所有計算電容器上的電荷的總和,且C為並聯組合的總電容,亦即,在此實例中為15*Cu。由於計算電容器具有與各別RBL的位置值成比例的電容,因此Q及由此V亦以及由於放電而引起的電壓降△V具有來自每一RBL的與RBL的位置值成比例的貢獻。亦即△V j 2 J I j ,其中I j 為第j個RBL的電流,且與輸入(RWL)及第j個RBL的各別儲存權重的二進位乘積的總和成比例。因此△V與輸入及儲存於胞(110)中的各別多位元權重之間的乘積的總和成比例。
最後,額外參考圖4,節點N0、節點N1、節點N2以及節點N3處的電壓藉由類比/數位轉換器(ADC)轉換成數位輸出,以獲得對應於輸入與儲存於胞(110)中的各別多位元權重之間的乘積的總和的數位輸出。
為更詳細地解釋上文所概述的系統及其操作,在一些實施例中,記憶體內計算系統包含記憶陣列(100)以及其他組件,所述記憶陣列包含記憶胞(110)的列及行(其可為實體或邏輯的列及行),所述其他組件諸如用於將數位輸入轉換成計數器脈衝序列(例如,使用二進位計數器)的數位輸入介面(圖1中未繪示)及用於累加加權輸入且輸出累加加權輸入的數位表示的輸出介面(圖1中未繪示),如下文所解釋。
在此實例中,每一記憶胞(110)包含6T記憶胞(120)及讀取埠(150)。6T記憶胞(120)包含:第一反相器(126),所述第一反相器由在較高參考電壓(諸如VDD)與較低參考電壓 (諸如接地)之間串聯連接(亦即,用串聯的源極-汲極電流路徑串聯聯接)的p型金屬氧化物半導體(metal-oxide-semiconductor;MOS)場效電晶體(p-type metal-oxide-semiconductor field-effect transistor;PMOS)(122)及n型MOS場效電晶體(n-type MOS field-effect transistor;NMOS)(124)製成;第二反相器(136),所述第二反相器由在較高參考電壓(諸如VDD)與較低參考電壓(諸如接地)之間串聯連接的PMOS(132)及NMOS(134)製成;以及兩個寫入存取電晶體(142、144),所述寫入存取電晶體在此實例中為NMOS。反相器(126、136)反向耦接,亦即,其中一者的輸出端(Q、QB)(亦即,源極/汲極電流路徑之間的接面)耦接至另一者的輸入端(亦即,閘極)(QB、Q);寫入存取電晶體(142、144)各自具有其連接於反向耦接反相器(126、136)的各別接面與各別寫入位元線(WBL(170)、WBLB(180))之間的源極/汲極電流路徑及其連接至寫入字元線(WWL)(160)的閘極。
在此實例中,每一讀取埠(150)包含彼此串聯連接且連接於較低參考電壓與資料輸出線(有時被稱作讀取位元線(RBL))之間的讀取電晶體(152)及讀取存取電晶體(154)。在此實例中,讀取電晶體(152)為NMOS,且其閘極連接至6T記憶胞(120)的反向輸出端(QB);在此實例中,讀取存取電晶體(154)為NMOS,且其閘極連接至讀取字元線(RWL)。可使用其他類型的電晶體及連接。舉例而言,PMOS可用於讀取電晶體(152)及讀取存取電晶體(154)中的兩者或任一者;讀取電晶體(152)的閘極可連接至6T記憶胞(120)的非反向輸出端(Q)。
在操作中,向記憶胞(110)寫入位元,將資料位元(1 或0)(例如,對應於1或0的電壓)施加至WBL且將其反向值施加至WBLB。將寫入訊號(例如,1)施加至寫入存取電晶體(142、144)以使電晶體導通,由此將資料位元儲存在6T記憶胞(120)的輸出端(Q)處且將資料位元的反向值儲存在(QB)處。寫入存取電晶體(142、144)可在其後斷開,且維持Q處的值及QB處的反向值。為讀取所儲存的資料位元,寫入存取電晶體(142、144)斷開(WL=0),且讀取存取電晶體(154)藉由施加至RWL的讀取訊號接通(導通)。對應於QB(或Q)處的電壓的胞電流(I )(其反過來表示6T記憶胞(120)中的儲存值(1或0))由此在RBL中產生且藉由輸出介面(圖1中未繪示)中的電路系統感測。
由於RBL藉由每一讀取埠(150)中的讀取電晶體(152)與反相器(126、136)的輸出端Q或輸出端QB隔離(亦即,RBL上或中的電壓及電流在Q或QB處實質上沒有影響),且/或由於寫入存取電晶體(142、144)斷開(WL=0),因此多個RWL可同時激活(亦即,使多個讀取存取電晶體(154)接通)而不擾亂Q或QB處的電壓。
根據一些實施例,如圖2A中所繪示,CIM系統(200)包含諸如上文所描述的記憶陣列(100)的記憶陣列,所述記憶陣列包含8T記憶胞(110)。在此實例中,記憶陣列(100)為64×64個8T記憶胞(110)的陣列,亦即以64列(列ii=0至63)乘64行(行jj=0至63)配置的記憶胞(110),但可使用包含各種大小的二維及三維陣列的任何其他陣列。每一8T記憶胞(110)可具有上文參考圖1的所描述且進一步在圖2B中所示出的結構。 每一8T記憶胞(110)可具有任何適合的實體結構。舉例而言,每一8T記憶胞(110)的電晶體可為場效應電晶體(FET)。在一個實例中,如圖2C中所示,FET可以所謂的FinFET結構形成,其中經摻雜半導體形成脊或「鰭」,所述脊或「鰭」充當FET的主動區,且沿所述脊或「鰭」可形成源極區及汲極區。諸如經摻雜多晶矽(「多晶」)的導電材料圍繞鰭的頂部部分且充當閘極。舉例而言,如圖2C中所繪示,記憶胞(110)的電晶體可在FinFET結構(250)中沿p摻雜鰭(252)(針對PMOS)及n摻雜鰭(254)(針對NMOS)形成,其中多晶閘極(256)橫跨鰭(252、254)形成。
在一些實施例中,陣列(100)中的記憶胞(110)具有相同構造。在其他實施例中,陣列(100)中的記憶胞(110)可彼此不同。舉例而言,各別讀取埠(150)中的電晶體(152、154)之間的大小比率可在記憶胞間不同,使得由同一RWL訊號產生的電流不同。
在此實例中,CIM系統(200)更包含輸入介面(210),所述輸入介面在此實例中包含數位計數器(212)陣列及對應的驅動器(214)陣列。在此實例中,存在64個4位元計數器(212),64×64記憶胞陣列(記憶胞陣列100)中的每一列各有一個4位元計數器;每一計數器(212)每計數循環輸出對應於計數器輸入處的數目(在此情況下,4位元二進位數)的數個脈衝。舉例而言,0(00002)的輸入產生0個脈衝,310(00112)的輸入產生3個RWL脈衝,1510(11112)的輸入產生15個RWL脈衝等。對應於每一計數器(212)的驅動器(214)根據來自計數器的輸出脈衝來驅 動對應的RBL(190[j](j=0至63))。由此將RWL脈衝的序列施加至對應RWL(156[i](i=0至63)),每計數循環的所述RWL脈衝的數目指示各別計數器(212)的輸入處的數位數目。
在一些實施例中,CIM系統(200)更包含連接至記憶陣列(100)的用於與記憶陣列相關聯的習知讀取及寫入操作的讀取/寫入(RW)介面(216)。
在一些實施例中,CIM系統(200)亦包含輸出介面(220),所述輸出介面在一些實例中包含連接至記憶陣列(100)的補償模組(222)及連接至補償模組(222)的計算模組(224)。如下文更詳細地描述,補償模組用以與計算模組(224)一起形成均一環境,亦即,用於RBL的預充電及取樣的相同總電容;計算模組(224)用以計算指示RBL或其某些組合上的訊號值的量。舉例而言,如下文更詳細地描述,在一些實施例中,計算模組(224)用以計算若干RBL的加權總和或加權平均值。在一些實施例中,此經由電容器之間的電荷共用來完成,所述電容器根據呈二進位數的各別RBL的相對有效位置(最高有效位元(MSB)至最低有效位元(LSB))設定大小。舉例而言,在一些實施例中,電容器的相對大小為自MSB至LSB的23:22:21:20。因此,所得訊號的振幅對應於由多位元權重加權的多位元輸入訊號的總和。
在一些實施例中,如在圖2A中及更詳細地在圖3A及圖3B中針對CIM系統(200)的四位元寬分段(230)所繪示,補償模組(222)包含補償電容器Cn[j](針對每一四位元寬分段(230),j=0至3)集合,每一電容器與各別RBL(190[j](j=0至3))相關聯。如下文更詳細地描述,在一些實施例中,補償電容器在 計算製程的某些階段中與計算電容器(在下文描述)逐對並聯連接。設定補償電容器的大小,使得呈現給RBL的總電容相同,使得任何給出的RBL中的相同電流將在RBL處上引起相同電壓。諸如任何切換電晶體的一對開關元件(S0A及S0B)與每一補償電容器Cn[j]相關聯,其中S0A將補償電容器Cn[j]連接至各別RBL(190[j]),且S0B將RBL(190[j])連接至計算模組(224)。每一補償電容器Cn[j]在一端處經由S0A連接至各別RBL(190[j]),且在另一端處連接至電壓參考,諸如接地。
計算模組(224)包含用於對每一RBL上的電流進行積分的積分器集合。在一些實施例中,積分器包含計算電容器Cm[j](針對每一四位元寬分段(230),j=0至3),每一計算電容器Cm[j]與各別RBL(190[j](j=0至3)及對應補償電容器Cn[j]相關聯。在一些實施例中,計算電容器與補償電容器組合使用以將電容提供至各別RBL,以建立指示RBL的加權輸入的總和的電壓。如上文所簡要解釋,在一些實施例中,計算電容器與各別補償電容器配對以在計算製程的某些步驟期間向每一RBL呈現相同電容。如下文進一步解釋,在一些實施例中,計算電容器相對於彼此設定大小以將顯著性賦予至各別RBL。諸如任何切換電晶體的一對開關元件(SH及S1)與每一計算電容器Cm[j]相關聯,其中SH經由S0B將計算電容器Cm[j]連接至各別RBL(190[j]),且S1經由SH將計算電容器Cm[j]連接至類比輸出端(228)。每一計算電容器Cm[j]在一端處經由各別SH及S1連接至類比輸出端(228),且在另一端處連接至電壓參考,諸如接地。
在一些實施例中,如圖3A及圖3B中所繪示,每一列i 中的記憶胞(110)的子集(例如,列[62]的240或列[i]的260[i](i=0至63),每一子集對應於RWL[i])可儲存(例如,藉由自WWL寫入至記憶胞(110)多位元權重。舉例而言,在使用四位元權重的實施例中,四個記憶胞(110)的每一子集(260[i])可儲存四位元權重W i =(W i[3] W i[2] W i[1] W i[0])2,其中W i[j]表示藉由第i個RWL(156[i])寫入至記憶胞[110]的二進位數位,所述二進位數位藉由第j個RBL(190[j])讀取。舉例而言,針對列[0](260[0])中的W 0=01012(=510)的權重,儲存於子集(260[0])中的位元為W 0[3]=0、W 0[2]=1、W 0[1]=0以及W 0[0]=1。類似地,針對列[1](260[1])中的W 1=10112(=1110)的權重,儲存於子集(260[1])中的位元為W 1[3]=1、W 1[2]=0、W 1[1]=1以及W 1[0]=1。
由此,圖2中所繪示的實例CIM系統(200)中的記憶胞(110)的陣列(100)可儲存以64列及16行配置的1024(64×16)個四位元權重。
在一些實施例中,計算電容器Cm[j]的電容根據其在計算模組中的各別相對位置(亦即,索引j)選擇。舉例而言,在圖3A及圖3B中所繪示的實施例中,對應於RBL[j]的第j個計算電容器Cm[j]的電容為2 j Cu,其中Cu為單位電容,所述單位電容可具有適合於特定應用的任何值。由此,計算電容器Cm[0]的電容為1*Cu,計算電容器Cm[1]的電容為2*Cu,計算電容器Cm[2]的電容為4*Cu,以及計算電容器Cm[3]的電容為8*Cu
在一些實施例中,補償電容器Cn[j]的電容根據其在計算模組中的各別相對位置(亦即,索引j)選擇。在一些實施例中,選擇補償電容器Cn[j]的電容使得Cn[j]+Cm[j]=恆定,亦即,當每一 對補償電容器及計算電容器並聯連接時,RBL呈現有相同的電容(恆定電容),且Cn[j]為固定總電容與各別計算電容Cm[j]之間的差。舉例而言,在圖3A及圖3B中所繪示的將呈現給每一RBL的總電容選擇為9*Cu的實施例中,對應於RBL[j]的第j個補償電容器Cn[j]的電容為9*Cu-Cm[j]。由此,補償電容器Cn[0]的電容為8*Cu,補償電容器Cn[1]的電容為7*Cu,補償電容器Cn[2]的電容為5*Cu,以及補償電容器Cn[3]的電容為1*Cu
在一些實施例中,輸出介面(220)更包含用於每一RBL(190)的感測放大器(226),以用於增強來自RBL(190)的類比訊號。在一些實施例中,輸出介面(220)更包含用於與儲存於記憶胞(110)的各別子集(260)的一行多位元權重相關聯的RBL的每一子集的類比/數位轉換器(ADC)(270)。在一些實施例中,如圖4中所繪示,可使用快閃式ADC,每一快閃式ADC具有數個電壓比較器(272[l],l=0至2 n-1,其中n為多位元權重中的二進位數位的數目),其中比較器的2 j 用於第j個RBL(190[j])。舉例而言,在使用四位元權重的應用中,如圖4中所繪示,可使用15比較器快閃式ADC(272[l],l=0至14)。將來自RBL[0]的訊號連接至一個比較器SA7(在此實例中為272[7]);在此實例中,將來自RBL[1]的訊號連接至兩個比較器SA6及比較器SA8(272[6]及272[8]);在此實例中,將來自RBL[2]的訊號連接至四個比較器SA5、比較器SA9、比較器SA4以及比較器SA10(272[5]、272[9]、272[4]以及272[10]);以及在此實例中,將來自RBL[3]的訊號連接至八個比較器SA3、比較器SA11、比較器SA2、比較器SA12、比較器SA1、比較器SA13、比較器SA0以及比較器SA14(272[3]、 272[11]、272[2]、272[12]、272[1]、272[13]、272[0]以及272[14])。
在一些實施例中,比較器(272)各自包含輸入電容器,且彼等輸入電容器可用作計算電容器Cm。舉例而言,在圖4中所繪示的實施例中,假定每一比較器(272)的輸入電容器具有單位電容Cu,隨後比較器SA7的輸入電容器可用作計算電容器Cm[0];SA6及SA8的輸入電容器可用(例如,並聯連接)作Cm[1];SA5、SA9、SA4以及SA10的輸入電容器可用(例如,並聯連接)作Cm[2];以及SA3、SA11、SA2、SA12、SA1、SA13、SA0以及SA14的輸入電容器可用(例如,並聯連接)作Cm[3]。如上所述,連接至每一RBL的總電容由此與對應於RBL的位置值成比例。分佈圖案(亦即,與每一RBL(190[j])的連接的子集遠離彼此定位的分佈圖案)(諸如圖4中所繪示的將每一RBL(190)連接至比較器(272)的分佈圖案)最小化用作單位電容器(Cu)的輸入電容器的電壓相依性。
在一些實施例中,諸如加權總和的記憶體內計算的記憶體內計算可使用揭露於本發明實施例中的CIM系統執行。更具體言之,輸入的總和(例如,64個輸入)X i 可各自由多位元(例如,四位元)權重(W i ) k 加權,且加權輸入Xi(Wi) k 可一起進行求和以產生輸出S k ,所述輸出S k 為多位元權重的第k行的加權總和。亦即,S k i X i (W i ) k
如上文所描述,在一些實施例中,至CIM系統(200)的數位輸入可由脈衝序列表示或可轉換為脈衝序列,其中每一RWL處的每計數循環的脈衝的數目指示輸入的振幅。此外,由於RBL與6T記憶胞(120)解耦,因此RWL可同時激活,RWL可同時 激活。進一步如上文所描述,根據一些實施例,如圖3A及圖3B中所繪示,諸如四位元權重W i =(W i[3] W i[2] W i[1] W i[0])2的多位元權重可儲存於記憶胞(110)的列(190[i])的子集(260[i])中。在一些實施例中,如圖5中所概述,涉及將多位元權重應用於各別輸入的計算(500)可按以下方式執行: 首先(510),將多位元權重(例如,W i =(W i[3] W i[2] W i[1] W i[0])2)集合儲存於記憶胞陣列中,每一記憶胞具有用以在節點處儲存訊號的記憶體單元(諸如6T SRAM胞)及具有讀取賦能輸入線(諸如RWL)及輸出線(諸如RBL)的讀取埠,讀取埠用以在讀取賦能輸入端處的激活訊號之後在輸出端處產生指示儲存於記憶體單元中的節點處的訊號的訊號,且將輸出線與節點隔離。
隨後(520),將脈衝訊號集合各自施加至儲存各別多位元權重的記憶胞集合的讀取賦能輸入端,以在各別記憶胞的輸出線處產生訊號集合,每一脈衝訊號指示各別輸入數目,輸出訊號集合指示藉由所儲存的多位元權重對脈衝訊號進行的操作(例如,乘積)。
隨後(530),來自共用每一輸出線的記憶胞的讀取輸出線的組合讀取埠輸出(例如,組合電流)經量測(例如,藉由RBL取樣,在下文詳細地描述)且給出對應於與輸出線相關聯的加權位元(例如,W i [j]的j)的顯著性(亦即,位置值)的顯著性因子。舉例而言,四位元權重的MSB具有位置值8(亦即,23);顯著性因子可為位置值自身或位置值的某一倍數。如上文所描述,藉由使用對應計算電容器的相對大小可以為每一RBL給出顯著性因 子。
隨後(步驟540),將來自各別讀取輸出線的組合讀取埠輸出與各別顯著性因子成比例地組合(例如,藉由電荷共用,如下文詳細描述)以產生計算輸出訊號。
隨後(550),將計算輸出訊號轉換為數位輸出(例如,藉由15比較器類比/數位轉換器(ADC))。
如圖3A及圖3B以及圖3C中所繪示,在一些實施例中,RBL上的類比訊號可經量測且用於如下計算輸入的加權總和: 首先,在預充電時段(310)期間,將預充電訊號PCH施加至每一RBL[j]及計算電容器Cm[j]與補償電容器Cn[j]的並聯組合,亦即,其中S0A、S0B以及SH導通(打開)並且S1未導通(斷開)。由於每一組合具有相同電容(亦即,9×Cu),因此將所有組合充電至相同的總電荷,且所有四個節點N3、節點N2、節點N1以及節點N0處的電壓上升至相同位準V PCH。接著,在RBL取樣時段(320)期間(參看圖3A及圖3C),PCH斷開,且將輸入脈衝序列施加至各別RWL,且針對其中儲存有「1」的每一記憶胞(110),各別RWL上的每一脈衝引起胞電流I ,所述胞電流I 由藉由I 的振幅及每一輸入脈衝的持續時間判定的固定量為RBL放電。共用相同RBL的所有記憶胞貢獻胞電流,且因此貢獻總放電,直至所述所有記憶胞儲存「1」秒的程度。每一節點N0、節點N1、節點N2以及節點N3處的電壓由此下降了由各別RBL的總放電判定且與具有多位元輸入的加權位元的逐位元乘積成比例的量。
隨後,在電荷共用時段(330)期間(參看圖3B及圖3C), S0A及S0B斷開,SH保持打開以及S1開啟。因此,將補償電容器Cn[j](j=0至3)切斷,且將計算電容器Cm[j](j=0至3)並聯連接於接地與輸出端(228)之間。節點N0、節點N1、節點N2以及節點N3亦連接在一起且連接至輸出端(228)。輸出端(228)處的電壓V out(亦即,跨計算電容器Cm[j]的電壓)由此為儲存於補償電容器Cm[j]中的總電荷除以補償電容器Cm[j]的電容的總和。
Figure 109140899-A0305-02-0024-2
其中Q[j]為儲存於第j個計算電容器Cm[j]中的電荷。
由於Cm[j]的電容為2 j Cu/9Cu=第j個RBL上的總電容(9Cu)的2 j /9,因此每一計算電容器Cm[j]自預充電步驟吸收儲存於每一RBL上的總電荷的2 j /9。Cm[3]由此在預充電時段結束時具有的電荷為計算電容器Cm[0]具有的八倍、計算電容器Cm[2]具有的四倍以及計算電容器Cm[1]具有的兩倍。出於相同原因,在RBL取樣時段期間,計算電容器Cm[3]針對相同輸入及相同加權位元值損失的電荷為Cm[0]損失的八倍、Cm[2]損失的四倍以及Cm損失的[1]損失的兩倍。由此,在電荷共用時段結束時,Cm[3]對總電荷Σ j Q[j]的貢獻為Cm[0]的貢獻的八倍、Cm[2]的貢獻的四倍以及Cm[1]的貢獻的兩倍。電壓V out或電壓降△V=V PCH-V out由此表示二進位加權總和,其中為每一RBL指定與RBL在二進位權重中的有效位置成比例的權重,W i =(W i[3] W i[2] W i[1] W i[0])2,或更一般而言,W i =(...W i[j]...W i[2] W i[1] W i[0])2。舉例而言,在圖3A及圖3B中所繪示的實施例中,在類比輸出端(228)處及由此在電荷共用之後的節點N3、節點N2、節點N1以及節點N0處的電壓為RCL[3]的8/15(最高有效位元(MSB))、RCL[2]的4/15、RCL[1]的2/15 以及RCL[0]的1/15(最低有效位元(LSB))。
隨後,在ADC評估時段(340)期間(SAE訊號「打開」以使ADC(270)在上述電荷共用之後將RBL(190)上的(亦即,N3、N2、N1以及N0處的)電壓轉換為數位輸出訊號,在此實例中,對應於電壓的四數位二進位數(00002至11112)。涉及具有多位元輸入及多位元權重的乘法及累加的記憶體內計算由此完成。
由於RBL與各別6T記憶胞解耦,因此多個RWL可同時激活以施加儲存於記憶胞(110)中的權重,而不擾亂任何記憶胞的儲存狀態。與必須一次一個地施加RWL的情況相比,計算速度由此提高。
由此,根據一些所揭露實施例,一種計算元件包含:記憶陣列,所述記憶陣列具有以記憶胞的列及行分組的記憶胞集合,記憶胞中的每一者具有用以儲存資料的記憶體單元及具有讀取賦能輸入端及輸出端的讀取埠;讀取賦能線,每一讀取賦能線連接至記憶胞的各別列的讀取埠的讀取賦能輸入端且用以將輸入訊號傳輸至所述讀取賦能輸入端;資料輸出線,每一資料輸出線連接至記憶胞的各別行的讀取埠的輸出端;輸出介面,具有計算模組,所述計算模組包含電容器集合,每一電容器可連接至資料輸出線中的各別一者且具有電容,電容器中的至少兩者具有彼此不同的電容,輸出介面經組態以准許電容器共用儲存於其上的電荷。
在相關實施例中,所述的計算元件更包括輸入介面,所述輸入介面連接至所述多個讀取賦能線且經組態以在所述多個讀取賦能線的至少子集中的每一者上產生多個脈衝。
在相關實施例中,所述輸入介面包括多個計數器,每一計數器具有用以接收數位輸入資料的二進位資料輸入且具有連接至所述多個讀取賦能線中的各別一者的輸出,所述計數器經組態以產生脈衝的數目,所述數目指示所述數位輸入資料的值。
在相關實施例中,所述輸出介面更包括補償模組,所述補償模組包括多個電容器,每一電容器可連接至所述多個資料輸出線中的各別一者且具有電容,所述輸出介面可組態以針對所述多個資料輸出線中的每一者將所述計算模組中的各別電容器連接至所述補償模組中的各別電容器以形成具有總電容的電容性組合,對於所述多個資料輸出線的至少子集,所述電容性組合的所述總電容相同。
在相關實施例中,所述的計算元件更包括連接至所述記憶陣列且用以自所述多個記憶胞讀取資料及將所述資料寫入至所述多個記憶胞的數位讀取/寫入(RW)介面。
在相關實施例中,所述多個記憶胞中的每一者為具有六電晶體靜態隨機存取記憶體(SRAM)記憶體單元的八電晶體SRAM胞,所述六電晶體SRAM記憶體單元具有彼此反向耦接的兩個反相器及兩個存取電晶體,每一者將所述兩個反相器之間的各別接面可切換地連接至各別資料線,待寫入至所述六電晶體SRAM記憶體單元的資料經由所述各別資料線傳輸,所述讀取埠具有第一電晶體及第二電晶體,每一電晶體具有控制電極及主要電流路徑,所述控制電極用以控制流過所述主要電流路徑的電流,所述主要電流路徑串聯連接於所述資料輸出線與電壓參考點之間,所述第一電晶體中的一者的所述控制電極連接至用於所述 記憶胞的所述讀取賦能線,且所述第一電晶體中的一者的所述控制電極連接至所述兩個反相器之間的接面。
在相關實施例中,所述輸出介面更包括類比/數位轉換器(ADC),所述類比/數位轉換器具有多個類比輸入及用於所述多個類比輸入中的每一者的輸入電容器,其中所述計算模組中的所述多個電容器中的每一者至少部分地包括所述輸入電容器中的各別一者或所述輸入電容器的各別子集,所述輸入電容器中的所述各別一者或所述輸入電容器的所述各別子集中的每一者可連接至各別資料輸出線。
在相關實施例中,所述ADC的多個輸入電容器以線性陣列配置,其中可連接至所述多個資料輸出線中的一者的所述多個輸入電容器的至少一個子集至少包含輸入電容器的第一子集及輸入電容器的第二子集,各子集可連接至所述多個資料輸出線中的各別一者,所述輸入電容器的所述第一子集中的至少兩個輸入電容器藉由所述第二子集中的至少一個輸入電容器分隔開。
在相關實施例中,所述輸出介面經組態以:在第一時段期間,將每一資料輸出線連接至所述補償模組中的所述多個電容器中的一者與所述計算模組中的所述多個電容器中的對應一者的並聯組合;以及在所述第一時段之後的第二時段期間,將所述計算模組中的每一電容器自所述補償模組中的各別電容器及自各別資料輸出線斷開,且並聯連接所述計算模組中的所述多個電容器。
在相關實施例中,所述的計算元件更包括輸入介面,所述輸入介面連接至所述多個讀取賦能線且經組態以在所述第一時段期間在所述多個讀取賦能線的至少子集中的每一者上產生多個 脈衝。
在相關實施例中,所述多個記憶胞彼此相同,且所述計算模組中的所述多個電容器中的至少兩者具有彼此相差2 n 倍的電容,其中n為整數。
根據一些所揭露實施例,一種計算方法包含將多個多位元權重儲存在具有記憶胞的記憶陣列中,所述多個記憶胞以列及行組織且各自具有用以在節點處儲存訊號的記憶體單元及具有讀取賦能輸入端及輸出端的讀取埠,讀取埠用以在讀取賦能輸入端處的激活訊號之後在輸出端處產生指示儲存於記憶體單元中的節點處的訊號的訊號,且將輸出端與節點隔離,記憶陣列更具有多個讀取賦能線,每一讀取賦能線連接至記憶胞的列的讀取賦能輸入端,其中儲存多個多位元權重中的每一者包含將多位元權重儲存在共用讀取賦能線中的各別一者的記憶胞的列中,記憶陣列更具有資料輸出線,每一資料輸出線連接至記憶胞的行的讀取埠的輸出端;將脈衝訊號序列施加至各別讀取賦能線以在記憶胞的各別列的讀取埠的多個輸出端中的每一者上產生輸出訊號;將記憶胞的多個行中的每一者的讀取埠的多個輸出端上的輸出訊號組合,且藉由顯著性因子加權所組合的輸出訊號,顯著性因子中的至少兩者彼此不同;將所加權的輸出訊號組合以產生類比輸出;以及將類比輸出轉換為數位輸出。
在相關實施例中,將所述多個多位元權重儲存在所述記憶陣列中包括將所述多個多位元權重中的相同顯著性的所有位元儲存在所述多個記憶胞的行中;以及藉由所述顯著性因子加權所述所組合的輸出訊號包括根據儲存於連接至各別資料輸出線的所 述多個記憶胞的所述行中的所述所有位元的所述顯著性來加權所述所組合的輸出訊號中的每一者。
在相關實施例中,藉由所述顯著性因子加權所述所組合的輸出訊號包括以2 j 倍加權所述所組合的輸出訊號,其中j表示儲存於各別行中的加權位元的顯著性位置,其中j=0表示最低有效位元。
在相關實施例中,藉由所述顯著性因子加權所述所組合的輸出訊號包括自所述多個資料輸出線中的各別一者對電容器進行充電或放電,所述電容器具有根據儲存於連接至各別資料輸出線的所述多個記憶胞的所述行中的所述所有位元的所述顯著性的電容。
在相關實施例中,藉由所述顯著性因子加權所述所組合的輸出訊號包括對具有電容2 j Cu的電容器進行充電或放電,其中j表示儲存於各別行中的所述加權位元的所述顯著性位置,其中j=0表示所述最低有效位元且Cu為單位電容。
在相關實施例中,組合所述所加權的輸出訊號以產生所述類比輸出包括在所述電容器之間共用電荷。
在相關實施例中,自所述多個資料輸出線中的所述各別一者對所述電容器進行充電或放電包括對所述電容器進行充電或放電,同時自所述多個資料輸出線對額外電容器進行充電或放電,藉由所述多個資料輸出線中的每一者進行充電或放電的所述電容器具有總電容,對於所述多個資料輸出線中的所有者,所述總電容相同。
根據一些所揭露實施例,一種計算方法包含:將多位元 權重儲存在具有多個記憶胞的記憶陣列中,所述多個記憶胞以列及行組織且各自具有用以在節點處儲存訊號的記憶體單元及具有讀取賦能輸入端及輸出端的讀取埠,讀取埠用以在讀取賦能輸入端處的激活訊號之後在輸出端處產生指示儲存於記憶體單元中的節點處的訊號的訊號,且將輸出端與節點隔離;使輸入訊號同時乘以多位元權重中的每一者的每一位元以在讀取埠中的每一者的輸出端處產生輸出訊號;對每一行中的記憶胞的讀取埠的輸出端處的輸出訊號進行求和;藉由不同顯著性因子加權每一行中的記憶胞的讀取埠的輸出端處的輸出訊號的總和中的每一者,以產生各別加權總和;以及組合加權總和以產生類比輸出訊號。
在相關實施例中,將所述輸入訊號同時乘以所述多個多位元權重中的每一者的每一位元包括經由連接至所述多個記憶胞的所述列的所述讀取賦能輸入端的讀取賦能線將所述輸入訊號同時施加至所述多個記憶胞的每一列;對每一行中的所述多個記憶胞的所述讀取埠的所述輸出端處的所述多個輸出訊號進行求和包括組合各別資料輸出線中的所述多個記憶胞的所述讀取埠的所述輸出端處的電流;藉由顯著性因子加權每一行中的所述多個記憶胞的所述讀取埠的所述輸出端處的所述多個輸出訊號的所述總和中的每一者包括自各別資料輸出線對具有電容的電容器進行充電或放電,所述電容器的所述電容彼此不同;以及組合所述加權總和包括在所述電容器之間共用電荷。
前文概述若干實施例的特徵,使得所屬領域中具通常知識者可更佳地理解本發明實施例的態樣。所屬領域中具通常知識者應瞭解,其可容易地使用本發明實施例作為設計或修改用於進 行本文中所引入的實施例的相同目的及/或實現相同優點的其他製程及結構的基礎。所屬領域中具通常知識者亦應認識到,此類等效構造並不脫離本發明實施例的精神及範疇,且所屬領域中具通常知識者可在不脫離本發明實施例的精神及範疇的情況下在本文中作出各種改變、替代以及更改。
500:計算
510、520、530、540、550:步驟

Claims (10)

  1. 一種計算元件,包括:記憶陣列,包括以記憶胞的列及行分組的多個記憶胞,所述多個記憶胞中的每一者包括用以儲存資料的記憶體單元及具有讀取賦能輸入端及輸出端的讀取埠;多個讀取賦能線,各自連接至記憶胞的各別列的所述讀取埠的所述讀取賦能輸入端且用以將輸入訊號傳輸至所述讀取賦能輸入端;多個資料輸出線,各自連接至記憶胞的各別行的所述讀取埠的所述輸出端;以及輸出介面,包括計算模組,所述計算模組包括多個電容器,每一電容器可連接至所述多個資料輸出線中的各別一者且具有電容,所述多個電容器中的至少兩者具有彼此不同的電容,所述輸出介面經組態以准許所述多個電容器共用儲存於其上的電荷。
  2. 如請求項1所述的計算元件,更包括輸入介面,所述輸入介面連接至所述多個讀取賦能線且經組態以在所述多個讀取賦能線的至少子集中的每一者上產生多個脈衝。
  3. 如請求項1所述的計算元件,其中所述輸出介面更包括補償模組,所述補償模組包括多個電容器,每一電容器可連接至所述多個資料輸出線中的各別一者且具有電容,所述輸出介面可組態以針對所述多個資料輸出線中的每一者將所述計算模組中的各別電容器連接至所述補償模組中的各別電容器以形成具有總電容的電容性組合,對於所述多個資料輸出線的至少子集,所述電容性組合的所述總電容相同。
  4. 如請求項1所述的計算元件,更包括連接至所述記憶陣列且用以自所述多個記憶胞讀取資料及將所述資料寫入至所述多個記憶胞的數位讀取/寫入(RW)介面。
  5. 如請求項1所述的計算元件,其中所述多個記憶胞中的每一者為具有六電晶體靜態隨機存取記憶體(SRAM)記憶體單元的八電晶體SRAM胞,所述六電晶體SRAM記憶體單元具有彼此反向耦接的兩個反相器及兩個存取電晶體,每一者將所述兩個反相器之間的各別接面可切換地連接至各別資料線,待寫入至所述六電晶體SRAM記憶體單元的資料經由所述各別資料線傳輸,所述讀取埠具有第一電晶體及第二電晶體,每一電晶體具有控制電極及主要電流路徑,所述控制電極用以控制流過所述主要電流路徑的電流,所述主要電流路徑串聯連接於所述資料輸出線與電壓參考點之間,所述第一電晶體中的一者的所述控制電極連接至用於所述記憶胞的所述讀取賦能線,且所述第一電晶體中的一者的所述控制電極連接至所述兩個反相器之間的接面。
  6. 如請求項1所述的計算元件,其中所述輸出介面更包括類比/數位轉換器(ADC),所述類比/數位轉換器具有多個類比輸入及用於所述多個類比輸入中的每一者的輸入電容器,其中所述計算模組中的所述多個電容器中的每一者至少部分地包括所述輸入電容器中的各別一者或所述輸入電容器的各別子集,所述輸入電容器中的所述各別一者或所述輸入電容器的所述各別子集中的每一者可連接至各別資料輸出線。
  7. 一種計算方法,包括:將多個多位元權重儲存在具有多個記憶胞的記憶陣列中,所 述多個記憶胞以列及行組織且各自具有用以在節點處儲存訊號的記憶體單元及具有讀取賦能輸入端及輸出端的讀取埠,所述讀取埠用以在所述讀取賦能輸入端處的激活訊號之後在所述輸出端處產生指示儲存於所述記憶體單元中的所述節點處的所述訊號的訊號且將所述輸出端與所述節點隔離,所述記憶陣列更具有多個讀取賦能線,每一讀取賦能線連接至所述多個記憶胞的列的所述讀取賦能輸入端,其中儲存所述多個多位元權重中的每一者包括將所述多位元權重儲存在共用所述多個讀取賦能線中的各別一者的記憶胞的列中,所述記憶陣列更具有多個資料輸出線,每一資料輸出線連接至所述多個記憶胞的行的所述讀取埠的所述輸出端;將多個脈衝訊號序列施加至所述多個讀取賦能線中的所述各別一者以在記憶胞的各別列的所述讀取埠的多個輸出端中的每一者上產生輸出訊號;將記憶胞的多個行中的每一者的所述讀取埠的所述多個輸出端上的所述輸出訊號組合,且藉由顯著性因子加權所組合的輸出訊號,所述顯著性因子中的至少兩者彼此不同;組合所加權的輸出訊號以產生類比輸出;以及將所述類比輸出轉換為數位輸出,其中將所述多個多位元權重儲存在所述記憶陣列中包括將所述多個多位元權重中的相同顯著性的所有位元儲存在所述多個記憶胞的行中,其中藉由所述顯著性因子加權所述所組合的輸出訊號包括自所述多個資料輸出線中的各別一者對電容器進行充電或放電,所述電容器具有根據儲存於連接至各別資料輸出線的所述多個記憶 胞的所述行中的所述所有位元的所述顯著性的電容。
  8. 如請求項7所述的計算方法,其中藉由所述顯著性因子加權所述所組合的輸出訊號包括根據儲存於連接至各別資料輸出線的所述多個記憶胞的所述行中的所述所有位元的所述顯著性來加權所述所組合的輸出訊號中的每一者。
  9. 一種計算方法,包括:將多個多位元權重儲存在具有多個記憶胞的記憶陣列中,所述多個記憶胞以列及行組織且各自具有用以在節點處儲存訊號的記憶體單元及具有讀取賦能輸入端及輸出端的讀取埠,所述讀取埠用以在所述讀取賦能輸入端處的激活訊號之後在所述輸出端處產生指示儲存於所述記憶體單元中的所述節點處的所述訊號的訊號且將所述輸出端與所述節點隔離;將輸入訊號同時乘以所述多個多位元權重中的每一者的每一位元以在所述讀取埠的所述輸出端處產生多個輸出訊號;對每一行中的所述多個記憶胞的所述讀取埠的所述輸出端處的所述多個輸出訊號進行求和;藉由顯著性因子加權每一行中的所述多個記憶胞的所述讀取埠的所述輸出端處的所述多個輸出訊號的總和中的每一者以產生各別加權總和,所述顯著性因子彼此不同;以及組合所述加權總和以產生類比輸出訊號,其中藉由所述顯著性因子加權每一行中的所述多個記憶胞的所述讀取埠的所述輸出端處的所述多個輸出訊號的所述總和中的 每一者包括自各別資料輸出線對具有電容的電容器進行充電或放電,所述電容器的所述電容彼此不同。
  10. 如請求項9所述的計算方法,其中:將所述輸入訊號同時乘以所述多個多位元權重中的每一者的每一位元包括經由連接至所述多個記憶胞的所述列的所述讀取賦能輸入端的讀取賦能線將所述輸入訊號同時施加至所述多個記憶胞的每一列;對每一行中的所述多個記憶胞的所述讀取埠的所述輸出端處的所述多個輸出訊號進行求和包括組合各別資料輸出線中的所述多個記憶胞的所述讀取埠的所述輸出端處的電流;以及組合所述加權總和包括在所述電容器之間共用電荷。
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