TWI744143B - 可控制工作週期的倍頻器及其方法 - Google Patents

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TWI744143B
TWI744143B TW109145668A TW109145668A TWI744143B TW I744143 B TWI744143 B TW I744143B TW 109145668 A TW109145668 A TW 109145668A TW 109145668 A TW109145668 A TW 109145668A TW I744143 B TWI744143 B TW I744143B
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瑞昱半導體股份有限公司
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Abstract

一種倍頻器包含：多工器、數位控制延遲電路、一比二分頻電路、工作週期偵測器以及控制器。多工器接收第一時脈並根據第三時脈輸出第二時脈，其中第一時脈具有百分之五十的工作週期，並且是一個包含第一相位和第二相位的兩相時脈。數位控制延遲電路接收第二時脈並根據數位字輸出第四時脈。一比二分頻電路接收第四時脈並輸出第三時脈。工作週期偵測器接收第二時脈並根據第二時脈的工作週期與目標工作週期值的比較輸出邏輯訊號。控制器根據邏輯訊號輸出數位字。

Description

可控制工作週期的倍頻器及其方法
本案是關於倍頻器，尤其是關於具有省電的工作週期控制的倍頻電路與方法。
許多現代電子電路需要精確的時脈才能正確操作。時脈是一種在低準位和高準位之間週期性地來回切換的電壓訊號。電壓訊號維持在高準位的時間百分比稱為工作週期。許多電路需要特定的時脈工作週期以提供最佳性能。例如，在時脈的上升緣和下降緣都被使用的多相時脈系統中，通常希望工作週期是50％。
習知的倍頻電路（這裡亦簡稱為倍頻器）接收輸入時脈並輸出輸出時脈，輸出時脈的頻率是輸入時脈的頻率的兩倍，然而，輸出時脈的工作週期可能不是所需要的。Schwartz在美國專利6,348,821中公開了一種具有50％工作週期輸出的倍頻器，該倍頻器具有類比電路特性，該特性要求使用電流產生器定期給電容器充電，所以該倍頻器並不省電。此外，該倍頻器是用來產生50％的工作週期輸出，這對於許多應用是有益的，但可能並非對所有應用都是好的。
因此，需要一種可控制工作週期的倍頻器，其除了具有數位電路特性以及更好的用電效率之外，還不限於產生50％的工作週期輸出。
本案一實施例提供一種倍頻電路。倍頻電路包含：一多工器、一數位控制延遲電路、一一比二分頻電路、一工作週期偵測器以及一控制器。多工器接收一第一時脈並根據一第三時脈輸出一第二時脈，其中，該第一時脈具有百分之五十的工作週期，並且是包含一第一相位及一第二相位的一兩相時脈。數位控制延遲電路接收該第二時脈並根據一數位字輸出一第四時脈。一比二分頻電路接收該第四時脈並輸出該第三時脈。工作週期偵測器接收該第二時脈，並根據該第二時脈的一工作週期與一目標工作週期值的比較來輸出一邏輯訊號。控制器根據該邏輯訊號輸出該數位字。
本案一實施例提供一種倍頻方法，包含以下步驟：接收一第一時脈，該第一時脈具有百分之五十的一工作週期，而且是包含一第一相位及一第二相位的一兩相時脈；根據一第三時脈使用一多工器選擇該第一時脈的該第一相位及該第二相位的其中之一以輸出一第二時脈；使用一數位控制延遲電路根據一數位字將該第二時脈延遲為一第四時脈；使用一比二分頻電路來根據該第四時脈輸出該第三時脈；使用一工作週期偵測器根據該第二時脈的一工作週期與一目標工作週期值的比較來產生一邏輯訊號；以及根據該邏輯訊號更新該數位字。
本案是關於倍頻器及其方法。雖然說明書描述了本案中實施本發明的數個示例性的實施例，但是應當理解，本發明可以以多種方式實現，並且不限於以下描述的特定示例或是實作該些示例的任何特徵的特定方式。在其他情況下，為了專注於討論本案的各個層面，不顯示或描述眾所周知的細節。
本技術領域具有通常知識者理解與本案中所使用的與微電子有關的術語和基本概念，例如「電壓」、「電流」 、「訊號」 、「電源」 、「（接）地」 、「互補式金屬氧化物半導體 （complementary metal oxide semiconductor, COMS）」、「n通道金屬氧化物半導體（n-channel metal oxide semiconductor , NMOS）」 、「p通道金屬氧化物半導體（p-channel metal oxide semiconductor, PMOS）」 、「電阻器」 、「電容器」 、「比較器」 、「反相器」 、「邏輯訊號」 、「多工器」 、「開關」 、「資料正反器（data flip flop）」 、「低通濾波器」及「工作週期」。這類的術語在微電子學的領域中使用，並且相關的概念對於本技術領域具有通常知識者而言是顯而易見的，因此這裡將不進行詳細說明。
本技術領域具有通常知識認得電阻器的符號以及金屬氧化物半導體（metal-oxide semiconductor, MOS）電晶體的符號（包含PMOS電晶體和NMOS電晶體），並且可以識別其「源極」、「閘極」和「汲極」等端點。本技術領域具有通常知識可以閱讀包含電阻器、NMOS電晶體及PMOS電晶體的電路的示意圖，並且不需要關於在示意圖中一個電晶體或電阻器如何連接另一電晶體或電阻器的詳細描述。
本案是以工程概念做描述。例如，關於兩個變量X和Y，當說「X等於Y」時，意味著「X大約等於Y」，即「X和Y之間的差小於指定的工程公差」。當說「X為零」時，表示「X約為零」，即「X小於指定的工程公差」。當說「X顯著小於Y」時，意味著「相對於Y而言X可以忽略不計」，即「X與Y的比小於工程公差，因此與Y相比X可以忽略不計」。
在整個本案中，「
Figure 02_image001
」表示電源節點。請注意，電源節點是電壓準位基本上固定的節點。在本案中，取決於對於本技術領域具有通常知識來說是顯而易見的上下文，有時
Figure 02_image001
是指電源節點
Figure 02_image001
處的電壓準位。例如，很明顯的，當我們說「
Figure 02_image001
為1.05V」時，是指電源節點
Figure 02_image001
上的電壓準位為1.05V。接地節點是電壓準位基本上為零的節點。
在本案中，訊號是可以隨著時間變化的可變準位的電壓，或者是一個數，該數具有可以隨時間變化的值。當訊號是電壓時，稱之為電壓訊號，而且訊號在某一時刻的準位表示訊號在該時刻的狀態。當訊號為一個數時，稱為數值訊號（numerical signal），並且訊號在某一時刻的值表示訊號在該時刻的狀態。
邏輯訊號是有兩種狀態的電壓訊號：低準位狀態和高準位狀態。低準位狀態也稱為「0」狀態，而高準位也稱為「1」狀態。關於邏輯訊號Q，當說「Q為高準位」或「Q為低準位」時，意思是「Q處於高準位狀態」或「Q處於低準位狀態」。同樣，當說「Q為1」或「Q為0」時，意思是「Q處於1的狀態」或「Q處於0的狀態」。
當邏輯訊號從低準位切換到高準位時，它會經歷從低準位到高準位的轉變，並呈現上升緣。當邏輯訊號從高準位切換到低準位時，它會經歷從高準位到低準位的轉變，並呈現下降緣。
當使用MOS電晶體來實現開關時，它由控制訊號控制，該控制訊號是施加在MOS電晶體的閘極上的邏輯訊號。當控制訊號為高準位時，由NMOS電晶體實現的開關處於「導通」狀態，而當控制訊號為低準位時，其處於「不導通」狀態。
如果第一邏輯訊號和第二邏輯訊號總是處於相反的狀態，則我們說第一邏輯訊號是第二邏輯訊號的反相或反相邏輯。也就是說，當第一邏輯訊號為低準位時，第二邏輯訊號為高準位；當第一邏輯訊號為高準位時，第二邏輯訊號為低準位。當我們說第一邏輯訊號是第二邏輯訊號的反相邏輯時，意思是第一邏輯訊號和第二邏輯訊號是彼此互補的。
兩相時脈（two-phase clock）是具有兩個相位（包含第一相位和第二相位）的時脈，其中第二相位是第一相位的反相邏輯（即，第二相位與第一相位互補）；當第一相位和第二相位都具有百分之五十的工作週期時，此兩相時脈被認為是具有百分之五十的工作週期。
數位字（digital word）是整數值的數值訊號，數值訊號可以是一個集合，該集合包含根據某個編碼方案的多個邏輯訊號。
一個電路是電晶體、電阻器及/或其他電子裝置的集合，電晶體、電阻器及/或其他電子裝置以某種方式互連以實現某種功能。
圖1A顯示本案一實施例的倍頻器100的示意圖。倍頻器100包含多工器110、數位控制延遲電路（digitally controlled delay circuit, DCDC）120、一比二分頻電路（divide-by-two circuit）130、工作週期偵測器140以及控制器150。多工器110用來接收第一時脈
Figure 02_image003
。第一時脈
Figure 02_image003
具有50％的工作週期，並且是包含第一相位
Figure 02_image005
和第二相位
Figure 02_image007
的兩相時脈。多工器110還根據第三時脈
Figure 02_image009
輸出第二時脈
Figure 02_image011
。數位控制延遲電路120用來接收第二時脈
Figure 02_image011
並根據數位字
Figure 02_image013
輸出第四時脈
Figure 02_image015
。一比二分頻電路130用來接收第四時脈
Figure 02_image015
並輸出第三時脈
Figure 02_image009
。工作週期偵測器140用來接收第二時脈
Figure 02_image011
並輸出邏輯訊號
Figure 02_image017
。控制器150用來接收邏輯訊號
Figure 02_image017
並輸出數位字
Figure 02_image013
。為了簡潔起見，以下將第一時脈
Figure 02_image003
簡稱為
Figure 02_image003
、將第一時脈
Figure 02_image003
的第一相位
Figure 02_image005
簡稱為
Figure 02_image005
、將第一時脈
Figure 02_image003
的第二相位
Figure 02_image007
簡稱為
Figure 02_image007
、將第二時脈
Figure 02_image011
簡稱為
Figure 02_image011
、將第三時脈
Figure 02_image009
簡稱為
Figure 02_image009
、將第四時脈
Figure 02_image015
簡稱為
Figure 02_image015
、將邏輯訊號
Figure 02_image017
簡稱為
Figure 02_image017
，以及將數位字
Figure 02_image013
簡稱為
Figure 02_image013
。
多工器110根據
Figure 02_image009
選擇
Figure 02_image005
或
Figure 02_image007
作為輸出（即，
Figure 02_image011
），其功能可以描述如下：
Figure 02_image019
(1)
可以根據方程式（1）來實現圖1A的多工器110的多工器在現有技術中是眾所周知的，因此這裡不再詳細描述。
DCDC 120實現了可編程延遲的功能，使得
Figure 02_image015
是
Figure 02_image011
的延遲，其中，
Figure 02_image011
的上升緣往後傳遞並最終變成
Figure 02_image015
的上升緣，其傳遞延遲由
Figure 02_image013
控制。一比二分頻電路130實現了一比二分頻（divide-by-two）的功能，使得
Figure 02_image015
的上升緣觸發
Figure 02_image009
切換狀態，從而導致
Figure 02_image009
的上升緣或下降緣。如果為
Figure 02_image015
的每個上升緣分配一個序號，則
Figure 02_image015
的偶數上升緣觸發
Figure 02_image009
從低準位切換到高準位（即
Figure 02_image009
的上升緣），而
Figure 02_image015
的奇數上升緣觸發
Figure 02_image009
從高準位切換到低準位（即
Figure 02_image009
的下降緣）。
Figure 02_image015
的每兩個上升緣僅觸發
Figure 02_image009
的一個上升緣，因此
Figure 02_image009
被稱為
Figure 02_image015
的一比二分頻時脈。
Figure 02_image003
是具有50％工作週期的兩相時脈。令
Figure 02_image003
的週期為T。倍頻器100的目的是使
Figure 02_image011
成為倍頻的時脈並且具有目標工作週期值。也就是說，
Figure 02_image011
的週期等於T⁄2，因為倍頻意味著週期減半。
Figure 02_image015
是
Figure 02_image011
的延遲，因此也具有相同的週期T⁄2。
Figure 02_image009
是
Figure 02_image015
的一比二分頻時脈，因此
Figure 02_image009
的週期是
Figure 02_image015
的週期的兩倍，亦即
Figure 02_image009
的週期等於T。
DCDC 120接收
Figure 02_image011
並輸出
Figure 02_image015
，使得
Figure 02_image011
的上升緣可以傳遞並且變成具有傳遞延遲的
Figure 02_image015
的上升緣。令DCDC 120的傳遞延遲為
Figure 02_image021
。圖1B顯示倍頻器100的時序圖，其中，
Figure 02_image005
、
Figure 02_image007
、
Figure 02_image011
、
Figure 02_image015
及
Figure 02_image009
均為時脈，而時脈是邏輯訊號──不是高準位（
Figure 02_image001
）就是低準位（0V）。如圖所示，
Figure 02_image005
和
Figure 02_image007
是互補的。
Figure 02_image005
的週期是T，如上升緣190a（在時間點
Figure 02_image023
）和下一上升緣190e（在時間點
Figure 02_image025
）之間的時間差T所示。
Figure 02_image005
的工作週期為50％，如上升緣190a和下一個下降緣190c（在時間點
Figure 02_image027
）之間的時間差T⁄2所示，表示
Figure 02_image005
在一個時脈週期的50％的時間保持在高準位。對於本技術領域具有通常知識而言顯而易見且無需解釋的是，
Figure 02_image007
的週期為T，且
Figure 02_image007
的工作週期為50％。最初，
Figure 02_image009
為低準位（即0），所以多工器110選擇
Figure 02_image005
作為
Figure 02_image011
。在時間點
Figure 02_image023
，
Figure 02_image005
的上升緣190a導致
Figure 02_image011
的上升緣192a，上升緣192a在DCDC 120中傳遞後導致
Figure 02_image015
在時間點
Figure 02_image029
的上升緣194b，其中時間點
Figure 02_image029
與時間點
Figure 02_image023
之間的時間差為
Figure 02_image021
，即DCDC 120的傳遞延遲。
Figure 02_image015
的上升緣194b觸發
Figure 02_image009
切換到高準位（即1），並導致
Figure 02_image009
在時間點
Figure 02_image029
的上升緣193b，上升緣193b促使多工器110選擇
Figure 02_image007
作為
Figure 02_image011
並導致
Figure 02_image011
在時間點
Figure 02_image029
的下降緣192b。之後，在時間點
Figure 02_image027
（時間點
Figure 02_image027
和時間點
Figure 02_image029
之間的時間差為T⁄2-
Figure 02_image021
），由於多工器110選擇
Figure 02_image007
作為
Figure 02_image011
，
Figure 02_image007
的上升緣191c導致
Figure 02_image011
的上升緣192c。
Figure 02_image011
的上升緣192c在DCDC 120中傳遞，並導致
Figure 02_image015
在時間點
Figure 02_image031
的上升緣194d，上升緣194d觸發
Figure 02_image009
切換為低準位（即0），並導致
Figure 02_image009
在時間點
Figure 02_image031
的下降緣193d，下降緣193d促使多工器110選擇
Figure 02_image005
作為
Figure 02_image011
，並且導致
Figure 02_image011
在時間點
Figure 02_image031
的下降緣192d，其中時間點
Figure 02_image031
和時間點
Figure 02_image027
之間的時間差是
Figure 02_image021
，即DCDC 120的傳遞延遲。之後，在時間點
Figure 02_image025
（時間點
Figure 02_image025
和時間點
Figure 02_image031
之間的時間差是T⁄2-
Figure 02_image021
），因為多工器110選擇
Figure 02_image005
作為
Figure 02_image011
，
Figure 02_image005
的上升緣190e導致
Figure 02_image011
的上升緣192e。
Figure 02_image011
的工作週期等於
Figure 02_image021
除以T⁄2，如下式所示：
Figure 02_image033
(2)
其中，
Figure 02_image035
代表
Figure 02_image011
的工作週期。
工作週期偵測器140和控制器150的目的是為
Figure 02_image013
建立適當的值，以使
Figure 02_image035
等於目標工作週期值
Figure 02_image037
。
工作週期偵測器140根據下式輸出
Figure 02_image017
：
Figure 02_image039
(3)
當
Figure 02_image017
為1時，表示
Figure 02_image011
的工作週期大於目標工作週期值
Figure 02_image037
，因此需要減小
Figure 02_image011
的工作週期。當
Figure 02_image017
為0時，表示
Figure 02_image011
的工作週期小於目標工作週期值
Figure 02_image037
，因此需要增加
Figure 02_image011
的工作週期。
在一個實施例中，
Figure 02_image013
是整數，並且
Figure 02_image013
的值越大DCDC 120的傳遞延遲
Figure 02_image021
就越大。在一個實施例中，控制器150根據下式定期更新
Figure 02_image013
的值：
Figure 02_image041
(4)
其中，
Figure 02_image043
代表
Figure 02_image013
更新之前的舊值，而
Figure 02_image045
代表
Figure 02_image013
更新之後的新值。當
Figure 02_image011
的工作週期太大（即，
Figure 02_image035
＞
Figure 02_image037
）時，
Figure 02_image017
為1，則控制器150減小
Figure 02_image013
的值，使得DCDC 120的傳遞延遲變小，從而減小了
Figure 02_image011
的工作週期。當
Figure 02_image011
的工作週期太小（即，
Figure 02_image035
＜
Figure 02_image037
）時，
Figure 02_image017
為0，則控制器150增加
Figure 02_image013
的值，使得DCDC 120的傳遞延遲變大，從而增加了
Figure 02_image011
的工作週期。
圖2A顯示可用於實現工作週期偵測器140的工作週期偵測電路200A的示意圖。工作週期偵測電路200A包含：低通濾波器210，其包含電阻器211和電容器212；電阻分壓器220，其包含電阻器221和電阻器222；以及比較器230。低通濾波器210接收
Figure 02_image011
並輸出平均電壓
Figure 02_image047
，平均電壓
Figure 02_image047
大約是
Figure 02_image049
。舉例來說，如果
Figure 02_image011
的工作週期為40％，則
Figure 02_image047
約為0.4
Figure 02_image001
，因為
Figure 02_image011
在40％的時間內都保持在高準位
Figure 02_image001
。電阻分壓器220輸出代表
Figure 02_image037
的目標電壓
Figure 02_image051
，
Figure 02_image037
是
Figure 02_image011
的目標工作週期值。令電阻器221和電阻器222的電阻分別為
Figure 02_image053
和
Figure 02_image055
，則
Figure 02_image053
可以根據下式決定：
Figure 02_image057
(5)
目標電壓
Figure 02_image051
是根據
Figure 02_image001
的在電阻器221和222上的分壓決定的，即：
Figure 02_image059
=
Figure 02_image061
(6)
其中應用方了程式（5）。比較器230將
Figure 02_image047
與
Figure 02_image051
進行比較並輸出
Figure 02_image017
，
Figure 02_image017
指示
Figure 02_image047
是否高於
Figure 02_image051
。當
Figure 02_image047
高於（低於）
Figure 02_image051
時，
Figure 02_image017
為1（0），這表示
Figure 02_image049
大於（小於）
Figure 02_image061
，因此
Figure 02_image035
大於（小於）
Figure 02_image037
。當
Figure 02_image035
大於（小於）
Figure 02_image037
時，
Figure 02_image017
為1（0），控制器150減少（增加）
Figure 02_image013
的值，從而導致傳遞延遲
Figure 02_image021
和
Figure 02_image011
的工作週期減少（增加）。因此，
Figure 02_image011
的工作週期以閉迴路方式被調節，而逐漸等於
Figure 02_image037
。
在目標工作週期值
Figure 02_image037
為50％的特殊情況下，圖2B中所示的另一種工作週期偵測器200B可用來實現圖1A的工作週期偵測器140。工作週期偵測器200B包含：第一低通濾波器240，其包含電阻器241和電容器242；反相器270；第二低通濾波器250，其包含電阻器251和電容器252；以及比較器260。反相器270接收
Figure 02_image011
並輸出互補訊號
Figure 02_image063
，
Figure 02_image063
是
Figure 02_image011
的反相邏輯。由於
Figure 02_image011
的工作週期為
Figure 02_image035
，所以
Figure 02_image063
的工作週期為1-
Figure 02_image035
（因為
Figure 02_image063
與
Figure 02_image011
互補）。第一低通濾波器240接收
Figure 02_image011
並輸出第一平均電壓
Figure 02_image065
（約等於
Figure 02_image049
）。舉例來說，如果
Figure 02_image011
的工作週期為40％，則
Figure 02_image065
約為0.4
Figure 02_image001
，因為
Figure 02_image011
在40％的時間內都保持在高準位
Figure 02_image001
。第二低通濾波器250接收
Figure 02_image063
，並輸出第二平均電壓
Figure 02_image067
（約等於(1-
Figure 02_image035
)
Figure 02_image001
）。舉例來說，如果
Figure 02_image011
的工作週期為40％，由於
Figure 02_image063
在60％的時間內都保持在高準位
Figure 02_image001
（因為
Figure 02_image063
與
Figure 02_image011
互補），因此
Figure 02_image067
約為0.6
Figure 02_image001
。比較器260將
Figure 02_image065
與
Figure 02_image067
進行比較並輸出
Figure 02_image017
，
Figure 02_image017
指示
Figure 02_image065
是否高於
Figure 02_image067
。當
Figure 02_image065
高於/低於
Figure 02_image067
時，
Figure 02_image017
為1（0），表示
Figure 02_image049
大於/小於(1-
Figure 02_image035
)
Figure 02_image001
，因此
Figure 02_image035
大於/小於（1-
Figure 02_image035
），而那表示
Figure 02_image035
大於/小於50％。因此，如果目標工作週期值
Figure 02_image037
為50％，則工作週期偵測器200B可以對
Figure 02_image011
進行工作週期偵測。
比較器（例如圖2A的比較器230或圖2B的比較器260）是一種接收兩個電壓並輸出一個邏輯訊號的電路，邏輯訊號指示兩個電壓中的哪個是較高的，並且該電路可以由電路設計者酌情使用現有技術中已知的任何電路來實現。反相器（例如反相器270）執行邏輯反相，而且反相器在現有技術中是眾所周知的，因此這裡不再詳細描述。
圖3描繪可用於實現圖1A的DCDC 120的數位控制延遲電路300的示意圖。數位控制延遲電路300包含：編碼器310，編碼器310被配置為將
Figure 02_image013
編碼為多個邏輯控制訊號
Figure 02_image069
、
Figure 02_image071
、
Figure 02_image073
、…等；以及多個可編程延遲電路（programmable delay circuit, PDC）311、312、313、…等，該些可編程延遲電路311、312、313、…等分別由所述多個邏輯訊號
Figure 02_image069
、
Figure 02_image071
、
Figure 02_image073
、…等控制，並且級聯（cascaded）形成一個延遲鏈，該延遲鏈被配置為接收
Figure 02_image011
並且輸出
Figure 02_image015
，其中
Figure 02_image011
的上升緣將沿著延遲鏈傳遞，並且在延遲鏈的末端成為
Figure 02_image015
的上升緣。如圖3所示（作為示例而非限制本發明），其顯示七個邏輯控制訊號
Figure 02_image069
、
Figure 02_image071
、
Figure 02_image073
、
Figure 02_image075
、
Figure 02_image077
、
Figure 02_image079
及
Figure 02_image081
，以及七個可編程延遲電路311、312、313、314、315、316及317 ，該七個可編程延遲電路311、312、313、314、315、316及317級聯，並且分別受
Figure 02_image069
、
Figure 02_image071
、
Figure 02_image073
、
Figure 02_image075
、
Figure 02_image077
、
Figure 02_image079
及
Figure 02_image081
控制。在一個實施例中，可編程延遲電路311、312、313、…等都是相同的電路，但是分別由
Figure 02_image069
、
Figure 02_image071
、
Figure 02_image073
、…等獨立地控制。每個可編程延遲電路引入由其各自的邏輯控制訊號所決定的延遲；可編程延遲電路311（312、313、314、315、316、317）引入了由
Figure 02_image069
（
Figure 02_image071
、
Figure 02_image073
、
Figure 02_image075
、
Figure 02_image077
、
Figure 02_image079
、
Figure 02_image081
）控制的延遲；當
Figure 02_image069
（
Figure 02_image071
、
Figure 02_image073
、
Figure 02_image075
、
Figure 02_image077
、
Figure 02_image079
、
Figure 02_image081
）為0時，可編程延遲電路311（312、313、314、315、316、317）具有小延遲
Figure 02_image083
；當
Figure 02_image069
（
Figure 02_image071
、
Figure 02_image073
、
Figure 02_image075
、
Figure 02_image077
、
Figure 02_image079
、
Figure 02_image081
）為1時，可編程延遲電路311（312、313、314、315、316、317）具有大延遲
Figure 02_image085
，其中
Figure 02_image085
大於
Figure 02_image083
。在此，「大延遲」和「小延遲」是相對而言。因此，當DCDC 120由數位控制延遲電路300實現時，DCDC 120的傳遞延遲是：
Figure 02_image087
(7)
在一個實施例中，編碼器310根據「溫度計碼（thermometer code）」編碼方式將
Figure 02_image013
編碼為
Figure 02_image069
、
Figure 02_image071
、
Figure 02_image073
、…等，該編碼方式可以由下式描述：
Figure 02_image089
(8)
其中，i為索引，其值為1、2、3、…。對於該包含七個可編程延遲電路的例子來說，編碼表如下所示：
Figure 02_image013
 0 1 2 3 4 5 6 7
Figure 02_image069
 0 1 1 1 1 1 1 1
Figure 02_image071
 0 0 1 1 1 1 1 1
Figure 02_image073
 0 0 0 1 1 1 1 1
Figure 02_image075
 0 0 0 0 1 1 1 1
Figure 02_image077
 0 0 0 0 0 1 1 1
Figure 02_image079
 0 0 0 0 0 0 1 1
Figure 02_image081
 0 0 0 0 0 0 0 1
隨著
Figure 02_image013
值的增加，邏輯控制訊號
Figure 02_image069
、
Figure 02_image071
、
Figure 02_image073
、…等的當中有更多被設為1，使得PDC 311、312、313、…等的當中有更多被控制為具有較大的延遲，結果，數位控制延遲電路300的傳遞延遲增加。
PDC 314的一種實施例的示意圖顯示在細節框COB314之內。PDC 314接收來自PDC 313的輸入，並根據邏輯控制訊號
Figure 02_image075
將輸出輸出到PDC 315。PDC 314包含級聯的第一反相器INV1（包含第一NMOS電晶體MN1和第一PMOS電晶體MP1）和第二反相器INV2（包含第二NMOS電晶體MN2和第二PMOS電晶體MP2），以及可調電容器PC314（包含電容器CL和一個開關，該開關是以由邏輯控制訊號
Figure 02_image075
所控制的第三NMOS電晶體MN3實現）。可調電容器PC314在第一反相器INV1與第二反相器INV2之間的內部節點N314處實現可調電容負載；內部節點N314上的較高電容負載導致訊號從PDC 313傳遞到PDC 315的延遲更大。當
Figure 02_image075
為1時，第三NMOS電晶體MN3導通，可調PC314的電容大約等於電容器CL的電容；當
Figure 02_image075
為0時，第三NMOS電晶體MN3不導通，可調PC314的電容大約為零。如此一來，當
Figure 02_image075
為0時，PDC 314具有小的延遲，而當
Figure 02_image075
為1時，PDC 314具有大的延遲。
細節框COB314內部的相同電路用於所有其他可編程延遲單元，只是輸入，輸出和邏輯控制訊號不同。
一比二分頻電路130包含資料觸發器（data flip flop, DFF）131，其具有資料引腳「D」、輸出引腳「Q」、互補輸出引腳「QB」及以楔形表示的邊緣觸發引腳。DFF 131由
Figure 02_image015
的上升緣觸發，並通過其輸出引腳「Q」輸出
Figure 02_image009
，同時通過將互補輸出引腳「QB」連接到資料引腳「D」形成負回授。在習知技術中，數據觸發器131本身是眾所周知的，以及當數據觸發器131以如圖1A所示的負回授拓撲配置時可用來實現一比二分頻功能也是眾所周知的，因此這裡不再詳細描述。
如圖4的流程圖所示，根據本案的實施例的倍頻方法包含：（步驟410）接收第一時脈，第一時脈具有百分之五十的工作週期並且是一個包含第一相位和第二相位的兩相時脈；（步驟420）根據第三時脈透過多工器選擇第一時脈的第一相位和第二相位的其中之一以輸出第二時脈；（步驟430）使用數位控制延遲電路根據數位字將第二時脈延遲為第四時脈；（步驟440）使用一比二分頻電路根據第四時脈輸出第三時脈；（步驟450）使用工作週期偵測器根據第二時脈的工作週期與目標工作週期值的比較來產生邏輯訊號；（步驟460）根據邏輯訊號更新數位字。
本領域技術人員將容易地觀察到，在保持本案的教導的同時，可以對裝置和方法進行多種修改和變更。因此，以上的公開內容不應被解釋為僅由所附的申請專利範圍的界限來限定。
100:倍頻器 110:多工器 120:數位控制延遲電路（DCDC） 130:一比二分頻電路 140:工作週期偵測器 150:控制器 200A:工作週期偵測電路 210:低通濾波器 211,221,222,241,251:電阻器 212,242,252,CL:電容器 220:電阻分壓器 230,260:比較器 200B:工作週期偵測器 240:第一低通濾波器 250:第二低通濾波器 270,INV1,INV2:反相器 300:數位控制延遲電路 310:編碼器 311,312,313,314,315,316,317:可編程延遲電路（PDC） COB314:細節框 PC314:可調電容器 N314:內部節點 MN1,MN2,MN3:NMOS電晶體 MP1,MP2:PMOS電晶體 410~460:步驟
圖1A顯示根據本案一實施例的倍頻器的電路圖； 圖1B顯示圖1A的倍頻器的時序圖； 圖2A顯示工作週期偵測器的電路圖； 圖2B顯示另一種工作週期偵測器的電路圖； 圖3顯示數位控制延遲電路的電路圖；以及 圖4顯示根據本案一實施例的倍頻方法的流程圖。
100:倍頻器
110:多工器
120:數位控制延遲電路(DCDC)
130:一比二分頻電路
140:工作週期偵測器
150:控制器

Claims (10)

  1. 一種倍頻電路，包含： 一多工器，用來接收一第一時脈並根據一第三時脈輸出一第二時脈，其中，該第一時脈具有百分之五十的工作週期，並且是包含一第一相位及一第二相位的一兩相時脈； 一數位控制延遲電路，用來接收該第二時脈並根據一數位字輸出一第四時脈； 一一比二分頻電路，用來接收該第四時脈並輸出該第三時脈； 一工作週期偵測器，用來接收該第二時脈，並根據該第二時脈的一工作週期與一目標工作週期值的比較來輸出一邏輯訊號；以及 一控制器，用來根據該邏輯訊號輸出該數位字。
  2. 如請求項1之倍頻電路，其中，當該數位字的值越大時，該數位控制延遲電路的傳遞延遲越大。
  3. 如請求項2之倍頻電路，其中，當該邏輯訊號指示該第二時脈的該工作週期小於該目標工作週期值時，該控制器增加該數位字的值，並且當該邏輯訊號指示該第二時脈的該工作週期大於該目標工作週期值時，該控制器減小該數位字的值。
  4. 如請求項3之倍頻電路，其中， 該數位控制延遲電路包含：一編碼器，用來將該數位字編碼為複數個邏輯控制訊號；以及複數個可編程延遲電路，該些可編程延遲電路分別由該些邏輯控制訊號控制，該些可編程延遲電路級聯並用來形成一延遲鏈，以允許該第二時脈傳遞並產生該第四時脈。
  5. 如請求項4之倍頻電路，其中，該編碼器係基於溫度計碼編碼方式。
  6. 如請求項5之倍頻電路，其中，該些可編程延遲電路中的每一個在其各自的該邏輯控制訊號為高準位時具有大的延遲，並且在其各自的該邏輯控制訊號為低準位時具有小的延遲。
  7. 如請求項1之倍頻電路，其中，該工作週期偵測器包含：一低通濾波器，用來接收該第二時脈並輸出一平均電壓；一分壓器，用來接收一電源電壓並輸出一目標電壓；以及一比較器用來根據該平均電壓與該目標電壓的比較來輸出該邏輯訊號。
  8. 如請求項7之倍頻電路，其中，該目標電壓等於該電源電壓乘以該目標工作週期值。
  9. 如請求項1之倍頻電路，其中，該工作週期偵測器包含：一第一低通濾波器，用來接收該第二時脈並輸出一第一平均電壓；一反相器，用來接收該第二時脈並輸出一互補時脈；一第二低通濾波器，用來接收該互補時脈並輸出一第二平均電壓；以及一比較器，用來根據該第一平均電壓與該第二平均電壓的比較輸出該邏輯訊號。
  10. 一種倍頻方法，包含： 接收一第一時脈，該第一時脈具有百分之五十的工作週期，而且是包含一第一相位及一第二相位的一兩相時脈； 根據一第三時脈使用一多工器選擇該第一時脈的該第一相位及該第二相位的其中之一以輸出一第二時脈； 使用一數位控制延遲電路根據一數位字將該第二時脈延遲為一第四時脈； 使用一一比二分頻電路來根據該第四時脈輸出該第三時脈； 使用一工作週期偵測器根據該第二時脈的一工作週期與一目標工作週期值的比較來產生一邏輯訊號；以及 根據該邏輯訊號更新該數位字。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114400987A (zh) * 2021-12-30 2022-04-26 深圳市紫光同创电子有限公司 占空比校正电路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130106479A1 (en) * 2011-10-28 2013-05-02 Korea University Research And Business Foundation High-speed duty cycle correction circuit
TW201501472A (zh) * 2013-06-19 2015-01-01 Univ Nat Taiwan 倍頻延遲鎖定迴路
US9973178B1 (en) * 2017-02-16 2018-05-15 Nuvoton Technology Corporation Method and apparatus for clock frequency multiplier
US20200235725A1 (en) * 2019-01-17 2020-07-23 Realtek Semiconductor Corporation Frequency doubling apparatus and method thereof

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69808611T2 (de) 1998-07-30 2003-02-06 Stmicroelectronics S.R.L., Agrate Brianza Frequenzverdoppler mit 50% Tastverhältnis am Ausgang

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130106479A1 (en) * 2011-10-28 2013-05-02 Korea University Research And Business Foundation High-speed duty cycle correction circuit
TW201501472A (zh) * 2013-06-19 2015-01-01 Univ Nat Taiwan 倍頻延遲鎖定迴路
US9973178B1 (en) * 2017-02-16 2018-05-15 Nuvoton Technology Corporation Method and apparatus for clock frequency multiplier
CN108445734A (zh) * 2017-02-16 2018-08-24 新唐科技股份有限公司 时脉倍频、乘频及数字脉冲产生电路、时间数字转换器
US20200235725A1 (en) * 2019-01-17 2020-07-23 Realtek Semiconductor Corporation Frequency doubling apparatus and method thereof

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