TWI743567B - 記憶體裝置及其製造方法 - Google Patents

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Abstract

於磁穿隧接面（magnetic tunnel junction, MTJ）上形成磁阻式隨機存取記憶體（magnetoresistive random access memory, MRAM）的頂電極，其使用方向（111）結晶結構的氮化鈦膜，而非使用鉭、氮化鉭及/或包括鉭和氮化鉭的多層頂電極。

Description

記憶體裝置及其製造方法
本發明實施例係有關於一種記憶體裝置的製造方法，且特別關於一種磁阻式隨機存取記憶體的製造方法。
半導體記憶體用於積體電路以作電子應用，例如包括無線電、電視、手機和個人電腦裝置。半導體記憶體裝置的一種類型係涉及自旋電子，其結合半導體技術和磁性材料和裝置。電子的自旋是藉由它們的磁矩，而非電子的電荷，來表示一位元。
磁阻式隨機存取記憶體（magnetoresistive random access memory, MRAM）陣列為一種自旋電子裝置，其包括位於不同方向的導線（字元線和位元線），例如，在不同的金屬層中彼此垂直。導線夾著磁穿隧接面（magnetic tunnel junction, MTJ）作為磁記憶體單元。
本發明實施例提供一種記憶體裝置的製造方法，包括在導孔上形成底電極，導孔將底電極電性耦合至用於磁阻式隨機存取記憶體（magnetoresistive random access memory, MRAM）裝置的控制線；在底電極上形成磁穿隧接面（magnetic tunnel junction, MTJ）；在MTJ上形成頂電極，頂電極的材料由第一材料形成，第一材料在10秒或更短的時間內具有大於450℃的氧化溫度。
本發明實施例提供一種磁阻式隨機存取記憶體（MRAM）單元包括頂電極，頂電極包括氮化鈦的膜，頂電極以晶體方向（111）作為主要晶體集中方向（dominant crystal orientation concentration）；磁穿隧接面（MTJ），設置在頂電極下；及底電極，設置在MTJ下。
本發明實施例提供一種磁阻式隨機存取記憶體（MRAM）裝置包括底電極，底電極藉由底電極導孔連接到下方基材的金屬部件；磁穿隧接面（MTJ），設置在底電極上；頂電極，設置在MTJ上，頂電極包括在10秒或更短的時間內具有大於450℃的氧化溫度的材料。
以下內容提供了許多不同實施例或範例，以實現本發明實施例的不同部件(feature)。以下描述組件和配置方式的具體範例，以簡化本發明實施例。當然，這些僅僅是範例，而非意圖限制本發明實施例。舉例而言，在以下描述中提及於第二部件上方或其上形成第一部件，其可以包含第一部件和第二部件以直接接觸的方式形成的實施例，並且也可以包含在第一部件和第二部件之間形成額外的部件，使得第一部件和第二部件可以不直接接觸的實施例。此外，本發明實施例可在各個範例中重複參考標號及/或字母。此重複是為了簡化和清楚之目的，其本身並非用於指定所討論的各個實施例及/或配置之間的關係。
再者，此處可能使用空間上的相關用語，例如「在……之下」、「在……下方」、「下方的」、「在……上方」、「上方的」和其他類似的用語可用於此，以便描述如圖所示之一單元或部件與其他單元或部件之間的關係。此空間上的相關用語除了包含圖示繪示的方位外，也包含使用或操作中的裝置的不同方位。當裝置被轉至其他方位時(旋轉90度或其他方位)，則在此所使用的空間相對描述可同樣依旋轉後的方位來解讀。
在MRAM裝置的形成中，在形成頂電極之後，後續製程步驟包括將這些層圖案化成各個獨立的單元。在圖案化期間頂電極及/或下層的氧化可能引起MRAM單元的MTJ操作問題。詳細而言，氧可能抑制MTJ中的電子自旋和MTJ的自由層的磁可逆性。實施例製程使用沉積技術產生頂電極，其減少可能由後續製程導致的氧污染。頂電極的晶體方向減少下層的氧污染。例如，如下更詳細描述的，可以使用由氮化鈦製成的單層頂電極，其具有晶體取向（面心立方）（111），從而為下層包括 MRAM單元的MTJ的自由層提供氧抑制性質。也可以使用單層其他材料或多層氮化鈦和其他材料。 氮化鈦在這些製程中，還具有大於約450℃相對高的氧化溫度的優點。
第1至第13圖繪示製造MRAM裝置10的中間步驟。基材90繪示在第1圖中。在一些實施例中，基材90可以是載體基材，MRAM裝置10形成在載體基材上。MRAM裝置10可以包括多個MRAM單元區域，包括MRAM單元20和MRAM單元25。在MRAM單元的每個層形成MRAM裝置10製成之後，這些單元被圖案化成各個單獨的MRAM單元。
在一些實施例中，基材90可以由例如矽、矽鍺等的半導體材料形成。在一些實施例中，基材90是結晶半導體基材，例如結晶矽基材、結晶矽碳基材、結晶矽鍺基材、III-V化合物半導體基材等等。在一個實施例中，基材90可以包括塊狀矽、摻雜或未摻雜、或絕緣體上覆矽（silicon-on-insulator, SOI）基材的主動層。一般來說，SOI基材包括半導體材料層，例如矽、鍺、矽鍺或其組合，例如絕緣體上覆矽鍺（silicon germanium on insulator, SGOI）。可以使用的其他基材包括多層基材、漸變（gradient）基材或混向（hybrid orientation）基材。
在一些實施例中，基材90可以是內連線或重分佈結構的一部分。基材90可以由絕緣材料形成，例如介電材料。在一些實施例中，基材90可以包括金屬間介電（IMD）層或層間介電（ILD）層及形成於其中的導電部件，IMD或ILD可以包括具有低介電常數（k值）的介電材料，例如其介電常數低於3.8、低於約3.0或低於約2.5。基材90的絕緣材料可以由磷矽酸鹽玻璃（phosphosilicate glass, PSG）、硼矽酸鹽玻璃（borosilicate glass, BSG）、硼摻雜的磷矽酸鹽玻璃（boron-doped phosphosilicate glass, BPSG）、氟摻雜的矽酸鹽玻璃（fluorine-doped silicate glass, FSG）、原矽酸四乙酯（tetraethyl orthosilicate, TEOS）、Black Diamond（ 應用材料公司（Applied Materials Inc.）的註冊商標）、含碳低介電常數介電材料、氫化矽氧烷（Hydrogen SilsesQuioxane, HSQ）、甲基矽氧烷（MethylSilsesQuioxane, MSQ）等形成。
層100形成在基材90上。在一些實施例中，層100可以由例如矽、矽鍺等的半導體材料形成。在一些實施例中，層100為結晶半導體，例如結晶矽、結晶矽碳、結晶矽鍺、III-V化合物半導體等。在一個實施例中，層100可以包括塊狀矽、摻雜或未摻雜、或SOI基材的主動層。
在一些實施例中，層100可以是內連線或重分佈結構的一部分。層100可以由絕緣材料形成，例如介電材料。在一些實施例中，層100可以包括金屬間介電（IMD）層或層間介電（ILD）層及形成於其中的導電部件，例如導電部件105，IMD或ILD可以包括具有低介電常數（k值）的介電材料，例如其介電常數低於3.8、低於約3.0或低於約2.5。層100的絕緣材料可以由磷矽酸鹽玻璃（phosphosilicate glass, PSG）、硼矽酸鹽玻璃（borosilicate glass, BSG）、硼摻雜的磷矽酸鹽玻璃（boron-doped phosphosilicate glass, BPSG）、氟摻雜的矽酸鹽玻璃（fluorine-doped silicate glass, FSG）、原矽酸四乙酯（tetraethyl orthosilicate, TEOS）、Black Diamond（ 應用材料公司（Applied Materials Inc.）的註冊商標）、含碳低介電常數介電材料、氫化矽氧烷（Hydrogen SilsesQuioxane, HSQ）、甲基矽氧烷（MethylSilsesQuioxane, MSQ）等形成。
導電部件105可以耦合到主動或被動裝置（例如，電晶體或其他電子部件），其可以嵌入在基材90或層100中。導電部件105可包括例如電晶體的源極/汲極區域、閘極電極、接觸墊、導孔的一部分、金屬線的一部分等等。主動裝置可以包括各種主動裝置，例如電晶體等，被動裝置可以包括例如電容、電阻、電感等裝置，它們一起可以用於產生設計所需的結構和功能。主動裝置和被動裝置可以使用任何合適的方法在基材90或層100之內或之上形成。
形成在層100中的導電部件105可以包括例如接點或金屬線，其可以由銅或銅合金形成。在一些實施例中，導電部件105可以是內連線的一部分，以提供MRAM單元的尋址，其將在MRAM裝置10中形成。在這樣的實施例中，導電部件105可以是控制線，例如位元線或字元線。在一些實施例中，導電部件105可以包括其他導電材料，例如鎢、鋁等。此外，導電部件105可以被導電擴散阻障層（未示出）圍繞，其形成在導電部件105下並環繞導電部件105。導電擴散阻障層可以由鈦、氮化鈦、鉭、氮化鉭等形成。
可以藉由任何合適的製程形成導電部件105。例如，藉由圖案化和電鍍製程，其形成對應於導電部件105的開口，導電擴散阻障層沉積在開口中（若使用的話），接著是晶種層。之後，藉由任何合適的製程形成導電部件105，例如包括電鍍或化學鍍（electroless-plating）的電鍍製程。在形成導電部件105之後，可以藉由適當的蝕刻及/或拋光製程（例如藉由化學機械拋光（chemical mechanical polishing, CMP）製程）去除任何多餘的材料以及過量的晶種層和導電擴散阻障層。可以使用其他合適的製程來形成導電部件105。
在一些實施例中，可以在層100上沉積一或多個蝕刻停止層，例如蝕刻停止層110及/或蝕刻停止層120。在一些實施例中，蝕刻停止層110和蝕刻停止層120可包括氮化物、氧化物、碳化物、碳摻雜氧化物及/或其組合。在一些實施例中，蝕刻停止層110和蝕刻停止層120還可以包括金屬或半導體材料，例如金屬或半導體材料的氧化物、氮化物或碳化物。 這些材料可包括，例如，氮化鋁、氧化鋁、碳化矽、氮化矽、碳化矽等。蝕刻停止層110可以由與蝕刻停止層120不同的材料或相同的材料形成。在一個實施例中，蝕刻停止層110可以由氮化鋁形成，並且蝕刻停止層120可以由氧化鋁形成。蝕刻停止層110和蝕刻停止層120可以藉由任何合適的方法形成，例如藉由電漿輔助化學氣相沉積（Plasma Enhanced Chemical Vapor Deposition, PECVD）或其他方法，例如高密度電漿CVD（High-Density Plasma CVD, HDPCVD）、原子層沉積（Atomic Layer Deposition, ALD）、低壓CVD（low pressure CVD, LPCVD）、物理氣相沉積（physical vapor deposition, PVD）等。根據一些實施例，蝕刻停止層110及/或蝕刻停止層120也可以用作擴散阻障層，用於防止不期望的元素，例如銅，擴散到隨後形成的層中。在一些實施例中，每個蝕刻停止層110及/或蝕刻停止層120中可包括一或多個相異的（distinct）層。 蝕刻停止層110及/或蝕刻停止層120可各自沉積至約30Å至約100Å的總厚度，例如約50Å。
在沉積蝕刻停止層120（或蝕刻停止層110，如果省略蝕刻停止層120）之後，可以藉由任何合適的形成製程，使用任何合適的材料形成介電層130。在一個實施例中，介電層130可以包括氧化矽網絡，例如由TEOS形成的矽氧化物等。介電層130可以藉由任何合適的製程形成，例如藉由PECVD、高密度電漿（High-Density Plasma, HDP）沉積等。可以使用其他矽酸鹽氧化物代替TEOS，例如原矽酸四甲酯（tetramethylorthosilicate, TMOS）等。在一些實施例中，介電層130可以包括碳化矽、氮氧化矽等。
在一些實施例中，在形成介電層130之後，可以形成無氮抗反射塗層（nitrogen-free anti-reflective coating, NF-ARC）140，其可以有助於隨後的光圖案化製程。NF-ARC140可以使用任何可接受的（acceptable）製程形成，並且可以包括任何合適的氧化物。在一些實施例中，介電層130可以作為NF-ARC而非包括另外的膜層。
接著，藉由任何合適的方法形成底電極導孔145。 例如，可以藉由任何合適的製程，例如藉由光圖案化製程、使用圖案化光阻（未示出）在NF-ARC140、介電層130、蝕刻停止層120和蝕刻停止層110中製造開口。藉由使用對每層材料有選擇性的蝕刻劑的適當蝕刻製程，可以將圖案化光阻的圖案轉移到每個層。在一些實施例中，NF-ARC140可以用作硬遮罩。在其他實施例中，在為了底電極導孔145蝕刻開口之前，可以在NF-ARC140上沉積另外的硬遮罩（未示出）。在藉由這些開口暴露導電部件105之後，用導電材料填充開口以形成底電極導孔145。
在一些實施例中，可首先在開口中形成導電阻障層（未示出）。導電阻障層類似於上述導電部件105。在一些實施例中，底電極導孔145的導電材料可過度填充導孔開口，並可以使用平坦化製程，例如CMP製程去除底電極導孔145的多餘導電材料並平坦化底電極導孔145的頂部與NF-ARC140的頂部。在使用導電阻障層內襯（line）導孔開口的實施例中，也可以藉由平坦化製程去除在NF-ARC140上形成的多餘部分。
底電極導孔145的導電材料可以藉由任何合適的沉積製程形成，例如藉由電鍍、化學鍍、CVD、PVD等。底電極導孔145的導電材料可包括任何合適的導電材料，例如氮化鈦、銅、鋁等。
參考第2圖，形成MRAM裝置10的底電極170。在一些實施例中，底電極170可以包括單層，而在其他實施例中，底電極170可以包括由相同材料或相異材料的多個相異層。在一些實施例中，底電極170可包括單層氮化鈦、氮化鉭、氮、鈦、鉭、鎢、鈷、銅等。在一些實施例中，底電極170可包括多層氮化鈦、鈦和氮化鈦；氮化鉭、鉭和氮化鉭；鉭、氮化鉭和鉭；鈦、氮化鈦和鈦；鉭和氮化鈦；鈦和氮化鉭；氮化鈦和氮化鉭；氮化鈦和鎢；氮化鉭和鎢；等等。簡而言之，在底電極170由多層形成的實施例中，這些層可以包括兩層或更多單層材料。
底電極170可以使用任何合適的製程形成，包括DC PVD、RFDC PVD、CVD、ALD、脈衝DC等。底電極170可以沉積約50Å至約3000Å的厚度，雖然可以考慮並且使用其他厚度。
例如，底電極170的第一層150可以包括氮化鉭或由氮化鉭構成，並且可以藉由DC PVD、RFDC PVD、CVD、ALD、脈衝DC等沉積約50Å至約3000Å之間的厚度。在一些實施例中，在沉積第一層150之後，可以使用平坦化製程來薄化及/或平整第一層150。
參考第3圖，在形成第一層150之後，底電極170的第二層160可以包括氮化鈦或由氮化鈦構成，並且可以藉由DC PVD、RFDC PVD、CVD、ALD、脈衝DC等沉積約50Å至約3000Å的厚度。在一些實施例中，底電極170的第二層160可以包括氮化鈦，其根據關於頂電極190（參見第7圖）描述的製程沉積，以達到主要晶體取向（111）。
參考第4圖，在形成第二層160之後，可以使用例如CMP製程的平坦化製程以薄化及/或平整第二層160。在形成底電極170之後，底電極170的總厚度在約50Å至約3000Å之間，雖然可以考慮並且使用其他厚度。
參考第5圖，在沉積MRAM裝置10的底電極170之後，形成磁穿隧接面（MTJ）結構180。MTJ結構180可以包括用於MRAM裝置的MTJ的任何合適配置，例如MRAM裝置10。MTJ結構180的多個配置在第6A、6B和6C圖中討論。
參考第6A、6B和6C圖，根據一些實施例，繪示多個示例的MTJ結構配置。可以理解的是，任何合適的結構都可以用於MTJ結構180。
在第6A圖中，MTJ結構180層可以包括反鐵磁層182、釘扎（pinning）層184和自由層188。在第6B和6C圖中，MTJ結構180還可以包括一或多個穿隧阻障層186。在第6B圖中，穿隧阻障層186設置在釘扎層184和自由層188之間。在第6C圖中，穿隧阻障層186設置在反鐵磁層182和釘扎層184之間。穿隧阻障層186可以設置在第6C圖中所示的每個位置中。此外，可以將更多層的MTJ結構180結合到MRAM裝置10中，包括額外的穿隧阻障層，反鐵磁層、釘扎層和自由層。
反鐵磁層182形成在底電極170上，釘扎層184形成在反鐵磁層182上，自由層188形成在釘扎層184上。然而，可以考慮MTJ結構180的其他配置。 例如，這些層可以以相反的順序形成。 反鐵磁層182、釘扎層184和自由層188可以依序形成。
釘扎層184可以由，例如PtMn，形成。反鐵磁層182可以由，例如， IrMn、PtMn、FeMn、RuMn、NiMn和PdPtMn等或其合金形成。自由層188可以由CoFeB形成。如果包括在MTJ結構180內，則穿隧阻障層186可以由MgO形成。可以理解的是，MTJ結構180的多個層可以由其他材料形成。反鐵磁層182、釘扎層184、自由層188和穿隧阻障層186可以分別使用任何合適的製程形成，例如，藉由DC PVD、RFDC PVD、CVD、ALD、脈衝DC等。
參考第7圖，在形成MTJ結構180之後，形成頂電極190。頂電極190可由單層或多層氮化鈦結構形成，而非由易受氧化影響的氮化鉭、鉭和氮化鉭的多層結構形成。使用單層氮化鈦作為MRAM裝置10的頂電極190有益處地簡化形成頂電極190的製程。而且，頂電極190的晶體取向（111）有助於抑制氧擴散到MTJ結構180中。使用氮化鈦作為頂電極190材料的合適沉積製程可以產生頂電極190的主要晶體取向（111）。也可以使用其他材料代替氮化鈦，其可以包括或不包括氮化鈦作為頂電極190多層的一或多個層。晶體取向（111）可以在下面列出的其他材料中達到，然而，它可能不是主要取向。如此，在使用有別於氮化鈦之外的材料以形成頂電極190的實施例中，較厚的頂電極190可以提供較佳的保護防止MTJ結構180氧化。
在一些實施例中，頂電極190可包括單層氮化鈦、氮化鉭、鈦、鉭、鎢、鈷、銅等。在一些實施例中，頂電極190可包括多層氮化鈦、鈦和氮化鈦；氮化鉭、鉭和氮化鉭；鉭、氮化鉭和鉭；鈦、氮化鈦和鈦；鉭和氮化鈦；鈦和氮化鉭；氮化鈦和氮化鉭；氮化鈦和鎢；氮化鉭和鎢；等等。簡而言之，具有多層形成的頂電極190可以包括兩或更多單層材料。
在頂電極190包含氮化鈦的實施例中，頂電極190可以沉積約50Å至約3000Å的厚度，例如約1000Å，雖然可以考慮並且使用其他厚度。在頂電極190包含不具有氮化鈦材料的實施例中，可能呈現（111）非主要晶體取向。在這樣的實施例中，頂電極190可以沉積約200Å至約5000Å的厚度，例如約2000Å，或約1000Å至約5000Å的厚度，例如約2000Å，雖然可以考慮並且使用其他厚度。通常，較厚的頂電極190提供更好抑制氧氣滲透的能力，然而，使用由具有（111）主要晶體取向的氮化鈦製成的頂電極190，允許頂電極190的厚度減小以達到與較厚的頂電極190相同的氧氣抑制效果，其較厚的頂電極不含具有（111）主要晶體取向的氮化鈦。在一些實施例中，由具有（111）主要晶體取向的氮化鈦製成的頂電極190的厚度，可以是由不含具有（111）主要晶體取向的氮化鈦製成的頂電極的厚度的約25％至約60％之間。這可以有益處地產生更薄的膜堆疊。在形成頂電極190時，工件（例如，MRAM裝置10）可以藉由任何可接受的工具預熱，包括位於靜電夾盤（chuck）中的加熱控制單元、燈加熱器等。在一些實施例中，在沉積頂電極190之前或之後，可以使用預清潔製程，包括電漿處理、熱氮處理等。
參考第8A和8B圖，頂電極190可以使用任何合適的製程形成，包括DC PVD、偏壓DC PVD、具有磁控管的RFDC PVD和RFDC PVD。第8A圖繪示出對於DC PVD和偏壓DC PVD示例的沉積室。第8B圖繪示出對於具有磁控管的RFDC PVD和RFDC PVD示例的沉積室。例如將被製成MRAM裝置10的工件11放置於夾盤上，例如靜電夾盤810。靶材830被置於腔室中，作為沉積在工件11上的材料來源。可以使用電壓及/或射頻（radio frequency, RF）來偏壓（biased）陰極820。可以控制工件11和靶材之間的距離D1。在第8B圖中，可以使用磁控管835並將其置於靶材上方，並且可以控制磁控管835和靶材830之間的距離D2。
靶材830由待沉積在工件11上的材料製成。在形成MRAM裝置10的頂電極190時，對於頂電極190的一或多個層中的每個層，待沉積的材料可以包括金屬，例如鈦或鉭。在使用多層頂電極190的實施例中，對於每層，靶材830可以從一種材料改變為另一種材料。當靶材830被腔室中產生的電漿打擊（struck）時，材料將從靶材830轉移到工件11。在沉積氮化鈦的情況下，靶材可以由鈦或氮化鈦製成。在靶材由鈦製成的實施例中，當鈦從靶材轉移到工件11時，包括氮的製程氣體840可在沉積之前或期間直接氮化鈦，從而在工件11上形成氮化鈦層。靶材830可以大於工件11的尺寸，以改善沉積膜的均勻性。靶材830的形狀可以被定義，例如圓形、矩形、橢圓形、橢圓形、正方形、三角形、規則或不規則多邊形等。在一些實施例中，靶材830的形狀可以與工件11（例如，MRAM裝置10）的形狀相同。製程氣體840還可以包括在工件11和靶材830之間引入的惰性氣體。可以使用氬氣（Ar），然而，在此處可以理解的是，在一些應用中，可以使用惰性或非惰性的其他氣體取代或額外增加至氬氣而作為製程氣體840。例如，氬和氮的混合物可用於從鈦靶材沉積氮化鈦。
參考第8A圖，首先敘述的為DC PVD操作。在DC PVD操作中，DC電壓被施加在工件11和靶材830之間。例如，負DC偏壓可以相對於工件11施加到靶材830上。因此，靶材830是陰極，工件11是陽極。施加DC電壓的結果為在工件11和靶材830之間建立電場。工件11可以接地，並且靶材830可以相對於地提供負偏壓。在電場的影響下，電子離開靶材830並朝向工件11加速。在與製程氣體840的原子碰撞時，例如惰性製程氣體，電子使製程氣體840的原子游離，產生新的自由電子和惰性氣體離子。由於惰性氣體離子帶正電，它被吸引到負偏壓靶材830。惰性氣體離子與靶材830碰撞，並且將靶材830材料的靶材原子射出遠離靶材830。靶材原子落在工件11（例如，MRAM裝置10）上，其有助於形成頂電極190。在此可以理解的是，上述單一游離現象為示例，實際上發生涉及許多電子和惰性氣體原子的許多游離現象。此外，除了離開靶材830的電子之外，在游離現象中產生的電子也可以朝向工件11加速並且游離製程氣體840額外的惰性氣體原子。以這種方式，在靶材830和工件11之間形成包括許多電子和離子的電漿，以致許多原子從靶材830濺射並形成為頂電極190。
使用偏壓DC PVD，其中頂電極190包括氮化鈦，雖然可以使用其他數值，但當DC功率範圍在約1kW至30kW之間時，例如約10kW，可以形成具有合適晶體取向的氮化鈦。DC偏壓電壓可以在約200V至約900V之間，例如約500V，雖然可以考慮並且使用其他數值。電流可以控制在約5A至約35A之間，例如約10A，雖然可以考慮並且使用其他數值。製程氣體可以包括氮氣（N2 ）和氬氣（Ar），並且可在約10sccm至1000sccm之間流動，例如約400sccm，雖然可以使用其他流速。製程氣體可以在約10mTorr至400mTorr之間的壓力下提供，例如約50mTorr，雖然可以使用其他壓力。工件11（例如，MRAM裝置10）可以在約200℃至約450℃之間加熱，例如約300℃，雖然可以使用其他溫度。
繼續參考第8A圖，DC PVD也可以在沒有偏壓下使用。在DC PVD中，在沒有偏壓控制下從製程氣體840產生電漿。電漿產生製程氣體840的自由基和離子，其在所有方向上擴張，包括撞擊靶材830並從靶材830釋放材料。從自由基和離子到材料的能量轉移導致材料在多個方向上加速，包括朝向工件11，以致許多原子從靶材830濺射並形成為頂電極190。
使用DC PVD，其中頂電極190包括氮化鈦，當DC功率範圍在約1kW至30kW之間時，例如約10kW，可以形成具有合適晶體取向的氮化鈦。製程氣體840可以包括氮氣（N2 ）和氬氣（Ar），並且可以在約10sccm至1000sccm之間流動，例如約400sccm，雖然可以使用其他流速。製程氣體840可以在約1mTorr至100mTorr之間的壓力下提供，例如約50mTorr，雖然可以使用其他壓力。工件11（包括MRAM裝置10）可以在約200℃至約450℃之間加熱，例如約300℃，雖然可以使用其他溫度。
參考第8B圖，描述RF PVE和RFDC PVD操作。RF PVD和RFDC PVD技術都以與偏壓DC操作類似的方式操作。然而，在RF PVD操作中，可以施加RF電壓（即AC）偏壓而不是DC功率。在RFDC PVD操作中，施加RF電壓偏壓和DC偏壓。包括RF偏壓，每個半週期期間，在靶材830上收集的任何正電荷在隨後的半週期期間被消除，從而防止隨時間顯著的電荷累積。
使用RF PVD或RFDC PVD，其中頂電極190包括氮化鈦，當RF偏壓頻率大於或等於大約13.56MHz，例如大於大約40MHz時，氮化鈦可以形成具有合適的晶體取向。可以將AC偏壓功率控制在大約100W至大約1000W之間，例如大約500W，雖然可以使用其他數值。在也使用DC偏壓（RFDC PVD）的情況下，DC功率範圍可以在大約1kW至30kW之間，例如大約5kW，雖然可以使用其他數值。DC偏壓電壓可以在大約200V至大約900V之間，例如大約500V，雖然可以考慮並使用其他數值。DC電流可以控制在大約5A至大約35A之間，例如大約10A，或在大約15A至大約25A之間，例如大約20A，雖然可以考慮並使用其他數值。製程氣體840可以包括氮氣及氬氣，並且可以在大約10sccm至1500sccm之間流動，例如大約400sccm，雖然可以使用其他流速。可以在約10至400mTorr之間的壓力（例如約50mTorr）下提供製程氣體840，雖然可以使用其他壓力。可以將工件11（例如，MRAM裝置10）加熱到大約200℃至大約450℃之間，例如大約300℃，雖然可以使用其他溫度。從工件（例如，MRAM裝置10）到靶材的間隔距離D1可以在大約55至65mm之間，例如大約60mm，雖然可以使用其他數值。
在一些實施例中，可使用磁控管835，例如第8B圖所繪示。先前描述的任何沉積技術都可以使用磁控管835，包括DC PVD、偏壓DC PVD、RF PVD及RFDC PVD。可以藉由使用磁控管配置來提高沉積製程的效率。在磁控管PVD沉積系統中，可以使用磁鐵在靶材830附近生成磁場。所得的磁場方向大致垂直於靶材830大部分區域上的電場。電子大抵地被限制在這些交叉的場中，因此電漿大抵地集中在靶材830的附近。這種限制減小電子與工件11之間有害碰撞的可能性，並提高沉積製程的效率。從靶材830到磁控管835的間隔距離D2可以在大約38至46mm之間，例如大約42mm，雖然可以使用其他數值。
在一些實施例中，可以使用脈衝。可以在有或沒有製程氣體840的情況下，在真空下以脈衝操作執行多個沉積循環。在其他實施例中，可以使用其他沉積技術，例如ALD、CVD等。
可以藉由生長具有強烈的（strong）（111）晶體取向的結晶膜獲得期望的結晶膜，以減輕MRAM裝置10在後續製程中的氧效應。可以藉由使用低能量沉積技術來達到定向晶粒（oriented grains）。在低能量沉積技術中，電子能量比在高能量沉積中受到更多的控制。使用偏壓控制可在維持高強度的同時使用較低的離子能量。RF偏壓也可以提供很強的強度，但是離子能量也可能增加。使用磁控管835可以為一些攜帶（carry）比期望還高能量的離子抵消及控制多餘的能量。當靶材材料的離子轟擊工件11時，由於離子的能量較低，它們不太可能變位（dislodge）、移位（displace）或損壞已經沉積在工件11上的其他原子。損耗的電子（loss electrons）會累積並去離子化靶材材料的離子，從而形成（111）取向結晶結構。
參考第9A及9B圖，繪示使用兩種不同沉積技術示例的頂電極190層。在第9A圖中，使用DC偏壓，從而產生強烈地（strongly）定向結晶膜。膜的頂部也很光滑。相反地，氮化鉭的頂表面比第9A圖所示的氮化鈦膜的頂表面粗糙。在包括氮化鉭層和氮化鈦層的實施例中，氮化鈦層的頂表面將比氮化鉭層的頂表面光滑。第9A圖中描繪的頂電極190可以在形成MRAM裝置10的後續製程中更好地抵抗氧滲透。在第9B圖中，不使用偏壓。因此，晶粒不具強烈地定向且頂表面較粗糙。
參考第10圖，在一些實施例中，可以沉積頂電極190以顯示強烈的晶體取向（111）。圖1010繪示在不同製程條件下展示的晶格平面中，標記1020處的晶體取向（111）的強度最大。圖1010繪示在不同製程條件下展示的晶格平面中，標記1030處的晶體取向（200）具有第二大的強度。（111）處的晶體取向強度可以比（200）處的晶體取向強度大約25％至約100％。
參考第11圖，可以沉積頂電極190以控制膜應力。在一些實施例中，頂電極190的拉應力可以被控制為大於400Mpa，雖然可以考慮並使用其他數值。將頂電極190的膜應力控制為大於約400Mpa也有助於防止氧氣滲透MTJ結構180。如第11圖的圖1110所示，隨著AC偏壓的增加，膜應力可以在不同的基板溫度下增加。在一些實施例中，頂電極190可以摻雜例如碳或矽的合適摻質，以增強及/或進一步控制膜應力。可以將碳摻雜到約1.0×1022 cm-3 至約1.0×1024 cm-3 之間的濃度。可以將矽摻雜至約1.0×1022 cm-3 至約1.0×1024 cm-3 之間的濃度。矽或碳可以在頂電極190形成的期間原位（in situ）摻雜或可以藉由隨後的離子佈植來摻雜。較高濃度的摻質在頂電極190中表現出較大的應力。選擇具有在上述範圍內的摻雜濃度的碳及/或矽可提供可調節的膜應力，而不會負面地影響頂電極190的導電性能。可以考慮並使用其他摻質濃度。
參考第12圖，在形成頂電極190後，可以將頂電極190薄化至期望的厚度。薄化可以藉由任何合適的製程來完成。在一些實施例中，可以執行離子束蝕刻清潔製程以將頂電極190薄化至期望的厚度。在其他實施例中，可以使用濕式蝕刻。在又一些實施例中，可以使用化學機械拋光（CMP）製程。
參考第13圖，繪示MRAM裝置10的剖面圖，在其被圖案化為單獨的MRAM單元之後，例如MRAM單元20、MRAM單元30及MRAM單元40。第13圖為MRAM裝置10的剖面，其垂直於第12圖所繪示的剖面。
可以使用任何合適的技術（例如，光圖案化技術）來圖案化每個MRAM單元。在圖案化期間，因為頂電極190強烈的晶體取向（111），所以減少或消除MTJ結構180的氧滲透。選擇氮化鈦作為頂電極190的材料也有助於減少或消除MTJ結構180的氧滲透。在將MRAM裝置10圖案化成MRAM單元之後，可以在MTJ結構的側壁上沉積保護介電層210，以避免來自側壁表面的氧化。保護介電層210可以包括氮化矽或藉由任何合適的技術，例如PVD、CVD等形成的另一種合適的材料。介電材料層215可以沉積在MRAM裝置中的多個MRAM單元上。介電材料層215可以包括氮化矽或藉由任何合適的技術，例如PVD、CVD等形成的另一種合適的材料。所得MRAM裝置10的MRAM單元20在頂電極190和MTJ結構180之間具有界面，其中頂電極190的底表面和MTJ結構180的頂表面在其整個表面上匹配（mated），即從側壁至側壁，至它們的橫向延伸，使得頂電極190的底表面和MTJ結構180的頂表面皆不會橫向延伸超出另一方。換句話說，MTJ結構180和頂電極190在它們各自的橫向範圍上具有共享的界面。
因為頂電極190是由在較高溫下氧化並具有晶體取向（111）的材料形成，所以在形成保護介電層210和介電材料層215的期間，頂電極190的頂表面可以保持不受保護。常規形成這些材料可能需要單獨的保護/氧阻擋層，因為頂電極190可以包括氮化鈦並且具有晶體取向（111），所以頂電極190可以阻擋氧在隨後的製程步驟中滲透。在形成介電材料層215之後，可以在例如用於MRAM裝置10的每組MRAM單元上形成單元間隙填充材料層220。單元間隙填充材料層220可以由任何合適的材料形成，例如氧化矽、聚醯亞胺、PBO、PSG、BSG、BPSG、FSG、TEOS等，使用任何合適的沉積技術，例如CVD、PVD、ALD、流動式CVD等。
在形成單元間隙填充材料層220之後，可以在所有晶粒上形成裝置間隙填充材料層230，包括在同一工件上形成的MRAM裝置10及相鄰的MRAM裝置。可以使用與上述討論關於單元間隙填充材料層220相似的材料和技術形成裝置間隙填充材料層230。在形成裝置間隙填充材料層230之後，可以藉由，例如CMP製程，或其他合適的製程平坦化裝置間隙填充材料層230以平整裝置間隙填充材料層230的頂表面。
在平整裝置間隙填充材料層230之後，可以在裝置間隙填充材料層230上沉積可選的（optional）遮罩層240及可選的遮罩層250。可選的遮罩層240及250可以用作蝕刻停止層，並且可以分別使用與上述討論關於蝕刻停止層110及蝕刻停止層120相似的材料及製程形成。
接續，可以在可選的遮罩層250上形成絕緣層260。絕緣層260可以由聚合物、聚醯亞胺、PSG、BSG、BPSG、FSG、TEOS、Black Diamond（Applied Materials公司的註冊商標）、含碳的低介電常數介電材料、HSQ、MSQ等形成。絕緣層260可以使用任何合適的方法形成，例如旋轉塗佈、PECVD或其他方法例HDPCVD、ALD、LPCVD、PVD等。
可以藉由對絕緣層260進行圖案化，以在其中形成與接點270相對應的開口來形成接點270。可以使用任何可接受的圖案化技術來形成開口，例如在絕緣層260上形成光阻遮罩。在一些實施例中，使用自對準製程形成開口。開口的底部大抵地暴露每個MRAM單元所有的頂電極190。可以使用與上述討論關於第1圖導電部件105相似的製程及材料形成接點270。
在形成接點270之後，可以在絕緣層260上形成第一內連線（未示出），並且可以藉由任何合適的製程在層100下形成第二內連線（如果尚未提供在例如層100及導電部件105中）。第一內連線及第二內連線可以提供每個MRAM單元尋址（addressing）能力，例如位元線及字元線，使每個MRAM單元可為單獨定址的（addressable）。
參考第14圖，圖1410繪示改變MTJ結構180電子自旋的示例的電壓流。流動的矩形形狀表示電子自旋反轉起作用。本領域的技術人員將理解，第14圖的示例是以說明的方式提供，並不旨在限制。在此示例中，當電子自旋在一個方向上時，跨越MTJ結構180的歐姆值可以在大約190Ω至大約200Ω之間。當電子自旋反轉時，跨越MTJ結構180的歐姆值可以在大約250Ω至大約285Ω之間。為了改變電子自旋，在MTJ結構180上施加約1.25V的正電壓（1）、去除電壓（2）、然後在MTJ結構180上施加約-1.25V的負電壓（3）。可去除電壓（4）。為了再次改變電子自旋，可以在MTJ結構180上施加正電壓（5）然後將其去除（6）。
在一些實施例中，可以執行晶圓產率及接受度（acceptance）測試以測試電子自旋可逆性。由於用於形成頂電極190的製程，與使用常規製程及材料相比，產率提高了，因為更多的MRAM單元包括功能性電子自旋可逆性。
根據前述內容，應當理解，MRAM裝置10具有許多優點。例如，選擇並形成頂電極190的材料及形成以防止在隨後的製程步驟中允許氧滲透到MTJ結構180中。詳細而言，頂電極190的結構具有在面心立方中（111）晶體取向的峰值濃度，控制的應力特性以提供大於約400Mpa的應力膜。在一些實施例中，頂電極190的材料也可以包括氮化鈦，在這些製程中發生氧化，其具有相對較高溫度的優點（例如，大於約450℃，10秒或更少的短持續時間，或大於約100℃，大於70秒的長持續時間）。由於氮化鈦具有抗氧化性，不大可能發生氧從氧化的氮化鈦顆粒向MTJ結構180擴散。如此，減輕或防止氧向MTJ結構180的擴散或滲透，從而防止MTJ結構180電子可逆性的失敗。
此外，相對於傳統裝置，MRAM裝置10的晶圓接受度測試及電路探針產率得到改善。而且，可以縮短用於MRAM裝置10的製程流程，並節省例如用於頂電極190的保護遮罩的成本。
根據一些實施例，本文提供一種記憶體裝置的製造方法，包括：在導孔上形成底電極，導孔將底電極電性耦合至用於MRAM裝置的控制線。在底電極上形成磁穿隧接面（magnetic tunnel junction, MTJ）。在MTJ上形成頂電極，頂電極的材料由第一材料形成，第一材料在10秒或更短的時間內具有大於450℃的氧化溫度。
在一些實施例中，其中形成MTJ包括：形成反鐵磁層；在反鐵磁層上形成釘扎層（pinning layer）；及在釘扎層上形成自由層。
在一些實施例中，其中形成MTJ更包括：在反鐵磁層和釘扎層之間，或釘扎層和自由層之間形成穿隧阻障層。
在一些實施例中，其中第一材料包括氮化鈦。
在一些實施例中，其中第一材料為結晶結構，其具有最大數量晶格平面取向（111）晶體。
在一些實施例中，更包括：將頂電極和MTJ成形為錐形；及在頂電極的側壁和MTJ的側壁上形成介電保護層，其中頂電極的頂表面沒有介電保護層，且其中MTJ的頂表面沒有介電保護層。
在一些實施例中，更包括：在頂電極上形成介電材料；及形成導電導孔穿過介電材料，導電導孔的底表面完全覆蓋頂電極的頂表面。
根據另一些實施例，本文提供一種記憶體裝置的製造方法，包括：形成MRAM裝置的底電極。在底電極上形成MTJ，MTJ包括反鐵磁層、釘扎層及自由層。在MTJ上形成頂電極，頂電極物理耦合至MTJ的自由層，頂電極包括氮化鈦。
根據另一些實施例，本文提供一種MRAM單元，包括：頂電極，頂電極包括氮化鈦的膜，頂電極以晶體方向（111）作為主要集中取向（dominant orientation concentration）。MRAM單元也包括MTJ，設置在頂電極下，並且包括底電極，設置在MTJ下。
在另一些實施例中，其中MTJ包括：反鐵磁層，耦合至該底電極；釘扎層，於反鐵磁層上；及自由層，於釘扎層上。
在另一些實施例中，其中MTJ更包括：穿隧阻障層，設置在反鐵磁層和釘扎層之間，或釘扎層和自由層之間。
在另一些實施例中，其中MTJ和頂電極各自的橫向範圍有共享介面。
在另一些實施例中，其中頂電極更包括含有鉭的第二膜。
在另一些實施例中，其中第二膜為氮化鉭，且其中頂電極的上表面較第二膜的上表面平滑。
在另一些實施例中，其中頂電極有大於400MPa的拉伸應力。
根據另一些實施例，本文提供一種MRAM裝置，包括：底電極，底電極藉由底電極導孔連接到下方基材的金屬部件。MRAM裝置也包括MTJ，設置在底電極上，以及頂電極，設置在MTJ上，頂電極包括在10秒或更短的時間內具有大於450℃的氧化溫度的材料。
在另一些實施例中，其中MTJ包括：反鐵磁層，耦合至底電極；釘扎層，於反鐵磁層上；及自由層，於釘扎層上。
在另一些實施例中，其中MTJ更包括：穿隧阻障層，設置在反鐵磁層和釘扎層之間，或釘扎層和自由層之間。
在另一些實施例中，更包括：保護介電層，設置在MTJ的側壁與頂電極的側壁上，其中MTJ的頂表面和頂電極的頂表面沒有保護介電層。
在另一些實施例中，更包括：導體，耦合至頂電極並延伸穿過介電層，其中導體的底表面完全覆蓋頂電極的頂表面。
在另一些實施例中，其中頂電極的頂表面沒有介電材料。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
10:MRAM裝置 11:工件 20,25,30,40:MRAM單元 90:基材 100:層 105:導電部件 110,120:蝕刻停止層 130:介電層 140:無氮抗反射塗層(NF-ARC) 145:底電極導孔 150:第一層 160:第二層 170:底電極 180:MTJ結構 182:反鐵磁層 184:釘扎層 186:穿隧阻障層 188:自由層 190:頂電極 210:保護介電層 215:介電材料層 220:單元間隙填充材料層 230:裝置間隙填充材料層 240,250:可選的遮罩層 260:絕緣層 270:接點 810:靜電夾盤 820:陰極 830:靶材 835:磁控管 840:製程氣體 1010,1110,1410:圖 1020,1030:標記 D1,D2:距離
以下將配合所附圖示詳述本揭露之各面向。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小單元的尺寸，以清楚地表現出本揭露的特徵。 第1至第5圖、第6A-6C圖、第7圖係根據本揭露一些實施例， 繪示用於形成MRAM裝置的製程流程的中間步驟。 第8A和第8B圖係根據本揭露一些實施例，繪示可用於形成 MRAM裝置的頂電極的沉積室。 第9A和第9B圖係根據本揭露一些實施例，繪示MRAM裝置的 頂電極膜。 第10和第11圖係根據本揭露一些實施例，繪示MRAM裝置的各 種特性。 第12圖係根據本揭露一些實施例，繪示形成MRAM裝置製程流 程的中間步驟。 第13圖係根據本揭露一些實施例，繪示MRAM裝置的剖面圖。 第14圖係根據本揭露一些實施例，繪示MRAM裝置的特性。
10:MRAM裝置
20,30,40:MRAM單元
90:基材
100:層
105:導電部件
110,120:蝕刻停止層
130:介電層
145:底電極導孔
150:第一層
160:第二層
170:底電極
180:MTJ結構
190:頂電極
210:保護介電層
215:介電材料層
220:單元間隙填充材料層
230:裝置間隙填充材料層
240,250:可選的遮罩層
260:絕緣層
270:接點

Claims (15)

  1. 一種記憶體裝置的製造方法，包括：在一導孔上形成一底電極，該導孔將該底電極電性耦合至用於一磁阻式隨機存取記憶體(magnetoresistive random access memory,MRAM)裝置的一控制線；在該底電極上形成一磁穿隧接面(magnetic tunnel junction,MTJ)；在該MTJ上形成一頂電極，該頂電極以晶體方向(111)作為主要晶體集中方向(dominant crystal orientation concentration)，該頂電極的一材料由一第一材料形成，該第一材料在10秒或更短的時間內具有大於450℃的氧化溫度。
  2. 如請求項1所述之記憶體裝置的製造方法，其中形成該MTJ包括：形成一反鐵磁層；在該反鐵磁層上形成一釘扎層(pinning layer)；及在該釘扎層上形成一自由層。
  3. 如請求項2所述之記憶體裝置的製造方法，其中形成該MTJ更包括：在該反鐵磁層和該釘扎層之間，或該釘扎層和該自由層之間形成一穿隧阻障層。
  4. 如請求項1所述之記憶體裝置的製造方法，其中該第一材料包括氮化鈦。
  5. 如請求項1所述之記憶體裝置的製造方法，其中該第一材料為一結晶結構，其具有最大數量的具有晶格平面取向(111)的晶體。
  6. 如請求項1-3中任一項所述之記憶體裝置的製造方法，更包括：將該頂電極和該MTJ成形為一錐形；及在該頂電極的側壁和該MTJ的側壁上形成一介電保護層，其中該頂電極的一頂表面沒有該介電保護層，且其中該MTJ的一頂表面沒有該介電保護層。
  7. 如請求項1-3中任一項所述之記憶體裝置的製造方法，更包括：在該頂電極上形成一介電材料；及形成一導電導孔穿過該介電材料，該導電導孔的一底表面完全覆蓋該頂電極的一頂表面。
  8. 一種磁阻式隨機存取記憶體(magnetoresistive random access memory,MRAM)單元包括：一頂電極，該頂電極包括一氮化鈦的膜，該頂電極以晶體方向(111)作為主要晶體集中方向(dominant crystal orientation concentration)；一磁穿隧接面(magnetic tunnel junction,MTJ)，設置在該頂電極下；及一底電極，設置在該MTJ下。
  9. 如請求項8所述之MRAM單元，其中該MTJ和該頂電極各自的橫向範圍有一共享介面。
  10. 如請求項8或9所述之MRAM單元，其中該頂電極更包括含有鉭的一第二膜。
  11. 如請求項10所述之MRAM單元，其中該第二膜為氮化鉭，且其中該頂電極的一上表面較該第二膜的上表面平滑。
  12. 如請求項8或9所述之MRAM單元，其中該頂電極有一大於400MPa的拉伸應力。
  13. 一種磁阻式隨機存取記憶體(magnetoresistive random access memory,MRAM)裝置包括：一底電極，該底電極藉由一底電極導孔連接到一下方基材的金屬部件；一磁穿隧接面(magnetic tunnel junction,MTJ)，設置在該底電極上；一頂電極，設置在該MTJ上，該頂電極以晶體方向(111)作為主要晶體集中方向(dominant crystal orientation concentration)，該頂電極包括一材料，該材料在10秒或更短的時間內具有大於450℃的氧化溫度。
  14. 如請求項13所述之MRAM裝置，更包括：一導體，耦合至該頂電極並延伸穿過一介電層，其中該導體的一底表面完全覆蓋該頂電極的一頂表面。
  15. 如請求項13所述之MRAM裝置，其中該頂電極的一頂表面沒有一介電材料。
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