TWI742870B - 半導體裝置結構及其形成方法 - Google Patents

半導體裝置結構及其形成方法 Download PDF

Info

Publication number
TWI742870B
TWI742870B TW109134565A TW109134565A TWI742870B TW I742870 B TWI742870 B TW I742870B TW 109134565 A TW109134565 A TW 109134565A TW 109134565 A TW109134565 A TW 109134565A TW I742870 B TWI742870 B TW I742870B
Authority
TW
Taiwan
Prior art keywords
semiconductor
layer
semiconductor device
forming
dielectric
Prior art date
Application number
TW109134565A
Other languages
English (en)
Other versions
TW202119479A (zh
Inventor
朱熙甯
江國誠
陳冠霖
王志豪
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US16/834,440 external-priority patent/US11631770B2/en
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202119479A publication Critical patent/TW202119479A/zh
Application granted granted Critical
Publication of TWI742870B publication Critical patent/TWI742870B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H01L21/31055—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/3115—Doping the insulating layers
    • H01L21/31155—Doping the insulating layers by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7849—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being provided under the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/78654—Monocrystalline silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

提供半導體裝置結構及其形成方法。半導體裝置結構包含位於基底上方的多個半導體奈米結構以及位於基底上方的兩個磊晶結構。半導體奈米結構的每一者在磊晶結構之間，且磊晶結構為p型摻雜。半導體裝置結構也包含環繞半導體奈米結構的閘極堆疊物。半導體裝置結構更包含位於閘極堆疊物與基底之間的介電應力結構，磊晶結構延伸超出介電應力結構的頂表面。

Description

半導體裝置結構及其形成方法
本發明實施例係有關於半導體技術，且特別是有關於半導體裝置結構及其形成方法。
半導體積體電路(integrated circuit，IC)產業已經歷了快速成長。在積體電路材料和設計上的技術進步產生了數代積體電路，每一代都比前一代具有更小且更複雜的電路。
在積體電路的發展史中，功能密度(即每一晶片區互連的裝置數目)增加，同時幾何尺寸(即製造過程中所產生的最小的組件或線路)縮小。此元件尺寸微縮化的製程一般來說具有增加生產效率與降低相關費用的益處。
然而，這些進步也增加了加工和製造積體電路的複雜性。由於部件尺寸持續縮小，因此製造過程持續變得更加難以進行。因此，形成越來越小尺寸的可靠半導體裝置具有挑戰性。
在一些實施例中，提供半導體裝置結構，半導體裝置結構包含複數個半導體奈米結構，位於基底上方；兩個磊晶結構，位於基底上方，其中複數個半導體奈米結構的每一者在兩個磊晶結構之間，且兩個磊晶結構為p型摻雜；閘極堆疊物，環繞複數個半導體奈米結構；以及介電應力結構，位於閘極堆疊物與基底之間，其中兩個磊晶結構延伸超出介電應力結構的頂表面。
在一些其他實施例中，提供半導體裝置結構，半導體裝置結構包含半導體鰭，位於基底上方；複數個通道結構，懸置於半導體鰭上方；閘極堆疊物，環繞複數個通道結構的每一者；磊晶結構，鄰接複數個通道結構；以及介電應力結構，位於半導體鰭與閘極堆疊物之間，其中介電應力結構延伸超出閘極堆疊物的兩側邊緣。
在另外一些實施例中，提供半導體裝置結構的形成方法，此方法包含在半導體基底上方形成犧牲基底層；在犧牲基底層上方形成半導體堆疊物，其中半導體堆疊物具有複數個犧牲層和複數個半導體層交替堆疊；將半導體堆疊物和犧牲基底層圖案化，以形成鰭結構；形成虛設閘極堆疊物，以環繞鰭結構的一部分；以介電應力結構取代犧牲基底層；移除虛設閘極堆疊物和複數個犧牲層，以釋放複數個半導體奈米結構，複數個半導體奈米結構由複數個半導體層的剩下部分組成；以及形成金屬閘極堆疊物，以環繞複數個半導體奈米結構的每一者。
要瞭解的是以下的揭露內容提供許多不同的實施例或範例，以實施提供之主體的不同部件。以下敘述各個構件及其排列方式的特定範例，以求簡化揭露內容的說明。當然，這些僅為範例並非用以限定本發明。例如，以下的揭露內容敘述了將一第一部件形成於一第二部件之上或上方，即表示其包含了所形成的上述第一部件與上述第二部件是直接接觸的實施例，亦包含了尚可將附加的部件形成於上述第一部件與上述第二部件之間，而使上述第一部件與上述第二部件可能未直接接觸的實施例。此外，揭露內容中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
再者，為了方便描述圖式中一元件或部件與另一(複數)元件或(複數)部件的關係，可使用空間相關用語，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及類似的用語。除了圖式所繪示的方位之外，空間相關用語也涵蓋裝置在使用或操作中的不同方位。舉例來說，如果圖中的裝置被翻轉，被描述為在其他元件或部件“下方”或“之下”的元件將被定位在其他元件或部件“上方”。 因此，示例性術語“下方”可以涵蓋上方和下方的方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。
本發明所屬技術領域中具通常知識者將理解說明書中的術語“大致”，例如“大致平坦”或“大致共平面”等。在一些實施例中，可省略形容詞“大致”。在適用的情況下，術語“大致”也可包含有著“全部地”、“完全地”、“全部”等的實施例。在適用的情況下，術語“大致”也可意指90%或更高，例如95%或更高，特別為99%或更高，包含100%。再者，術語例如“大致平行”或“大致垂直”被解釋為不排除與特定配置的微小偏差，且可包含例如上至10°的偏差。字詞“大致”不排除“完全地”，例如組成“大致不含”Y可為完全地不含Y。
術語例如“約”與特定距離或尺寸的結合被解釋為不排除與特定距離或尺寸的微小偏差，且可包含例如上至10%的偏差。術語“約”用於數值x可表示x±5%或10%。
本發明實施例可有關於具有鰭的鰭式場效電晶體(Fin Field Effect Transistor，FinFET)結構。可透過使用任何合適的方法將鰭圖案化。舉例來說，鰭可透過使用一個或多個光微影製程(包含雙重圖案化或多重圖案化製程)來圖案化。一般來說，雙重圖案化或多重圖案化製程結合了光微影和自對準製程，以創造具有較小間距的圖案，舉例來說，此圖案具有比使用單一直接光微影製程可獲得的間距更小的圖案。舉例來說，在一實施例中，犧牲層形成於基底上方並透過使用光微影製程圖案化。間隔物透過使用自對準製程形成於圖案化犧牲層旁邊。接著，移除犧牲層，且可接著使用剩下的間隔物將鰭圖案化。然而，鰭可透過使用一個或多個其它可應用的製程形成。
本發明實施例可有關於全環繞式閘極(gate all around，GAA)電晶體結構。可透過使用任何合適的方法將全環繞式閘極結構圖案化。舉例來說，這些結構可透過使用一個或多個光微影製程(包含雙重圖案化或多重圖案化製程)來圖案化。一般來說，雙重圖案化或多重圖案化製程結合了光微影和自對準製程，以創造具有較小間距的圖案，舉例來說，此圖案具有比使用單一直接光微影製程可獲得的間距更小的圖案。舉例來說，在一實施例中，犧牲層形成於基底上方並透過使用光微影製程圖案化。間隔物透過使用自對準製程形成於圖案化犧牲層旁邊。接著，移除犧牲層，且可接著使用剩下的間隔物將全環繞式閘極結構圖案化。
說明書描述了本發明一些實施例。可在這些實施例描述的階段之前、期間及/或之後提供額外的操作。對於不同的實施例，可取代或消除描述的一些階段。可將額外的部件添加至半導體裝置結構。對於不同的實施例，可取代或消除以下所描述的一些部件。雖然將一些實施例描述為按照特定的順序進行操作，但這些操作也可以其他邏輯順序來進行。
第2A-2K圖為依據一些實施例之形成半導體裝置結構的製程的各種階段的剖面示意圖。如第2A圖所示，接收或提供半導體基底100。在一些實施例中，半導體基底100為塊狀(bulk)半導體基底，例如半導體晶圓。半導體基底100包含矽或其他元素半導體材料，例如鍺。半導體基底100可為未摻雜或摻雜(例如p型、n型或前述之組合)。在一些實施例中，半導體基底100包含在介電層上的磊晶成長半導體層。磊晶成長半導體層可由矽鍺、矽、鍺、一個或多個其他合適的材料或前述之組合製成。
在一些其他實施例中，半導體基底100包含化合物半導體。舉例來說，化合物半導體包含一個或多個第III-V族化合物半導體，此化合物半導體具有由化學式AlX1 GaX2 InX3 AsY1 PY2 NY3 SbY4 定義的組成，其中X1、X2、X3、Y1、Y2、Y3和Y4代表相對的比例。X1、X2、X3、Y1、Y2、Y3和Y4中的每個大於或等於0，且總和等於1。化合物半導體可包含碳化矽、砷化鎵、砷化銦、磷化銦、一個或多個其他合適的化合物半導體或前述之組合。也可使用包含第II-VI族化合物半導體的其他合適的基底。
在一些實施例中，半導體基底100為絕緣層上覆半導體(semiconductor-on-insulator，SOI)基底的主動層。絕緣層上覆半導體基底可透過使用植氧分離(separation by implantation of oxygen，SIMOX)製程、晶圓接合製程、其他可應用的方法或前述之組合來製造。在一些其他實施例中，半導體基底100包含多層結構。舉例來說，半導體基底100包含形成於塊狀矽層上的矽鍺層。
依據一些實施例，如第2A圖所示，具有多個半導體層的半導體堆疊物形成於半導體基底100上方。在一些實施例中，半導體堆疊物包含多個半導體層102a、102b、102c和102d，且半導體堆疊物也包含多個半導體層104a、104b、104c和104d。在一些實施例中，如第2A圖所示，半導體層102a-102d和半導體層104a-104d交替排列。
在一些實施例中，半導體層102a用作犧牲基底層，且將在後續製程中被介電應力材料取代。在一些實施例中，半導體層104a作為保護層以防止在其上的半導體層102b在後續製造過程期間被損壞。在一些實施例中，半導體層104a比半導體層104b、104c或104d更薄。在一些實施例中，半導體層102b-102d作為將在後續製程中被移除的犧牲層，以釋放半導體層104b-104d。半導體層104b-104d可作為一個或多個電晶體的通道結構。
如第2A圖所示，半導體層104a具有厚度T1 ，且半導體層104b具有厚度T2 。在一些實施例中，厚度T2 大於厚度T1 。厚度T1 可在約2nm至約6nm的範圍中。舉例來說，厚度T1 為約4nm。厚度T1 與厚度T2 的比例(T1 /T2 )可在約2/5至約2/3的範圍中。
在一些實施例中，每個半導體層102a-102d和半導體層104b-104d具有大致相同的厚度。在一些實施例中，每個半導體層104b-104d比每個半導體層102a-102d更厚。在一些其他實施例中，每個半導體層102a-102d比每個半導體層104b-104d更厚。
在一些實施例中，半導體層102a-102d和半導體層104a-104d由不同材料製成。在一些實施例中，半導體層102a-102d由矽鍺或鍺製成或包含矽鍺或鍺，而半導體層104a-104d由矽製成或包含矽。
在一些實施例中，半導體層102a具有與半導體層102b、102c或102d不同的鍺原子濃度。在一些實施例中，半導體層102a具有比半導體層102b、102c或102d更低的鍺原子濃度。半導體層102a的鍺原子濃度可在約10%至約20%的範圍中。半導體層102b、102c或102d的鍺原子濃度可在約25%至約35%的範圍中。半導體層102a較低的鍺原子濃度使半導體層102a能夠具有與半導體層102b、102c或102d不同的蝕刻選擇性。
在一些實施例中，半導體層102a-102d和半導體層104a-104d透過使用多個磊晶成長操作形成。每個半導體層102a-102d和半導體層104a-104d可透過使用選擇性磊晶成長(selective epitaxial growth，SEG)製程、化學氣相沉積(chemical vapor deposition，CVD)製程(例如氣相磊晶(vapor-phase epitaxy，VPE)製程、低壓化學氣相沉積(low pressure CVD，LPCVD)製程及/或超高真空化學氣相沉積(ultra-high vacuum CVD，UHV-CVD)製程)、分子束磊晶製程、一個或多個其他可應用的製程或前述之組合形成。在一些實施例中，半導體層102a-102d和半導體層104a-104d在相同的製程腔體中原位成長。在一些實施例中，在相同的製程腔體中交替且依序地進行半導體層102a-102d的成長和半導體層104a-104d的成長，以完成半導體堆疊物的形成。在一些實施例中，在完成半導體堆疊物的磊晶成長之前，不打破製程腔體的真空。
之後，依據一些實施例，如第2B圖所示，硬遮罩元件形成於半導體堆疊物上方以輔助半導體堆疊物的後續圖案化。使用一個或多個蝕刻製程以將半導體堆疊物圖案化為鰭結構106A和106B。如第2B圖所示，部分移除半導體堆疊物以形成溝槽112。每個鰭結構106A和106B可包含半導體層102a-102d和102a-102d的一部分和半導體鰭101A和101B。在用於形成鰭結構106A和106B的蝕刻製程期間，也可部分移除半導體基底100。保留的半導體基底100的突出部分形成半導體鰭101A和101B。
每個硬遮罩元件可包含第一遮罩層108和第二遮罩層110。第一遮罩層108和第二遮罩層110可由不同材料製成。在一些實施例中，第一遮罩層108由對半導體層104d具有良好黏著性的材料製成。第一遮罩層108可由氧化矽、氧化鍺、氧化矽鍺、一個或多個其他合適的材料或前述之組合製成。在一些實施例中，第二遮罩層110由對半導體層102a-102d和104a-104d具有良好蝕刻選擇性的材料製成。第二遮罩層110由氮化矽、氮氧化矽、碳化矽、一個或多個其他合適的材料或前述之組合製成。
第1A-1B圖為依據一些實施例之形成半導體裝置結構的製程的各個階段的上視圖。在一些實施例中，如第1A圖所示，鰭結構106A和106B的延伸方向大致彼此平行。在一些實施例中，第2B圖為沿第1A圖的線2B-2B截取的結構的剖面示意圖。
依據一些實施例，如第2C圖所示，形成隔離結構114以圍繞鰭結構106A和106B。在一些實施例中，一個或多個介電層沉積於鰭結構106A和106B以及半導體基底100上方以過填充溝槽112。介電層可由氧化矽、氮氧化矽、硼矽酸鹽玻璃(borosilicate glass，BSG)、磷矽酸鹽玻璃(phosphoric silicate glass，PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、氟矽酸鹽玻璃(fluorinated silicate glass，FSG)、低介電常數材料、多孔介電材料、一個或多個其他合適的材料或前述之組合製成。介電層可透過使用可流動化學氣相沉積(flowable chemical vapor deposition，FCVD)製程、原子層沉積(atomic layer deposition，ALD)製程、化學氣相沉積(CVD)製程、一個或多個其他可應用的製程或前述之組合沉積。
之後，使用平坦化製程以部分移除介電層。硬遮罩元件(包含第一遮罩層108和第二遮罩層110)也可作為平坦化製程的停止層。平坦化製程可包含化學機械研磨(chemical mechanical polishing，CMP)製程、研磨製程、乾研磨製程、蝕刻製程、一個或多個其他可應用的製程或前述之組合。之後，使用一個或多個回蝕刻製程以部分移除介電層。因此，介電層的剩下部分形成隔離結構114。如第2C圖所示，鰭結構106A和106B的上部從隔離結構114的頂表面突出。
在一些實施例中，如第2C圖所示，仔細控制用於形成隔離結構114的回蝕刻製程，以確保隔離結構114的頂表面低於半導體層102a的頂表面。因此，暴露出半導體層102a的側壁暴露出來而不被隔離結構114覆蓋，其有助於半導體層102a的後續移除製程。之後，移除硬遮罩元件(包含第一遮罩層108和第二遮罩層110)。或者，在一些其他實施例中，在平坦化製程及/或回蝕刻製程期間移除或消耗硬遮罩元件。
之後，依據一些實施例，如第1B圖所示，形成虛設閘極堆疊物120A和120B延伸橫跨鰭結構106A和106B。在一些實施例中，第2D圖為沿第1B圖的線2D-2D截取的結構的剖面示意圖。第3A-3N圖為依據一些實施例之形成半導體裝置結構的製程的各個階段的剖面示意圖。在一些實施例中，第3A圖為沿第1B圖的線3A-3A截取的結構的剖面示意圖。
依據一些實施例，如第1B、2D和3A圖所示，形成虛設閘極堆疊物120A和120B以部分覆蓋並延伸橫跨鰭結構106A和106B。在一些實施例中，虛設閘極堆疊物120A和120B環繞鰭結構106A和106B。如第2D圖所示，虛設閘極堆疊物120B延伸橫跨並環繞鰭結構106A和106B。
如第2D和3A圖所示，每個虛設閘極堆疊物120A和120B包含虛設閘極介電層116和虛設閘極電極118。虛設閘極介電層116可由氧化矽製成或包含氧化矽。虛設閘極電極118可由多晶矽製成或包含多晶矽。在一些實施例中，虛設閘極介電材料層和虛設閘極電極層依序地沉積於隔離結構114以及鰭結構106A和106B上方。虛設閘極介電材料層可透過使用原子層沉積製程、化學氣相沉積製程、一個或多個其他可應用的製程或前述之組合沉積。虛設閘極電極層可透過使用化學氣相沉積製程沉積。之後，將虛設閘極介電材料層和虛設閘極電極層圖案化以形成虛設閘極堆疊物120A和120B。
在一些實施例中，使用包含遮罩層122和124的硬遮罩元件以輔助用於形成虛設閘極堆疊物120A和120B的圖案化製程。透過硬遮罩元件作為蝕刻遮罩，使用一個或多個蝕刻製程以部分移除虛設閘極介電材料層和虛設閘極電極層。因此，虛設閘極介電材料層和虛設閘極電極層的剩下部分分別形成虛設閘極堆疊物120A和120B的虛設閘極介電層116和虛設閘極電極118。
之後，依據一些實施例，如第3B圖所示，間隔層126和128沉積於第3A圖所示的結構上方。間隔層126和128沿虛設閘極堆疊物120A和120B的側壁延伸。間隔層126和128由不同的材料製成。間隔層126可由具有低介電常數的介電材料製成。間隔層126可由碳化矽、碳氧化矽、氧化矽、一個或多個其他合適的材料或前述之組合製成或包含前述材料。間隔層128可由可在後續製程期間為閘極結構提供更多保護的介電材料製成。間隔層128可具有比間隔層126更大的介電常數。間隔層128可由氮化矽、氮氧化矽、含碳的氮化矽、含碳的氮氧化矽、一個或多個其他合適的材料或前述之組合製成。間隔層126和128可透過使用化學氣相沉積製程、原子層沉積製程、物理氣相沉積(physical vapor deposition，PVD)製程、一個或多個其他可應用的製程或前述之組合依序地沉積。
依據一些實施例，如第3C圖所示，部分移除間隔層126和128。可使用一個或多個非等向性蝕刻製程以部分移除間隔層126和128。因此，間隔層126和128的剩下部分分別形成間隔元件126’和128’。 如第3C圖所示，間隔元件126’和128’沿虛設閘極堆疊物120A和120B的側壁延伸。
部分移除鰭結構106A和106B以形成用於容納之後將形成的磊晶結構(例如源極/汲極結構)的凹口130。依據一些實施例，如第3C圖所示，部分移除鰭結構106A以形成凹口130。使用一個或多個蝕刻製程以形成凹口130。在一些實施例中，使用乾蝕刻製程以形成凹口130。或者，可使用溼蝕刻製程以形成凹口130。在一些實施例中，每個凹口130穿過鰭結構106A。在一些實施例中，如第3C圖所示，凹口130更延伸至半導體鰭101A中。在一些實施例中，間隔元件126’和128’以及凹口130透過使用相同的蝕刻製程同時形成。
在一些實施例中，每個凹口130具有傾斜的側壁。凹口130的上部比凹口130的下部更大(或更寬)。在這些情況中，由於凹口130的輪廓的緣故，上方半導體層(例如半導體層104d)比下方半導體層(例如半導體層104b)更短。
然而，本發明實施例具有許多變化。在一些其他實施例中，凹口130具有大致垂直的側壁。在這些情況中，由於凹口130的輪廓的緣故，上方半導體層(例如半導體層104d)與下方半導體層(例如半導體層104b)大致等寬。
依據一些實施例，如第3D圖所示，橫向蝕刻半導體層102b-102d。因此，半導體層102b-102d的邊緣從半導體層104a-104d的邊緣後退。如第3D圖所示，由於橫向蝕刻半導體層102b-102d，因此形成凹口132。凹口132可用於容納之後將形成的內部間隙壁。半導體層102b-102d可透過使用溼蝕刻製程、乾蝕刻製程或前述之組合橫向蝕刻。
如上所述，在一些實施例中，半導體層102a具有比半導體層102b、102c或102d更低的鍺原子濃度。在橫向蝕刻半導體層102b-102d期間，可輕微(或大致沒有)蝕刻半導體層102a。因此，依據一些實施例，如第3D圖所示，在半導體層102a的側壁上大致不形成凹口。
在橫向蝕刻半導體層102b-102d期間，也可輕微蝕刻半導體層104a-104d。因此，如第3D圖所示，部分蝕刻半導體層104a-104d的邊緣部分，且因此收縮以變成邊緣元件105a-105d。如第3D圖所示，每個半導體層104a-104d的邊緣元件105a-105d比半導體層104a-104d的對應內部更薄。在一些實施例中，每個邊緣元件105a比其他的上方邊緣元件(例如邊緣元件105b-105d)更薄。
依據一些實施例，如第3E圖所示，間隔層134沉積於第3D所示的結構上方。間隔層134覆蓋虛設閘極堆疊物120A和120B並過填充凹口132。間隔層134可由含碳的氮化矽(SiCN)、含碳的氮氧化矽(SiOCN)、含碳的氧化矽(SiOC)、一個或多個其他合適的材料或前述之組合製成或包含前述材料。間隔層134可透過使用化學氣相沉積製程、原子層沉積製程、一個或多個其他可應用的製程或前述之組合沉積。
依據一些實施例，如第3F圖所示，使用蝕刻製程以部分移除間隔層134。如第3F圖所示，間隔層134的剩下部分形成內部間隙壁136。蝕刻製程可包含乾蝕刻製程、溼蝕刻製程或前述之組合。
內部間隙壁136覆蓋原先透過凹口132暴露的半導體層102b-102d的邊緣。內部間隙壁136可用於防止後續形成的磊晶結構(其作為例如源極/汲極結構)在後續的半導體層102b-102d的移除製程期間受到損壞。內部間隙壁136也可用於降低後續形成的源極/汲極結構與閘極堆疊物之間的寄生電容。因此，可改善半導體裝置結構的操作速度。
在一些實施例中，如第3F圖所示，在用於形成內部間隙壁136的蝕刻製程之後，半導體鰭101A原先被間隔層134覆蓋的部分透過凹口130暴露出來。相似地，如第3F圖所示，原先被間隔層134覆蓋的半導體層102a的側壁也透過凹口130暴露出來。防止內部間隙壁136形成於半導體層102a的側壁上，這有助於後續的半導體層102a的移除製程。
依據一些實施例，如第2E和3G圖所示，移除半導體層102a以在半導體層104a與半導體鰭101A或101B之間形成凹口302。由於虛設閘極堆疊物120A和120B的支撐的緣故，因此即使移除半導體層102a，也能防止鰭結構106A和106B掉落。半導體層102a可透過使用乾蝕刻製程、溼蝕刻製程或前述之組合移除。
如第3G圖所示，由於內部間隙壁136和半導體層104a的保護(作為保護層)的緣故，因此防止半導體層102b-102d在移除半導體層102a的期間被蝕刻。在一些實施例中，如第2E和3G圖所示，由於在移除半導體層102a的期間也輕微蝕刻半導體層104a和邊緣元件105a，因此半導體層104a和邊緣元件105a變得更薄。
依據一些實施例，如第2F和3H圖所示，介電應力結構304形成於凹口302中。如第2D-2F和3F-3H圖所示，以介電應力結構304取代半導體層102a(其作為犧牲基底層)。在一些實施例中，介電應力結構304由如果進行退火會收縮或變得更緻密的介電材料製成。介電應力結構304可由氮化矽(SiN)、含碳的氮化矽(SiCN)、含碳的氮氧化矽(SiOCN)、含碳的氧化矽(SiOC)、一個或多個其他合適的材料或前述之組合製成或包含前述材料。在一些實施例中，介電應力結構304由不同於內部間隙壁136的材料製成。或者，在一些其他實施例中，介電應力結構304和內部間隙壁136由相同材料製成。
在一些實施例中，介電應力層沉積於第3G或2E圖所示的結構上方以填充凹口302。介電應力層也可沿凹口130的側壁以及虛設閘極堆疊物120A和120B的頂部延伸。介電應力層可透過使用原子層沉積製程、化學氣相沉積製程、可流動化學氣相沉積製程、一個或多個其他可應用的製程或前述之組合沉積。之後，使用非等向性蝕刻製程以部分移除介電應力層。因此，大致移除介電應力層在凹口302之外的部分。如第2F和3H圖所示，介電應力層的剩下部分形成介電應力結構304。
依據一些實施例，如第3I圖所示，磊晶結構138形成於虛設閘極堆疊物120A和120B旁。在一些實施例中，如第3I圖所示，磊晶結構138填充凹口130 。在一些其他實施例中，磊晶結構138過填充凹口130。在這些情況中，磊晶結構138的頂表面可高於虛設閘極介電層116的頂表面。在一些其他實施例中，磊晶結構138部分填充凹口130。
在一些實施例中，磊晶結構138連接至半導體層104a-104d。每個半導體層104a-104d在磊晶結構138的兩者之間。在一些實施例中，磊晶結構138作為源極/汲極結構。在一些實施例中，磊晶結構138為p型摻雜區。磊晶結構138可包含磊晶成長矽鍺(SiGe)、磊晶成長矽或其他合適的磊晶成長半導體材料。
在一些實施例中，磊晶結構138透過使用選擇性磊晶成長(SEG)製程、化學氣相沉積製程(例如氣相磊晶(VPE)製程、低壓化學氣相沉積(LPCVD)製程及/或超高真空化學氣相沉積(UHV-CVD)製程)、分子束磊晶製程、一個或多個其他可應用的製程或前述之組合形成。
在一些實施例中，磊晶結構138摻雜一個或多個合適的摻雜物。舉例來說，磊晶結構138為SiGe源極/汲極部件或摻雜硼(B)、鎵(Ga)、銦(In)或其他合適的摻雜物的Si源極/汲極部件。
在一些實施例中，如第3I圖所示，在形成磊晶結構138之前，形成隔離元件137以填充凹口130的底部。隔離元件137用於防止或減少來自磊晶結構138的漏電流。在一些實施例中，隔離元件137由半導體材料製成。隔離元件137可由矽鍺、矽、一個或多個其他合適的材料或前述之組合製成或包含前述材料。在一些實施例中，隔離元件137的摻雜濃度遠低於磊晶結構138的摻雜濃度。因此，來自磊晶結構138的電流透過隔離元件137隔離並被防止進入半導體鰭101A或101B。在一些其他實施例中，隔離元件137大致不含有摻雜物。在這些情況中，隔離元件137的摻雜濃度大致等於零。
在一些實施例中，隔離元件137和磊晶結構138在相同的製程腔體中原位形成，在形成隔離元件137之後及在形成磊晶結構138之前，不打破製程腔體的真空。
在一些實施例中，磊晶結構138在磊晶成長期間原位摻雜。用於形成磊晶結構138的初始反應氣體混合物含有摻雜物。在一些其他實施例中，在磊晶結構138的成長期間，不對磊晶結構138進行摻雜。反之，在形成磊晶結構138之後，在後續製程中對磊晶結構138進行摻雜。在一些實施例中，摻雜透過使用離子佈植製程、電漿浸沒離子佈植製程、氣相及/或固相源擴散製程、一個或多個其他可應用的製程或前述之組合達成。在一些實施例中，將磊晶結構138進一步暴露於一個或多個退火製程以活化摻雜物。舉例來說，使用快速熱退火製程。
依據一些實施例，如第3J圖所示，形成接觸蝕刻停止層139和介電層140以覆蓋磊晶結構138並圍繞虛設閘極堆疊物120A和120B。接觸蝕刻停止層139可由氮化矽、氮氧化矽、碳化矽、氧化鋁、一個或多個其他合適的材料或前述之組合製成或包含前述材料。介電層140可由氧化矽、氮氧化矽、硼矽酸鹽玻璃(BSG)、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、氟矽酸鹽玻璃(FSG)、低介電常數材料、多孔介電材料、一個或多個其他合適的材料或前述之組合製成或包含前述材料。
在一些實施例中，蝕刻停止材料層和介電材料層依序沉積於第3I圖所示的結構上方。蝕刻停止材料層可透過使用化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程、一個或多個其他可應用的製程或前述之組合沉積。介電材料層可透過使用可流動化學氣相沉積製程、化學氣相沉積製程、原子層沉積製程、一個或多個其他可應用的製程或前述之組合沉積。
之後，使用平坦化製程以部分移除蝕刻停止材料層和介電材料層。因此，蝕刻停止材料層和介電材料層的剩下部分分別形成接觸蝕刻停止層139和介電層140。平坦化製程可包含化學機械研磨製程、研磨製程、蝕刻製程、乾研磨製程、一個或多個其他可應用的製程或前述之組合。在一些實施例中，在平坦化製程期間移除遮罩層122和124。在一些實施例中，在平坦化製程之後，接觸蝕刻停止層139、介電層140和虛設閘極電極118的頂表面大致共平面。
依據一些實施例，如第2G和3K圖所示，使用一個或多個蝕刻製程以移除虛設閘極堆疊物120A和120B而形成溝槽142。溝槽142暴露出原先由虛設閘極堆疊物120A和120B以及磊晶結構138覆蓋的介電應力結構304以及半導體層102b-102d和104a-104d。
依據一些實施例，如第2H和3L圖所示，移除半導體層102b-102d(其作為犧牲層)以形成凹口144。在一些實施例中，使用蝕刻製程以移除半導體層102b-102d。由於高蝕刻選擇性的緣故，因此輕微(或大致沒有)蝕刻半導體層104b-104d。如第2H和3L圖所示，半導體層104b-104d的剩下部分形成鰭結構106A和106B的多個半導體奈米結構104b’-104d’。半導體奈米結構104b’-104d’由半導體層104b-104d的剩下部分建構或製成。懸置於半導體鰭101A或101B上方的半導體奈米結構104b’-104d’可作為電晶體的通道結構。
在一些實施例中，用於移除半導體層102b-102d的蝕刻劑也輕微移除形成半導體奈米結構104b’-104d’的半導體層104b-104d。因此，在移除半導體層102b-102d之後，得到的半導體奈米結構104b’-104d’變得更薄。在一些實施例中，由於其他元件圍繞邊緣元件105b-105d，因此防止蝕刻劑到達並蝕刻邊緣元件105b-105d，故每個半導體奈米結構104b’-104d’比邊緣元件105b-105d更薄。
在一些實施例中，用於移除半導體層102b-102d的蝕刻劑蝕刻通過比半導體層104b、104c或104d更薄的半導體層104a。因此，暴露出介電應力結構304。在一些實施例中，如第3L圖所示，仍保留而不完全移除邊緣元件105a。
在移除半導體層102b-102d(其作為犧牲層)之後，形成凹口144。凹口144連接至溝槽142並圍繞每個半導體奈米結構104b’-104d’。如第3L圖所示，即使在半導體奈米結構104b’-104d’之間形成凹口144，半導體奈米結構104b’-104d’仍透過磊晶結構138維持。因此，在移除半導體層102b-102d(其作為犧牲層)之後，防止釋放的半導體奈米結構104b’-104d’掉落。
在移除半導體層102b-102d(其作為犧牲層)期間，內部間隙壁136保護磊晶結構138免於被蝕刻或損壞。改善了半導體裝置結構的品質和可靠性。
如上所述，在一些實施例中，如第2A圖所示，半導體層104a(之後在第2E和3G圖顯示的製程期間作為半導體層102b的保護層)的厚度T1 與半導體層104b(之後變成半導體奈米結構104b’)的厚度T2 的比例(T1 /T2 )可在約2/5至約2/3的範圍中。在一些情況中，厚度比例(T1 /T2 )小於約2/5，有著­厚度T1 的半導體層104a可能太薄。因此，如第2E和3G圖顯示之在移除半導體層102a(其作為犧牲基底層)的期間，可破壞或完全移除半導體層104a，使在半導體層104a之上的半導體層102b暴露於蝕刻劑。可能損壞或移除半導體層102b。因此，之後形成的介電應力結構304可佔據設置以容納半導體層102b的空間。後續製程可能變得難以進行。
在一些其他情況中，如果厚度比例(T1 /T2 )大於約2/3，則有著­厚度T1 的半導體層104a可能太厚。因此，可能需要額外或較強的蝕刻製程用於第3L圖顯示的製程，以暴露出介電應力結構304。製程時間可變得更長。額外或較強的蝕刻製程也可能損壞已形成的其他元件(例如通道結構)。可負面地影響半導體裝置結構的效能。
依據一些實施例，如第2I和3M圖所示，將介電應力結構304退火以形成退火介電應力結構306。可使用熱操作以形成退火介電應力結構306。熱操作可在溫度約500°C至約900°C的範圍中進行。或者，熱操作可在溫度約700°C至約800°C的範圍中進行。熱操作時間可在約0.5小時至約4小時的範圍中。熱操作可在含氧環境下進行。含氧環境可包含氧氣。
在熱操作之後，介電應力結構304可“收縮”並轉變為退火介電應力結構306。相較於介電應力結構304，退火介電應力結構306可變得更緻密。在一些實施例中，每個退火介電應力結構306變得比尚未轉變為退火介電應力結構306的介電應力結構304更薄。
由於在介電應力結構304轉變為退火介電應力結構306期間發生收縮的緣故，退火介電應力結構306可對磊晶結構138施加拉伸應力，導致退火介電應力結構306旁的磊晶結構138彼此稍微靠近。作為回應，磊晶結構138可對作為通道結構的半導體奈米結構104b’-104d’施加壓縮應力。因此，可增加電洞載子移動率。因此，顯著地改善半導體裝置結構的效能。在一些實施例中，半導體奈米結構104b’-104d’作為p型金屬氧化物半導體場效電晶體的通道結構。
依據一些實施例，如第2I和3M圖所示，在用於形成退火介電應力結構306的熱操作期間，也可將半導體奈米結構104b’-104d’的表面部分以及暴露的半導體鰭101A和101B氧化以形成氧化元件148。氧化元件148可由不同於退火介電應力結構306的材料製成。氧化元件148可由氧化矽、氧化鍺、一個或多個其他合適的材料或前述之組合製成或包含前述材料。
在一些實施例中，如第3M圖所示，在用於形成退火介電應力結構306的熱操作期間，也將邊緣元件105a氧化以形成氧化邊緣元件105a’。氧化邊緣元件105a’為由氧化矽、氧化鍺、一個或多個其他合適的材料或前述之組合製成或包含前述材料的介電元件。在一些實施例中，如第3M圖所示，每個氧化邊緣元件105a’直接接觸對應的內部間隙壁136、對應的磊晶結構138及/或對應的退火介電應力結構306。
依據一些實施例，如第2J和3N圖所示，移除氧化元件148。在移除氧化元件148之後，半導體奈米結構104b’-104d’可變得更薄或更窄。氧化元件148可透過使用蝕刻製程移除。蝕刻製程也可部分地移除退火介電應力結構306。如第3N圖所示，蝕刻製程也可部分地移除氧化邊緣元件105a’。 依據一些實施例，如第3N圖所示，在蝕刻製程之後，氧化邊緣元件105a’從內部間隙壁136的內部側壁後退。
依據一些實施例，如第2K和3O圖所示，形成金屬閘極堆疊物156A和156B以填充溝槽142。金屬閘極堆疊物156A和156B延伸至凹口144中以環繞每個半導體奈米結構104b’-104d’。在一些實施例中，如第2K和3O圖所示，每個退火介電應力結構306直接接觸對應的半導體鰭101A或101B、對應的磊晶結構138及/或對應的金屬閘極堆疊物156A或156B。
每個金屬閘極堆疊物156A和156B包含多個金屬閘極堆疊物。每個金屬閘極堆疊物156A和156B可包含閘極介電層150、功函數層152和導電填充物154。在一些實施例中，金屬閘極堆疊物156A和156B的形成包含在介電層140上方沉積多個金屬閘極堆疊物層，以填充溝槽142和凹口144。金屬閘極堆疊物層延伸至凹口144中以環繞每個半導體奈米結構104b’-104d’。
在一些實施例中，閘極介電層150由有著高介電常數(high-K)的介電材料製成或包含高介電常數的介電材料。閘極介電層150可由氧化鉿、氧化鋯、氧化鋁、二氧化鋯-氧化鋁合金、氧化鉿矽、氮氧化鉿矽、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯、一個或多個其他合適的高介電常數材料或前述之組合製成或包含前述材料。閘極介電層150可透過使用原子層沉積製程、化學氣相沉積製程、一個或多個其他可應用的製程或前述之組合沉積。
在一些實施例中，在形成閘極介電層150之前，界面層形成於半導體奈米結構104b’-104d’的表面上。界面層非常薄且由例如氧化矽或氧化鍺製成。在一些實施例中，界面層透過在半導體奈米結構104b’-104d’的表面上施加氧化劑來形成。舉例來說，可在半導體奈米結構104b’-104d’的表面上施加或提供含過氧化氫液體以形成界面層。
可使用功函數層152以提供所期望之電晶體的功函數，以增強裝置效能，其包含改善的臨界電壓。在一些實施例中，功函數層152用於形成p型金屬氧化物半導體裝置。功函數層152為p型功函數層。p型功函數層能夠提供適用於裝置的功函數值，例如等於或大於約4.8eV。
p型功函數層可包含金屬、金屬碳化物、金屬氮化物或前述之組合。舉例來說，p型金屬包含氮化鉭、氮化鎢、鈦、氮化鈦、一個或多個其他合適的材料或前述之組合。
功函數層152也可由鉿、鋯、鈦、鉭、鋁、金屬碳化物(碳化鉿、碳化鋯、碳化鈦、碳化鋁)、鋁化物、釕、鈀、鉑、鈷、鎳、導電金屬氧化物或前述之組合製成或包含前述材料。可微調功函數層152的厚度及/或組成以調整功函數水平。
功函數層152可透過使用原子層沉積製程、化學氣相沉積製程、物理氣相沉積製程、電鍍製程、無電電鍍製程、一個或多個其他可應用的製程或前述之組合沉積於閘極介電層150上方。
在一些實施例中，阻障層在功函數層152之前形成，以作為閘極介電層150及後續形成的功函數層152之間的界面。阻障層也可用於防止閘極介電層150與後續形成的功函數層152之間的擴散。阻障層可由含金屬材料製成或包含含金屬材料。含金屬材料可包含氮化鈦、氮化鉭、一個或多個其他合適的材料或前述之組合。阻障層可透過使用原子層沉積製程、化學氣相沉積製程、物理氣相沉積製程、電鍍製程、無電電鍍製程、一個或多個其他可應用的製程或前述之組合沉積。
在一些實施例中，導電填充物154由金屬材料製成或包含金屬材料。金屬材料可包含鎢、鋁、銅、鈷、一個或多個其他合適的材料或前述之組合。用於形成導電填充物154的導電層可透過使用化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程、電鍍製程、無電電鍍製程、旋塗製程、一個或多個其他可應用的製程或前述之組合沉積於功函數層152上方。
在一些實施例中，阻擋層在用於形成導電填充物154的導電層形成之前形成於功函數層152上方。阻擋層可用於防止後續形成的導電層擴散或穿透至功函數層152中。阻擋層可由氮化鉭、氮化鈦、一個或多個其他可應用的材料或前述之組合製成或包含前述材料。阻擋層可透過使用原子層沉積製程、物理氣相沉積製程、電鍍製程、無電電鍍製程、一個或多個其他可應用的製程或前述之組合沉積。
之後，依據一些實施例，進行平坦化製程以移除金屬閘極堆疊物層在溝槽142之外的部分。因此，金屬閘極堆疊物層的剩下部分形成金屬閘極堆疊物156A和156B，如第2K和3O圖所示。在一些實施例中，由於凹口144小且已填充其他元件(例如閘極介電層150和功函數層152)，因此導電填充物154不延伸至凹口144中。然而，本發明實施例不限於此。在一些其他實施例中，導電填充物154的一部分延伸至凹口144中，特別是在可具有較大空間的下方凹口144。
在一些實施例中，磊晶結構138延伸超出退火介電應力結構306的頂表面。在一些實施例中，磊晶結構138延伸超出退火介電應力結構306與金屬閘極堆疊物156A或156B之間的界面。在一些實施例中，磊晶結構138更延伸超出退火介電應力結構306的底表面。因此，退火介電應力結構306可更容易地對磊晶結構138施加拉伸應力。因此，磊晶結構138可對作為通道結構的半導體奈米結構104b’-104d’施加壓縮應力。因此，顯著地改善半導體裝置結構的效能。
在一些實施例中，如第3O圖所示，每個退火介電應力結構306延伸超出對應的金屬閘極堆疊物156A或156B的兩側邊緣。半導體奈米結構104b’-104d’位於對應的退火介電應力結構306正上方。每個退火介電應力結構306本身也可幫助對半導體奈米結構104b’-104d’施加壓縮應力。顯著地改善了半導體裝置結構的效能。
在一些實施例中，在形成磊晶結構138之後，將介電應力結構304退火以形成退火介電應力結構306。然而，本發明實施例不限於此。可對本發明實施例作許多變化及/或修改。在一些其他實施例中，在形成磊晶結構138之前，將介電應力結構304退火以形成退火介電應力結構306。
第4A-4F圖為依據一些實施例之形成半導體裝置結構的製程的各個階段的剖面示意圖。如第4A圖所示，形成或接收相同或相似於第3H圖所示的結構。
依據一些實施例，如第4B圖所示，將介電應力結構304退火以形成退火介電應力結構306。可使用第2I和3M圖顯示的熱操作以形成退火介電應力結構306。在一些實施例中，由於暴露於凹口130的邊緣元件105a的側壁表面非常小，因此大致不氧化或輕微氧化邊緣元件105a。
之後，依據一些實施例，如第4C圖所示，相似於第3I圖顯示的實施例，形成隔離元件137和磊晶結構138。接著，依據一些實施例，如第4D圖所示，相似於第3J圖顯示的實施例，形成接觸蝕刻停止層139和介電層140。
依據一些實施例，如第4E圖所示，相似於第3K-3L圖顯示的實施例，移除虛設閘極堆疊物120A和120B以及半導體層102b-102d。因此，形成半導體奈米結構104b’-104d’。在移除半導體層102b-102d期間，消耗半導體層104a，暴露出退火介電應力結構306。在一些實施例中，如第4E圖所示，每個邊緣元件105a保留在對應的內部間隙壁136與對應的退火介電應力結構306之間。
之後，依據一些實施例，如第4F圖所示，相似於第3O圖顯示的實施例，形成金屬閘極堆疊物156A和156B。在一些實施例中，每個邊緣元件105a直接接觸對應的退火介電應力結構306和對應的內部間隙壁136。
然而，本發明實施例不限於此。在一些其他實施例中，第4B圖顯示的退火製程使用更高的溫度或更長的操作時間。即使邊緣元件105a的暴露表面面積小，也將邊緣元件105a氧化以形成氧化邊緣元件。因此，在後續製程之後，形成相同或相似於第3O圖的結構。
在一些實施例中，每個退火介電應力結構306透過氧化邊緣元件105a’(如第3O圖所示)或邊緣元件105a(如第4F圖所示)與對應的內部間隙壁136隔開。然而，本發明實施例不限於此。可對本發明實施例作許多變化及/或修改。在一些其他實施例中，每個退火介電應力結構306直接接觸一個或多個內部間隙壁136。
第5A-5C圖為依據一些實施例之形成半導體裝置結構的製程的各個階段的剖面示意圖。如第5A圖所示，形成或接收相同或相似於第3F圖所示的結構。
依據一些實施例，如第5B圖所示，相似於第3G圖顯示的實施例，移除半導體層102a以形成凹口302。由於內部間隙壁136和半導體層104a的保護(其作為保護層)的緣故，防止半導體層102b-102d在移除半導體層102a的期間被蝕刻。在一些實施例中，如第5B圖所示，由於在移除半導體層102a的期間也蝕刻半導體層104a和邊緣元件105a，因此半導體層104a變得更薄，且移除邊緣元件105a。如第5B圖所示，一些內部間隙壁136的底表面透過凹口302暴露出來。
之後，依據一些實施例，進行相似於第3H-3O或4A-4F圖顯示的製程。因此，形成第5C圖所示的結構。如第5C圖所示，每個退火介電應力結構306直接接觸一些內部間隙壁136、一些磊晶結構138及/或半導體鰭101A或101B。
可對本發明實施例作許多變化及/或修改。第6A-6B圖為依據一些實施例之形成半導體裝置結構的製程的各個階段的剖面示意圖。如第6A圖所示，形成相似於第2C圖的結構。如第6A圖所示，隔離結構114的頂表面高於半導體層102a的頂表面。雖然半導體層104a和隔離結構114覆蓋半導體層102a，但是用於移除半導體層102a的蝕刻劑仍可透過凹口130(相似於第3F-3G圖顯示的實施例)到達半導體層102a。
之後，依據一些實施例，進行相似於第2D-2K圖顯示的製程。因此，形成第6B圖所示的結構。依據一些實施例，如第6B圖所示，退火介電應力結構306的頂表面低於隔離結構114的頂表面。
可對本發明實施例作許多變化及/或修改。第7A-7B圖為依據一些實施例之形成半導體裝置結構的製程的各個階段的剖面示意圖。
如第7A圖所示，形成相似於第3H圖的結構。在一些實施例中，介電應力結構304並未完全填充凹口302。因此，依據一些實施例，如第7A圖所示，一個或多個接縫702(或空隙)形成於介電應力結構304中。
之後，依據一些實施例，進行相似於第3I-3O圖顯示的製程。因此，形成第7B圖所示的結構。依據一些實施例，如第7B圖所示，在將介電應力結構304退火以變為退火介電應力結構306之後，接縫702(或空隙)變得更小，並形成接縫702’(或空隙)。
本發明實施例形成有著在通道結構之下的介電應力結構的半導體裝置結構。閘極堆疊物環繞通道結構。舉例來說，半導體裝置結構包含透過金屬閘極堆疊物環繞的多個通道結構的堆疊物。介電應力結構形成於通道結構之下。可使用熱操作將介電應力結構退火。介電應力結構可促使在通道結構旁的磊晶結構對通道結構施加應力(例如壓縮應力)。介電應力結構本身也能對通道結構施加應力(例如壓縮應力)。因此，可改善通道結構中的載子移動率。大大地改善半導體裝置結構的效能和可靠性。
依據一些實施例，提供半導體裝置結構。半導體裝置結構包含位於基底上方的多個半導體奈米結構以及位於基底上方的兩個磊晶結構。半導體奈米結構的每一者在磊晶結構之間，且磊晶結構為p型摻雜。半導體裝置結構也包含環繞半導體奈米結構的閘極堆疊物。半導體裝置結構更包含位於閘極堆疊物與基底之間的介電應力結構，磊晶結構延伸超出介電應力結構的頂表面。
在一些其他實施例中，其中閘極堆疊物環繞複數個半導體奈米結構的每一者。
在一些其他實施例中，其中介電應力結構由SiN、SiCN、SiOCN、SiOC或前述之組合製成。
在一些其他實施例中，其中兩個磊晶結構直接接觸介電應力結構。
在一些其他實施例中，上述半導體裝置結構更包含複數個內部間隙壁，其中複數個內部間隙壁的每一者位於閘極堆疊物與兩個磊晶結構的其中一者之間。
在一些其他實施例中，其中複數個內部間隙壁的其中一者直接接觸介電應力結構。
在一些其他實施例中，其中複數個內部間隙壁與介電應力結構由不同材料製成。
在一些其他實施例中，上述半導體裝置結構更包含介電元件位於複數個內部間隙壁與介電應力結構之間。
在一些其他實施例中，其中複數個半導體奈米結構由半導體材料製成，且介電元件由半導體材料的氧化物材料製成。
在一些其他實施例中，其中介電應力結構延伸超出閘極堆疊物的兩側邊緣。
依據一些實施例，提供半導體裝置結構。半導體裝置結構包含位於基底上方的半導體鰭以及懸置於半導體鰭上方的多個通道結構。半導體裝置結構也包含環繞通道結構的每一者的閘極堆疊物。半導體裝置結構更包含鄰接通道結構的磊晶結構。此外，半導體裝置結構包含位於半導體鰭與閘極堆疊物之間的介電應力結構，介電應力結構延伸超出閘極堆疊物的兩側邊緣。
在一些其他實施例中，上述半導體裝置結構更包含隔離結構圍繞半導體鰭，其中介電應力結構的頂表面高於隔離結構的頂表面。
在一些其他實施例中，其中介電應力結構直接接觸磊晶結構。
在一些其他實施例中，上述半導體裝置結構更包含內部間隙壁位於介電應力結構與複數個通道結構的其中一者之間，其中內部間隙壁直接接觸介電應力結構。
依據一些實施例，提供半導體裝置結構的形成方法，此方法包含在半導體基底上方形成犧牲基底層，以及在犧牲基底層上方形成半導體堆疊物。半導體堆疊物具有多個犧牲層和多半導體層交替堆疊。此方法也包含將半導體堆疊物和犧牲基底層圖案化，以形成鰭結構，並形成虛設閘極堆疊物，以環繞鰭結構的一部分。此方法更包含以介電應力結構取代犧牲基底層。此外，此方法包含移除虛設閘極堆疊物和犧牲層，以釋放多個半導體奈米結構，半導體奈米結構由複數個半導體層的剩下部分組成。此方法也包含形成金屬閘極堆疊物，以環繞半導體奈米結構的每一者。
在一些其他實施例中，上述方法更包含部分移除鰭結構，以形成凹口，凹口暴露出複數個半導體層和複數個犧牲層的側表面；形成複數個內部間隙壁以覆蓋複數個犧牲層的側表面；以及在形成複數個內部間隙壁之後，形成源極/汲極結構，以部分填充凹口。
在一些其他實施例中，上述方法更包含在形成源極/汲極結構之後以及在形成金屬閘極堆疊物之前，將介電應力結構退火。
在一些其他實施例中，上述方法更包含在形成源極/汲極結構之前，將介電應力結構退火。
在一些其他實施例中，上述方法更包含形成隔離結構以圍繞鰭結構的下部，其中犧牲基底層的頂表面高於隔離結構的頂表面。
在一些其他實施例中，其中犧牲基底層具有第一原子濃度的鍺，複數個犧牲層具有第二原子濃度的鍺，且第一原子濃度的鍺低於第二原子濃度的鍺。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更加了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明的發明精神與範圍。在不背離本發明的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。
100:半導體基底 101A,101B:半導體鰭 102a,102b,102c,102d,104a,104b,104c,104d:半導體層 104b’,104c’,104d’:半導體奈米結構 105a,105b,105c,105d:邊緣元件 105a’:氧化邊緣元件 106A,106B:鰭結構 108:第一遮罩層 110:第二遮罩層 112,142:溝槽 114:隔離結構 116:虛設閘極介電層 118:虛設閘極電極 120A,120B:虛設閘極堆疊物 122,124:遮罩層 126,128,134:間隔層 126’,128’:間隔元件 136:內部間隙壁 137:隔離元件 138:磊晶結構 139:接觸蝕刻停止層 140:介電層 144,130,132,302:凹口 148:氧化元件 150:閘極介電層 152:功函數層 154:導電填充物 156A,156B:金屬閘極堆疊物 304:介電應力結構 306:退火介電應力結構 702,702’:接縫 T1 ,T2 :厚度
根據以下的詳細說明並配合所附圖式可以更加理解本發明實施例。應注意的是，根據本產業的標準慣例，圖示中的各種部件(feature)並未必按照比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。 第1A-1B圖為依據一些實施例之形成半導體裝置結構的製程的各個階段的上視圖。 第2A-2K圖為依據一些實施例之形成半導體裝置結構的製程的各個階段的剖面示意圖。 第3A-3O圖為依據一些實施例之形成半導體裝置結構的製程的各個階段的剖面示意圖。 第4A-4F圖為依據一些實施例之形成半導體裝置結構的製程的各個階段的剖面示意圖。 第5A-5C圖為依據一些實施例之形成半導體裝置結構的製程的各個階段的剖面示意圖。 第6A-6B圖為依據一些實施例之形成半導體裝置結構的製程的各個階段的剖面示意圖。 第7A-7B圖為依據一些實施例之形成半導體裝置結構的製程的各個階段的剖面示意圖。
100:半導體基底
101A:半導體鰭
104b’,104c’,104d’:半導體奈米結構
105b,105c,105d:邊緣元件
105a’:氧化邊緣元件
106A:鰭結構
126’,128’:間隔元件
136:內部間隙壁
137:隔離元件
138:磊晶結構
139:接觸蝕刻停止層
140:介電層
150:閘極介電層
152:功函數層
154:導電填充物
156A,156B:金屬閘極堆疊物
306:退火介電應力結構

Claims (15)

  1. 一種半導體裝置結構，包括：複數個半導體奈米結構，位於一基底上方；兩個磊晶結構，位於該基底上方，其中該複數個半導體奈米結構的每一者在該兩個磊晶結構之間，且該兩個磊晶結構為p型摻雜；一閘極堆疊物，環繞該複數個半導體奈米結構；以及一介電應力結構，位於該閘極堆疊物與該基底之間，其中該兩個磊晶結構延伸超出該介電應力結構的一頂表面。
  2. 如請求項1之半導體裝置結構，其中該兩個磊晶結構直接接觸該介電應力結構。
  3. 如請求項1或2之半導體裝置結構，更包括複數個內部間隙壁，其中該複數個內部間隙壁的每一者位於該閘極堆疊物與該兩個磊晶結構的其中一者之間。
  4. 如請求項3之半導體裝置結構，其中該複數個內部間隙壁與該介電應力結構由不同材料製成。
  5. 如請求項3之半導體裝置結構，更包括一介電元件位於該複數個內部間隙壁與該介電應力結構之間。
  6. 如請求項5之半導體裝置結構，其中該複數個半導體奈米結構由一半導體材料製成，且該介電元件由該半導體材料的一氧化物材料製成。
  7. 一種半導體裝置結構，包括：一半導體鰭，位於一基底上方；複數個通道結構，懸置於該半導體鰭上方； 一閘極堆疊物，環繞該複數個通道結構的每一者；一磊晶結構，鄰接該複數個通道結構；以及一介電應力結構，位於該半導體鰭與該閘極堆疊物之間，其中該介電應力結構延伸超出該閘極堆疊物的兩側邊緣。
  8. 如請求項7之半導體裝置結構，更包括一隔離結構圍繞該半導體鰭，其中該介電應力結構的一頂表面高於該隔離結構的一頂表面。
  9. 如請求項7或8之半導體裝置結構，更包括一內部間隙壁位於該介電應力結構與該複數個通道結構的其中一者之間，其中該內部間隙壁直接接觸該介電應力結構。
  10. 一種半導體裝置結構的形成方法，包括：在一半導體基底上方形成一犧牲基底層；在該犧牲基底層上方形成一半導體堆疊物，其中該半導體堆疊物具有複數個犧牲層和複數個半導體層交替堆疊；將該半導體堆疊物和該犧牲基底層圖案化，以形成一鰭結構；形成一虛設閘極堆疊物，以環繞該鰭結構的一部分；以一介電應力結構取代該犧牲基底層；移除該虛設閘極堆疊物和該複數個犧牲層，以釋放複數個半導體奈米結構，該複數個半導體奈米結構由該複數個半導體層的剩下部分組成；以及形成一金屬閘極堆疊物，以環繞該複數個半導體奈米結構的每一者。
  11. 如請求項10之半導體裝置結構的形成方法，更包括：部分移除該鰭結構，以形成一凹口，該凹口暴露出該複數個半導體層和該複數個犧牲層的側表面； 形成複數個內部間隙壁以覆蓋該複數個犧牲層的側表面；以及在形成該複數個內部間隙壁之後，形成一源極/汲極結構，以部分填充該凹口。
  12. 如請求項11之半導體裝置結構的形成方法，更包括在形成該源極/汲極結構之後以及在形成該金屬閘極堆疊物之前，將該介電應力結構退火。
  13. 如請求項11之半導體裝置結構的形成方法，更包括在形成該源極/汲極結構之前，將該介電應力結構退火。
  14. 如請求項10至13中任一項之半導體裝置結構的形成方法，更包括形成一隔離結構以圍繞該鰭結構的一下部，其中該犧牲基底層的一頂表面高於該隔離結構的一頂表面。
  15. 如請求項10至13中任一項之半導體裝置結構的形成方法，其中該犧牲基底層具有一第一原子濃度的鍺，該複數個犧牲層具有一第二原子濃度的鍺，且該第一原子濃度的鍺低於該第二原子濃度的鍺。
TW109134565A 2019-10-31 2020-10-06 半導體裝置結構及其形成方法 TWI742870B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962928644P 2019-10-31 2019-10-31
US62/928,644 2019-10-31
US16/834,440 2020-03-30
US16/834,440 US11631770B2 (en) 2019-10-31 2020-03-30 Structure and formation method of semiconductor device with stressor

Publications (2)

Publication Number Publication Date
TW202119479A TW202119479A (zh) 2021-05-16
TWI742870B true TWI742870B (zh) 2021-10-11

Family

ID=75485394

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109134565A TWI742870B (zh) 2019-10-31 2020-10-06 半導體裝置結構及其形成方法

Country Status (4)

Country Link
US (1) US20220359764A1 (zh)
CN (1) CN112750891A (zh)
DE (1) DE102020110169A1 (zh)
TW (1) TWI742870B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11764277B2 (en) * 2021-06-04 2023-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method for manufacturing the same
KR20230141032A (ko) * 2022-03-31 2023-10-10 삼성전자주식회사 반도체 장치 및 이의 제조 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201203382A (en) * 2010-03-25 2012-01-16 Ibm A p-FET with a strained nanowire channel and embedded SiGe source and drain stressors
US20140167186A1 (en) * 2007-05-08 2014-06-19 Micron Technology, Inc. Semiconductor device structures including strained transistor channels
US20190157422A1 (en) * 2017-11-14 2019-05-23 Commissariat A L'energie Atomique Et Aux Energies Alternatives Method for fabricating a field-effect transistor

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10204985B2 (en) * 2015-11-16 2019-02-12 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device structure
US10332803B1 (en) * 2018-05-08 2019-06-25 Globalfoundaries Inc. Hybrid gate-all-around (GAA) field effect transistor (FET) structure and method of forming
US10714392B2 (en) * 2018-07-18 2020-07-14 International Business Machines Corporation Optimizing junctions of gate all around structures with channel pull back
US11062937B2 (en) * 2019-01-11 2021-07-13 International Business Machines Corporation Dielectric isolation for nanosheet devices
TW202129721A (zh) * 2019-10-22 2021-08-01 美商應用材料股份有限公司 藉由選擇性磊晶再生長之環繞式閘極輸入輸出的形成方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140167186A1 (en) * 2007-05-08 2014-06-19 Micron Technology, Inc. Semiconductor device structures including strained transistor channels
TW201203382A (en) * 2010-03-25 2012-01-16 Ibm A p-FET with a strained nanowire channel and embedded SiGe source and drain stressors
US20120280211A1 (en) * 2010-03-25 2012-11-08 International Business Machines Corporation A p-FET with a Strained Nanowire Channel and Embedded SiGe Source and Drain Stressors
US20190157422A1 (en) * 2017-11-14 2019-05-23 Commissariat A L'energie Atomique Et Aux Energies Alternatives Method for fabricating a field-effect transistor

Also Published As

Publication number Publication date
TW202119479A (zh) 2021-05-16
US20220359764A1 (en) 2022-11-10
CN112750891A (zh) 2021-05-04
DE102020110169A1 (de) 2021-05-06

Similar Documents

Publication Publication Date Title
US11329165B2 (en) Structure and formation method of semiconductor device with isolation structure
US11424242B2 (en) Structure and formation method of semiconductor device with isolation structure
US20220376079A1 (en) Semiconductor device structure
US20230155003A1 (en) Structure of isolation feature of semiconductor device structure
US20220359764A1 (en) Semiconductor device structure with dielectric stressor
US20220336655A1 (en) Semiconductor device structure with high contact area
US20240222458A1 (en) Semiconductor device structure with metal gate stack
US20230155035A1 (en) Structure and formation method of semiconductor device with epitaxial structures
KR102296832B1 (ko) 스트레서를 가지는 반도체 소자의 구조체 및 형성 방법
TWI761980B (zh) 半導體裝置結構及其形成方法
US11201225B2 (en) Structure and formation method of semiconductor device with stressor
US11855167B2 (en) Structure and formation method of semiconductor device with nanosheet structure
US20220359763A1 (en) Structure and formation method of semiconductor device with embedded epitaxial structure
US20230307523A1 (en) Structure and formation method of semiconductor device with gate stack
US20230033570A1 (en) Structure and formation method of semiconductor device with contact structures
KR102397040B1 (ko) 격리 구조물을 갖는 반도체 디바이스의 구조물 및 형성 방법
US11757018B2 (en) Formation method of semiconductor device with gate all around structure
US20230369131A1 (en) Structure and formation method of semiconductor device with epitaxial structures
US20230378268A1 (en) Structure and formation method of semiconductor device with epitaxial structures
US20230268409A1 (en) Structure and formation method of semiconductor device with metal gate