TWI737916B - 用於實施在數位領域中執行雜訊整形之調制器的電子電路 - Google Patents

用於實施在數位領域中執行雜訊整形之調制器的電子電路 Download PDF

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徐民宰
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Abstract

本發明是關於一種電子電路，所述電子電路包含類比數 位轉換器(ADC)及雜訊耦合濾波器。類比數位轉換器基於第一類比信號及第二類比信號來產生第一數位輸出信號。雜訊耦合濾波器基於與將第一類比信號轉換成第一數位輸出信號相關聯的第一量化誤差來產生針對至類比數位轉換器的輸入回饋的第二類比信號。基於數位領域中的時脈，雜訊耦合濾波器對根據第一量化誤差轉換的第一數位誤差信號執行雜訊整形，並根據雜訊整形的結果來產生第二類比信號。

Description

用於實施在數位領域中執行雜訊整形之調制器 的電子電路
本發明概念是關於一種電子電路，且更特定言之是關於一種用於實施調制器的電子電路。
諸如智慧型電話或平板電腦(personal computer；PC)的行動裝置經設計為具有較小尺寸以方便攜帶。行動裝置包含較小尺寸的半導體裝置。行動裝置使用可能僅儲存有限電源的電源供應裝置，諸如電池。因此，設計行動裝置時需要設計一種置於較小面積中且消耗較少功率的電子電路。
大部分行動裝置被設計成藉由使用數位信號來處理資訊。為此目的，類比數位/數位類比(analog to digital/digital to analog；AD/DA)調制器被用作行動裝置中包含的主要組件中的一個。由於使用者對高效能行動裝置的需求增加，因此需開發高解析度的AD/DA調制器。
在經由高複雜度的設計實施高解析度的AD/DA調制器的情況下，實施的AD/DA調制器可能佔用較大面積且消耗大量功 率。因此，需要經由低複雜度的設計實施的AD/DA調制器以在行動裝置中使用高解析度的AD/DA調制器。
本發明概念的實施例提供一種調制器，所述調制器包含經配置以在數位領域中執行雜訊整形的數位雜訊耦合濾波器。
根據實例實施例，一種電子電路可包含類比數位轉換器(analog to digital converter；ADC)及雜訊耦合濾波器。ADC可基於第一類比信號及第二類比信號來產生第一數位輸出信號。雜訊耦合濾波器可基於與將第一類比信號轉換成第一數位輸出信號相關聯的第一量化誤差來產生針對至ADC的輸入回饋的第二類比信號。基於數位領域中的時脈，雜訊耦合濾波器可對自第一量化誤差轉換的第一數位誤差信號執行雜訊整形，並根據雜訊整形的結果來產生第二類比信號。
1000:調制器
1100、1510:加法器
1200:迴路濾波器
1300、2600:取樣器
1400:回饋數位類比轉換器
1500:類比數位轉換器
1500_1、1500_2:ADC
1520:主ADC
1530:雜訊耦合濾波器
1531:雜訊耦合ADC
1532:數位雜訊耦合濾波器
1533:雜訊耦合DAC
1540:數位積分器
2000:SAR ADC
2100:主ADC區塊
2200:雜訊耦合ADC區塊
2300:雜訊耦合DAC區塊
2400:比較器
2500:邏輯電路
3000:數位雜訊耦合濾波器
3100:正反器
3200:正反器
3300:加法器
4000:電子裝置
4100:影像處理區塊
4110:鏡頭
4120:影像感測器
4130:影像信號處理器
4200:通信區塊
4210:天線
4220:收發器
4230:調制解調器
4300:音訊處理區塊
4310:音訊信號處理器
4320:麥克風
4400:緩衝記憶體
4500:非揮發性記憶體
4600:使用者介面
4800:主處理器
4900:功率管理器
C1、C2、C3、C4、C5、C6、C7、Cs:電容器
CLK:時脈
D1、D2、D3、D4、D5、D6、D7、D8、:資料位元
Dfb、Dout、Dout1、Dout2、Efb、Eq1、Eq2、S1、S2、S3、S4、Uin:信號
Ed1、Ed2:數位信號
Ed1 x z-1、Ed1 x z-2:延遲信號
fs:頻率
ND:節點
PH1、PH2、PH3:操作信號
R1、R2:擺幅
SW:開關區塊
SW1、SW2、SW3、SW4、SW5、SW6、SW7:開關
t1、t2、t3、t4、t5、t6、ta、tb:時間點
tn、tp:時間長度
VCM、VREFN、VREFP、Vss:電壓
本發明概念的以上及其他特徵將藉由參看隨附圖式詳細描述其實例實施例而變得更顯而易見。
圖1為示出根據本發明概念的實施例的調制器的方塊圖。
圖2為示出圖1的ADC的實例配置的方塊圖。
圖3為示出圖2的雜訊耦合濾波器的實例配置的方塊圖。
圖4為示出用於實施圖2的主ADC、圖3的雜訊耦合ADC以及圖3的雜訊耦合DAC的實例配置的電路圖。
圖5至圖9為示出圖4的逐次近似暫存器(successive approximation register；SAR)ADC的實例操作的電路圖。
圖10為示出參看圖5至圖9所描述的SAR ADC的實例操作的時序圖。
圖11為示出圖3的數位雜訊耦合濾波器的實例配置的方塊圖。
圖12為示出圖2的ADC的實例配置的方塊圖。
圖13為示出輸入至圖1及圖12的主ADC的信號的曲線圖。
圖14為示出圖2的ADC的實例配置的方塊圖。
圖15為示出包含圖1的調制器的電子裝置的實例配置的方塊圖。
在下文中，可詳細且清晰地描述本發明概念的實施例到所屬領域中具通常知識者容易實施本發明概念的程度。
圖1為示出根據本發明概念的實施例的調制器的方塊圖。
參看圖1，調制器1000可包含加法器1100、迴路濾波器1200、取樣器1300、類比數位轉換器(ADC)1500以及回饋數位類比轉換器(digital to analog converter；DAC)1400。舉例而言，調制器1000可為電子裝置的組件。舉例而言，調制器1000可將輸入至電子裝置的類比信號轉換為數位信號。舉例而言，電子裝置可為個入電腦(PC)、工作站、筆記型電腦、行動裝置等中的一者。電子裝置可包含配置成處理類比信號及數位信號的各種形式的電子電路。將參看圖15更充分地描述包含調制器1000的實例電子裝置。
加法器1100可自電子裝置的任何其他組件接收信號Uin。或者，加法器1100可自置放於電子裝置外部的任何其他裝置接收信號Uin。
加法器1100可接收自回饋DAC 1400回饋的信號Dfb。加法器1100可在類比領域中使兩個或大於兩個類比信號相加。舉例而言，信號Uin及信號Dfb可為類比信號，且加法器1100可使所接收的信號Uin及信號Dfb相加以產生信號S1。
舉例而言，加法器1100可產生信號S1，信號S1具有藉由自信號Uin的位準減去信號Dfb的位準而獲得的位準。舉例而言，信號位準可為電壓位準，但本發明概念不限於此。加法器1100可將信號S1輸出至迴路濾波器1200。
迴路濾波器1200可自加法器1100接收信號S1。迴路濾波器1200可對信號S1進行濾波。舉例而言，迴路濾波器1200可減少信號S1中包含的信號分量當中具有特定頻率的信號分量的量值。舉例而言，迴路濾波器1200可包含高通濾波器的配置。迴路濾波器1200可減少信號S1中包含的信號分量當中頻率不高於參考頻率的信號分量的量值。迴路濾波器1200可對信號S1進行濾波以產生信號S2。迴路濾波器1200可將信號S2輸出至取樣器1300。
取樣器1300可自迴路濾波器1200接收信號S2。取樣器1300可接收操作信號PH1。舉例而言，取樣器1300可自ADC 1500中包含的邏輯電路(參看圖4)接收操作信號PH1。取樣器1300可基於操作信號PH1的頻率「fs」來對信號S2進行取樣。取樣器1300可對信號S2進行取樣，且可產生包含非連續類比信號的信號 S3。
圖1的取樣器1300以開關元件的形式示出，且此是出於較佳理解而提供。可很好地理解，可由配置成取樣及保持預期信號位準的硬體電路(例如電容器及正反器)來實施取樣器1300。取樣器1300可將信號S3輸出至ADC 1500。舉例而言，信號Dout可為數位信號。
ADC 1500可自取樣器1300接收信號S3。ADC 1500可將類比信號轉換為數位信號。舉例而言，ADC 1500可轉換信號S3以產生信號Dout。
舉例而言，ADC 1500可包含基於雜訊耦合的拓樸中配置的電子電路。ADC 1500可將信號Dout輸出至調制器1000的外部。舉例而言，ADC 1500可將信號Dout輸出至包含調制器的電子裝置的任何其他組件，且信號Dout可用於操作電子裝置(參看圖15)。ADC 1500可將信號Dout輸出至回饋DAC 1400。將參看圖2至圖14更充分地描述ADC 1500的實例配置及操作。
回饋DAC 1400可自ADC 1500接收信號Dout。回饋DAC 1400可將數位信號轉換為類比信號。舉例而言，回饋DAC 1400可轉換信號Dout以產生信號Dfb回饋DAC 1400可將信號Dfb回饋至加法器1100。
由於藉由加法器1100自信號Uin的位準減去自回饋DAC 1400回饋的信號Dfb的位準，因此可產生信號S1，所述信號S1具有信號Dfb的位準與信號Uin的位準之間的差值作為位準。可經由迴路濾波器1200、取樣器1300以及ADC 1500將基於信號Dfb產生的信號S1轉換為信號Dout。
由於經由回饋DAC 1400自信號Dout轉換的信號Dfb經連續回饋，因此可將信號Uin的位準與信號Dout的資料的值之間的差值連續轉換為信號Dout，且信號Uin的位準與信號Dout的資料的值之間的差值可彙聚為「0」。因此，信號Dout的資料可經由由回饋DAC 1400形成的回饋路徑精確指示信號Uin的位準。
圖2為示出圖1的ADC的實例配置的方塊圖。
參看圖2，ADC 1500可包含加法器1510、主ADC 1520以及雜訊耦合濾波器1530。
加法器1510可接收由圖1的取樣器1300取樣的信號S3。加法器1510可自雜訊耦合濾波器1530接收信號Efb。加法器1510可使接收信號S3及信號Efb相加以輸出信號S4。舉例而言，加法器1510可產生信號S4，信號S4具有藉由自信號S3的位準減去信號Efb的位準而獲得的位準。加法器1510可將信號S4輸出至主ADC 1520。舉例而言，加法器1510可提供使得所接收的信號相加的節點，而非執行用於使所接收的信號相加的主動操作(參看圖4)。主ADC 1520可自加法器1510接收信號S4。主ADC 1520可將類比信號轉換為數位信號。舉例而言，主ADC 1520可轉換信號S4以產生信號Dout。主ADC 1520可基於時脈將信號Dout輸出至調制器1000的外部。主ADC 1520可基於時脈將信號Dout輸出至回饋DAC 1400。舉例而言，主ADC 1520可包含用於產生時脈的邏輯電路。
可在藉由主ADC 1520轉換信號S4時發生量化誤差。在本揭露中，量化誤差(其為在將類比信號轉換為數位信號時發生的誤差)可與轉換之前的類比信號的位準與轉換之後的數位信號 的資料的值之間的差值相關聯。在本文中，可很好地理解，表述「差值」」意謂概念差值而非算術差值。
舉例而言，信號Eq1的位準可表示在將信號S4轉換為信號Dout時發生的量化誤差的量值。由信號Eq1表示的量化誤差的量值可與信號S4的位準與信號Dout的資料的值之間的差值相關聯。針對雜訊整形，主ADC 1520可將表示量化誤差的信號Eq1輸出至雜訊耦合濾波器1530。
雜訊耦合濾波器1530可自主ADC 1520接收信號Eq1。雜訊耦合濾波器1530可出於對在主ADC 1520中發生的量化誤差執行雜訊整形而對信號Eq1進行濾波。舉例而言，雜訊耦合濾波器1530可減少信號Eq1中包含的信號分量當中具有特定頻率的信號分量的量值。
舉例而言，雜訊耦合濾波器1530可出於執行雜訊整形的目的包含高通濾波器的配置。雜訊耦合濾波器1530可減少信號Eq1中包含的信號分量當中頻率不高於參考頻率的信號分量的量值。雜訊耦合濾波器1530可基於時脈對信號Eq1進行濾波，且可產生信號Efb。雜訊耦合濾波器1530可基於時脈將信號Efb輸出至加法器1510。舉例而言，雜訊耦合濾波器1530可自主ADC 1520接收時脈。
舉例而言，雜訊耦合濾波器1530可包含具有對應於等式1的傳遞函數H1(z)的特性的濾波器。
[等式1]H1(z)=(1-z-1)n
在本揭露中，「z」表示根據z變換的複合頻率，且「n」 為自然數。然而，等式1的傳遞函數是出於較佳理解而提供，且不意欲限制本發明概念。
在一些實施中，雜訊耦合濾波器可出於執行雜訊整形的目的包含在類比領域中操作的濾波器。可能需要諸如多個主動元件(例如放大器)的較高複雜度的組件來設計具有等式1的傳遞函數(例如n階高通濾波器的傳遞函數)且在類比領域中操作的濾波器。因此，在類比領域中操作的雜訊耦合濾波器1530可佔用較大面積且可能消耗大量功率。
對比而言，在本發明概念的實施例中，雜訊耦合濾波器1530可出於執行雜訊整形的目的包含在數位領域中操作的濾波器。將參看圖3更充分地描述包含在數位領域中操作的濾波器的雜訊耦合濾波器1530的實例配置及實例操作。
圖3為示出圖2的雜訊耦合濾波器的實例配置的方塊圖。
參看圖3，雜訊耦合濾波器1530可包含雜訊耦合ADC 1531、數位雜訊耦合濾波器1532以及雜訊耦合DAC 1533。
雜訊耦合ADC 1531可自主ADC 1520接收表示量化誤差的信號Eq1。如參看圖2所描述，信號Eq1可為表示與信號S4的位準與信號Dout的資料的值之間的差值相關聯的量化誤差的類比信號。
雜訊耦合ADC 1531可將接收的類比信號轉換為數位信號。在圖3的實例中，雜訊耦合ADC 1531可轉換信號Eq1以產生數位信號Ed1。因此，數位信號Ed1可指示與量化誤差的量值相關聯的資料。雜訊耦合ADC 1531可基於時脈將數位信號Ed1輸出至數位雜訊耦合濾波器1532。舉例而言，可自主ADC 1520 中包含的邏輯電路(參看圖4)接收時脈。
數位雜訊耦合濾波器1532可自雜訊耦合ADC 1531接收數位信號Ed1。數位雜訊耦合濾波器1532可對數位信號Ed1進行濾波。舉例而言，數位雜訊耦合濾波器1532可減少數位信號Ed1中包含的信號分量當中具有特定頻率的信號分量的量值。舉例而言，數位雜訊耦合濾波器1532可包含高通濾波器的特性。數位雜訊耦合濾波器1532可減少數位信號Ed1中包含的信號分量當中頻率低於參考頻率的信號分量的量值。
數位雜訊耦合濾波器1532可基於時脈對數位信號Ed1進行濾波，且可產生數位信號Ed2。數位雜訊耦合濾波器1532可將數位信號Ed2輸出至雜訊耦合DAC 1533。舉例而言，可自主ADC 1520中包含的邏輯電路(參看圖4)接收時脈。
在本揭露中，將描述具有二階高通濾波器及三階高通濾波器的特性的數位雜訊耦合濾波器1532。然而，可很好地理解，數位雜訊耦合濾波器1532可以各種方式變化或修改以具有m階高通濾波器(「m」為自然數)的特性。
舉例而言，數位雜訊耦合濾波器1532可具有對應於等式2的傳遞函數H2(z)的特性。
[等式2]H2(z)=2z-1-z-2
參看等式2，傳遞函數H2(z)可具有二階高通濾波器的特性。將參看圖11描述包含二階高通濾波器的配置的數位雜訊耦合濾波器1532的實例配置。
舉例而言，數位雜訊耦合濾波器1532可具有對應於等式 3的傳遞函數H3(z)的特性。
[等式3]H3(z)=3z-1-3z-2+z-3
參看等式3，傳遞函數H3(z)可具有三階高通濾波器的特性。
由於在數位領域中處理數位信號，因此可由少數元件來實施數位雜訊耦合濾波器1532。此外，可容易設計具有低複雜度的數位雜訊耦合濾波器1532(參看圖11)。因此，包含數位雜訊耦合濾波器1532的雜訊耦合濾波器1530可比包含在類比領域中操作的濾波器的雜訊耦合濾波器佔用更小面積，且比包含在類比領域中操作的濾波器的雜訊耦合濾波器消耗更少功率。藉由使用數位雜訊耦合濾波器1532實施的調制器1000可具有高階傳遞函數的特性，但可能佔用更小面積且可能消耗更少功率。
雜訊耦合DAC 1533可自數位雜訊耦合濾波器1532接收數位信號Ed2。雜訊耦合DAC 1533可將接收的數位信號轉換為類比信號。在圖3的實例中，雜訊耦合DAC 1533可轉換數位信號Ed2以產生信號Efb。雜訊耦合DAC 1533可基於時脈將信號Efb輸出至圖2的加法器1510。舉例而言，可自主ADC 1520中包含的邏輯電路(參看圖4)接收時脈。
由於基於表示量化誤差的信號Eq1來產生信號Efb，因此信號Efb可與量化誤差相關聯。舉例而言，信號Efb的位準可與由數位雜訊耦合濾波器1532雜訊整形的量化誤差的量值相關聯。因此，由藉由自信號S3的位準減去信號Efb的位準而獲得的信號S4表示的量化誤差的量值可能小於由信號S3表示的量化誤差的 量值。因此，由於經由由雜訊耦合濾波器1530形成的路徑回饋自信號Eq1轉換的信號Efb，因此可產生指示精確對應於信號S4的位準的資料的信號Dout。
圖4為示出用於實施圖2的主ADC、圖3的雜訊耦合ADC以及圖3的雜訊耦合DAC的實例配置的電路圖。
參看圖4，可用逐次近似暫存器(SAR)ADC 2000來實施圖2的主ADC 1520、圖3的雜訊耦合ADC 1531、圖3的雜訊耦合DAC 1533以及圖2的加法器1510。然而，本發明概念不限於圖4的結構。在其他實施例中，可採用具有不同輸入結構的SAR ADC。
SAR ADC 2000可包含主ADC區塊2100、雜訊耦合ADC區塊2200、雜訊耦合DAC區塊2300、比較器2400、邏輯電路2500、取樣器2600以及電容器Cs。SAR ADC 2000可更包含開關區塊SW。開關區塊SW可包含開關SW1至開關SW7。開關區塊SW的開關SW1至開關SW7當中的屬於第一組的開關SW1至開關SW3可作為主ADC區塊2100的組件操作。開關區塊SW的開關SW1至開關SW7當中的屬於第二組的開關SW4至開關SW7可作為雜訊耦合ADC區塊2200的組件操作。開關區塊SW的開關SW1至開關SW7當中的屬於第三組的開關SW3至開關SW7可作為雜訊耦合DAC區塊2300的組件操作。
開關SW1至開關SW7可在邏輯電路2500的控制下分別將電壓VREFP的端點、電壓VREFN的端點以及電壓VCM的端點中的一個與電容器C1至電容器C7連接。舉例而言，電壓VREFP可對應於邏輯值「1」，電壓VREFN可對應於邏輯值「0」，且電壓 VCM可對應於未導向邏輯值的共模電壓。
開關SW1至開關SW7可分別對應於待輸出為信號Dout的資料的單獨位元。舉例而言，第一組中的開關SW1至開關SW3可自最高有效位元的較低位元(亦即，緊鄰最高有效位元的有效位元)連續對應於自輸入至主ADC 1520的信號S4轉換的資料。舉例而言，在自信號S4轉換的資料為「1010」的情況下，開關SW1可連接至電壓VREFN的端點(對應於權重22的位元的邏輯值「0」)，開關SW2可連接至電壓VREFP的端點(對應於權重21的位元的邏輯值「1」)，且開關SW3可連接至電壓VREFN的端點(對應於權重20的位元的邏輯值「0」)。將參看圖5至圖9描述根據邏輯電路2500的控制的開關SW1至開關SW3的操作。
舉例而言，第二組中的開關SW4至開關SW7可自最高有效位元對應於自輸入至雜訊耦合ADC 1531的信號Eq1轉換的資料。舉例而言，在自信號Eq1轉換的資料為「1010」時，開關SW4可連接至電壓VREFP的端點(對應於權重23的位元的邏輯值「1」)，開關SW5可連接至電壓VREFN的端點(對應於權重22的位元的邏輯值「0」)，開關SW6可連接至電壓VREFP的端點(對應於權重21的位元的邏輯值「1」)，且開關SW7可連接至電壓VREFN的端點(對應於權重20的位元的邏輯值「0」)。將參看圖5至圖9描述根據邏輯電路2500的控制的開關SW4至開關SW7的操作。
舉例而言，第三組中的開關SW3至開關SW7可自最高有效位元對應於自輸入至雜訊耦合DAC 1533的數位信號Ed2轉換的資料。舉例而言，在自數位信號Ed2轉換的資料為「10100」 的情況下，開關SW3可連接至電壓VREFP的端點(對應於權重24的位元的邏輯值「1」)，開關SW4可連接至電壓VREFN的端點(對應於權重23的位元的邏輯值「0」)，開關SW5可連接至電壓VREFP的端點(對應於權重22的位元的邏輯值「1」)，開關SW6可連接至電壓VREFN的端點(對應於權重21的位元的邏輯值「0」)，且開關SW7可連接至電壓VREFN的端點(對應於權重20的位元的邏輯值「0」)。將參看圖5至圖9描述根據邏輯電路2500的控制的開關SW3至開關SW7的操作。
主ADC區塊2100可包含屬於第一組的電容器C1至電容器C3。雜訊耦合ADC區塊2200可包含屬於第二組的電容器C4至電容器C7。雜訊耦合DAC區塊2300可包含屬於第三組的電容器C3至電容器C7。電容器C1至電容器C7的電容比可為「64：32：16：8：4：2：1」。電容器C1至電容器C7的電容可分別對應於由SAR ADC 2000產生的資料的單獨位元。電容器C1至電容器C7可連接於開關SW1至開關SW7與節點ND之間。
電容器Cs可連接於節點ND與電壓Vss的端點之間。舉例而言，電壓Vss可為接地電壓或參考電壓。或者，電壓Vss可為電壓VCM。舉例而言，電壓Vss可由安置於SAR ADC 2000內部/外部的電壓產生器或電壓調節器供應。
比較器2400可包含反相端點及非反相端點。比較器2400可將輸入至反相(或負極)端點及非反相(或正極)端點的電壓的位準進行比較。比較器2400可基於自邏輯電路2500接收的操作信號PH3來操作。在圖4的實例中，比較器2400可經由非反相端點接收節點ND處形成的電壓。此外，比較器2400可經由反相 端點接收電壓VCM。比較器2400可將節點ND處形成的電壓的位準與電壓VCM的位準進行比較，且可產生比較結果。比較器2400可基於接收的操作信號PH3將比較結果輸出至邏輯電路2500。比較器2400可基於從邏輯電路2500接收的時脈(未示出)將比較結果輸出至邏輯電路2500。
主ADC區塊2100、雜訊耦合ADC區塊2200以及雜訊耦合DAC區塊2300可共用一些組件。在圖4的實例中，主ADC區塊2100及雜訊耦合DAC區塊2300可共用開關SW3及電容器C3。在圖4的實例中，雜訊耦合DAC區塊2300可包含雜訊耦合ADC區塊2200。由主ADC區塊2100、雜訊耦合ADC區塊2200以及雜訊耦合DAC區塊2300中的至少兩個或大於兩個共用的組件可隨時間推移執行不同功能(參看圖5至圖9)。
如參看圖3所描述，可伴隨用於轉換類比信號及數位信號的雜訊耦合ADC 1531及雜訊耦合DAC 1533的實施以實施在數位領域中操作的數位雜訊耦合濾波器1532。除主ADC 1520之外，雜訊耦合ADC 1531及雜訊耦合DAC 1533亦可由圖4的一個SAR ADC 2000實施。因此，即使設計了包含數位雜訊耦合濾波器1532的ADC 1500，由ADC 1500佔用的面積仍可能較小，且ADC 1500的功率消耗仍可能較低。
邏輯電路2500可接收比較器2400的比較結果。邏輯電路2500可基於所接收的比較結果來控制開關區塊SW。邏輯電路2500可產生用於控制圖1的取樣器1300的操作的操作信號PH1。舉例而言，邏輯電路2500可產生頻率為「fs」的操作信號PH1。邏輯電路2500可將操作信號PH1輸出至取樣器1300。
邏輯電路2500可產生用於控制圖4的取樣器2600的操作的操作信號PH2。邏輯電路2500可將操作信號PH2輸出至取樣器2600。邏輯電路2500可產生用於控制比較器2400的操作的操作信號PH3。邏輯電路2500可將操作信號PH3輸出至比較器2400。將參看圖10更充分地描述實例操作信號PH1、實例操作信號PH2以及實例操作信號PH3。
邏輯電路2500可產生用於數位雜訊耦合濾波器1532、比較器2400以及邏輯電路2500本身的操作的時脈。邏輯電路2500可基於來自比較器2400的比較結果來輸出指示特定資料的信號Dout及時脈。
舉例而言，在輸入至非反相端點的電壓的位準大於輸入至反相端點的電壓的位準的情況下，邏輯電路2500可基於比較結果來產生資料「1」。舉例而言，在輸入至非反相端點的電壓的位準不大於輸入至反相端點的電壓的位準的情況下，邏輯電路2500可基於比較結果來產生資料「0」。邏輯電路2500可基於時脈輸出指示隨時間推移連續產生的資料的信號Dout。
邏輯電路2500可基於比較結果來控制開關SW1至開關SW7。舉例而言，邏輯電路2500可基於基於比較結果產生的資料「1」將開關SW1至開關SW7中的一者與電壓VREFP的端點連接。舉例而言，邏輯電路2500可基於基於比較結果產生的資料「0」將開關SW1至開關SW7中的一者與電壓VREFN的端點連接。將參看圖5至圖9更充分地描述用於控制開關區塊SW的邏輯電路2500的實例操作。
取樣器2600可自取樣器1300接收信號S3。取樣器2600 可自邏輯電路2500接收操作信號PH2。取樣器2600可基於操作信號PH2來對信號S3進行取樣。
在下文中，將參看圖5至圖9描述在一個週期期間執行的SAR ADC 2000的實例操作。
圖5為示出圖4的SAR ADC的實例操作的電路圖。圖5描述SAR ADC 2000的實例操作的第一階段。
在圖5的實例中，在經由取樣器2600傳遞信號S3之前(在對應於先前週期的SAR ADC 2000的操作中)，邏輯電路2500可接收自數位雜訊耦合濾波器1532回饋的數位信號Ed2。舉例而言，可基於由取樣器2600取樣的信號S3的第一位準來產生先前週期中回饋的數位信號Ed2。
舉例而言，先前週期中回饋的數位信號Ed2的資料可為「10110」。在先前週期中，在邏輯電路2500的控制下，開關SW3、開關SW5以及開關SW6可與電壓VREFP的端點連接，且開關SW4及開關SW7可與電壓VREFN的端點連接。此外，在先前週期中，取樣器2600可在邏輯電路2500的控制下對信號S3進行取樣。因此，可在節點ND處形成位準對應於信號S3的位準的電壓。將參看圖9更充分地描述類似於先前週期中SAR ADC 2000的操作的操作，且因此將省略附加描述以避免冗餘。
參看圖5，針對下一週期的操作，邏輯電路2500可輸出用於控制開關區塊SW的信號以及操作信號PH2。取樣器2600可回應於自邏輯電路2500接收的操作信號PH2來停止對信號S3的取樣。舉例而言，取樣器2600可阻止將信號S3傳遞至節點ND。隨後，開關SW3至開關SW7可在邏輯電路2500的控制下連接至 電壓VCM的端點。
圖6為示出圖4的SAR ADC的實例操作的電路圖。圖6描述SAR ADC 2000的實例操作的第二階段。第二階段的操作可對應於圖2的主ADC 1520的操作。
由於信號S3的傳遞被取樣器2600阻斷，因此可在節點ND處產生信號S4。亦即，由於在節點ND處形成的電壓的位準發生變化，因此可在節點ND處形成位準對應於信號S4的位準的電壓。舉例而言，可產生具有藉由自信號S3的位準減去信號Efb的位準而獲得的位準的信號S4。信號Efb的位準可對應於圖5的數位信號Ed2的資料的值。因此，信號S4的位準可與信號S3的位準與數位信號Ed2的資料的值之間的差值相關聯。
在將藉由信號S4在節點ND處最新形成的電壓分佈至電容器C1至電容器C7以及電容器Cs之前，亦即，當在節點ND處維持其位準對應於信號S4的位準的電壓時，比較器2400回應於自邏輯電路2500接收的操作信號PH3將在節點ND處形成的電壓的位準與電壓VCM的位準進行比較，且可將比較結果輸出至邏輯電路2500。在圖5的實例中，在節點ND處形成的電壓的位準可大於電壓VCM的位準。邏輯電路2500可基於比較結果來產生資料「1」。隨後，由於將能量儲存於電容器C1至電容器C7以及電容器Cs中，可將對應於信號S4的電壓分佈至電容器C1至電容器C7以及電容器Cs，且節點ND處形成的電壓可發生變化。
回應於自邏輯電路2500接收的操作信號PH3，比較器2400可將節點ND處形成的電壓的位準與電壓VCM的位準進行比較，且可再次將比較結果輸出至邏輯電路2500。在圖5的實例中， 在節點ND處形成的電壓的位準可小於電壓VCM的位準。邏輯電路2500可基於比較結果來產生資料「0」。邏輯電路2500可基於所產生的資料「0」來控制開關SW1。開關SW1可在邏輯電路2500的控制下連接至對應於邏輯值「0」的電壓VREFN的端點。隨後，由於電容器C1中儲存的能量發生變化，因此節點ND處形成的電壓可發生變化。
如在上述方案中，邏輯電路2500可連續地產生資料「1」及資料「0」。因此，邏輯電路2500可產生指示「1010」的信號Dout。邏輯電路2500可將信號Dout輸出至包含SAR ADC 2000的電子裝置的任何其他組件。如在控制開關SW1的方法中，開關SW2可連接至電壓VREFP(可對應於邏輯值「1」)的端點，且開關SW3可連接至電壓VREFN(可對應於邏輯值「0」)的端點。由於供應至電容器C1至電容器C3的電壓發生變化，因此儲存於電容器C1至電容器C3中的能量可發生變化。
圖7為示出圖4的SAR ADC的實例操作的電路圖。圖7描述SAR ADC 2000的實例操作的第三階段。第三階段的操作可對應於圖3的雜訊耦合ADC 1531的操作以及圖2的加法器1510的操作。
由於在圖6的第二階段中儲存於電容器C1至電容器C3中的能量發生變化，因此可產生信號Eq1。亦即，由於在節點ND處形成的電壓的位準發生變化，因此可在節點ND處形成其位準對應於信號Eq1的位準的電壓。詳言之，可在節點ND處形成一位準的電壓，所述位準是藉由自藉由信號S4在節點ND處形成的電壓的位準減去用於產生信號Dout的資料的電壓的位準而獲得 (操作對應於圖2的加法器1510的操作)。節點ND處形成的電壓可對應於為信號S4的信號分量當中未轉換為信號Dout的信號分量的量化誤差。
如在參看圖5所描述的操作中，邏輯電路2500可產生對應於量化誤差的資料「0101」。邏輯電路2500可將指示基於時脈產生的資料的數位信號Ed1輸出至圖3的數位雜訊耦合濾波器1532。
此外，邏輯電路2500可基於數位信號Ed1的資料「0101」來控制開關區塊SW。舉例而言，在邏輯電路2500的控制下，第二組中的開關SW4至開關SW7可連續操作以對應於資料「0101」。開關SW4可連接至電壓VREFN(可對應於邏輯值「0」)的端點，開關SW5可連接至電壓VREFP(可對應於邏輯值「1」)的端點，開關SW6可連接至電壓VREFN(可對應於邏輯值「0」)的端點，且開關SW7可連接至電壓VREFP(可對應於邏輯值「1」)的端點。由於供應至電容器C4至電容器C7的電壓發生變化，因此儲存於電容器C4至電容器C7中的能量可發生變化。
圖8為圖4的SAR ADC的實例操作的電路圖。圖8描述SAR ADC 2000的實例操作的第四階段。
由於圖7的第三階段中儲存於電容器C4至電容器C7中的能量發生變化，因此可產生信號Eq2。亦即，由於節點ND處形成的電壓的位準發生變化，因此可在節點ND處形成其位準對應於信號Eq2的位準的電壓。舉例而言，可在節點ND處形成一位準的電壓，所述位準是藉由自藉由信號Eq1在節點ND處形成的電壓的位準減去用於產生數位信號Ed2的資料的電壓的位準而獲 得。節點ND處形成的電壓可對應於與在圖7的第三階段的操作處發生的量化誤差相對應的信號Eq1的信號分量當中未轉換為信號Ed1的信號分量(量化誤差)。
針對下一階段的操作，邏輯電路2500可控制開關區塊SW。開關SW1及開關SW2可在邏輯電路2500的控制下連接至電壓VCM的端點。開關SW1及開關SW2可對應於未判定資料的狀態。由於開關SW1及開關SW2連接至電壓VCM的端點，因此儲存於電容器C1及電容器C2中的能量可發生變化，且節點ND處形成的電壓的位準可發生變化。
圖9為示出圖4的SAR ADC的實例操作的電路圖。圖9描述SAR ADC 2000的實例操作的第五階段。第五階段的操作可對應於圖3的雜訊耦合DAC 1533的操作。
邏輯電路2500可接收由數位雜訊耦合濾波器1532進行濾波的數位信號Ed2。舉例而言，數位信號Ed2可指示資料「00101」。將參看圖11更充分地描述數位雜訊耦合濾波器1532的實例操作。
取樣器2600可回應於操作信號PH2來對信號S3執行取樣。取樣器2600可將取樣信號S3的第二位準傳遞至節點ND。取決於取樣器2600的操作，可在節點ND處形成其位準對應於信號S3的位準的電壓。
邏輯電路2500可基於所接收數位信號Ed2的資料「01010」來控制開關區塊SW。在邏輯電路2500的控制下，開關SW3可連接至電壓VREFN(邏輯值「0」)的端點，開關SW4可連接至電壓VREFP(邏輯值「1」)的端點，開關SW5可連接至電 壓VREFN(邏輯值「0」)的端點，開關SW6可連接至電壓VREFP(邏輯值「1」)的端點，且開關SW7可連接至電壓VREFN(邏輯值「0」)的端點。
在圖9的第五階段的操作之後，可執行下一週期的操作，其包含類似於圖5至圖8的第一階段至第四階段的操作的操作。在下一週期的SAR ADC 2000的操作中，可將取樣信號S3的第三位準傳遞至節點ND。可藉由SAR ADC 2000基於信號S3的第三位準及信號Efb來產生信號S4。如在參看圖5至圖8描述的過程中，可將信號S4轉換為信號Dout。
當執行圖5至圖9的第一階段至第五階段時，SAR ADC 2000可輸出信號Dout，其中先前週期的量化誤差施加於所述信號Dout。因此，可藉由SAR ADC 2000減少在將信號S3轉換為信號Dout的操作中發生的量化誤差。亦即，SAR ADC 2000可產生精確指示信號S3的資料。
參看圖5至圖9描述SAR ADC 2000的實例實施。然而，可很好地理解，可採用用於實施圖2的主ADC 1520、圖3的雜訊耦合ADC 1531以及圖3的雜訊耦合DAC 1533的各種結構的類比數位轉換器。
圖10為示出參看圖5至圖9所描述的SAR ADC的實例操作的時序圖。
在圖10的實例中，x軸表示時間，且y軸表示SAR ADC 2000中產生的信號。圖10的操作信號PH1可為圖1的操作信號PH1。圖10的操作信號PH2可為圖4至圖9的操作信號PH2。圖10的操作信號PH3可為圖4至圖9的操作信號PH3。
操作信號PH1可具有操作頻率「fs」。操作信號PH1自作為一個週期的時間點「0」至時間點「t6」可具有時間長度「1/fs」。在對應於自時間點「t1」至時間點「t3」的時間間隔的時間「1/2fs」期間，操作信號PH1可具有邏輯「1」。隨後，在對應於自時間點「t3」至時間點「t5」的時間間隔的時間「1/2fs」期間，操作信號PH1可具有邏輯「0」。取樣器1300可回應於操作信號PH1的邏輯「1」對信號S2進行取樣。取樣器1300可對信號S2進行取樣以產生信號S3。
在比「1/fs」更短的時間長度期間，操作信號PH2可具有邏輯「1」。在圖10的實例中，在對應於自時間點「0」至時間點「t1」的時間間隔的時間「1/8fs」期間，操作信號PH2可具有邏輯「1」。在對應於自時間點「t1」至時間點「t6」的時間間隔的時間「7/8fs」期間，操作信號PH2可具有邏輯「0」。取樣器2600可回應於操作信號PH2的邏輯「1」對信號S3進行取樣。
當操作信號PH2的邏輯值發生變化時，操作信號PH3的邏輯值可在自時間點「t1」的時間長度「tn」之後自邏輯「0」轉變為邏輯「1」。在對應於自時間點「t1」至時間點「t2」的時間間隔的時間「tn」期間，可執行圖5的第一階段的操作。藉由使用時間長度「tP」作為一週期，在自時間點「t2」至時間點「t4」的時間間隔中，操作信號PH3可週期性地具有邏輯「1」及邏輯「0」。在自時間點「t2」至時間點「t4」的時間間隔中，比較器2400可回應於操作信號PH3的邏輯「1」來輸出比較結果。在自時間點「t4」至時間點「t6」的時間間隔中，操作信號PH3可具有邏輯「1」。
在自時間點「t2」至時間點「t3」的時間間隔中，可執行 圖6的第二階段的操作。因此，信號Dout可自邏輯電路2500輸出作為主ADC 1520的輸出或調制器1000的輸出。信號Dout可連續地指示資料位元「D1」至資料位元「D4」。舉例而言，資料位元「D1」至資料位元「D4」可為指示4位元資料的單獨位元。
在自時間點「t3」至時間點「t4」的時間間隔中，可執行圖7的第三階段的操作。可將數位信號Ed1自邏輯電路2500輸出至數位雜訊耦合濾波器1532。數位信號Ed1可與自將信號S3轉換為信號Dout的過程發生的量化誤差相關聯。數位信號Ed1可連續地指示資料位元「D5」至資料位元「D8」。舉例而言，資料位元「D5」至資料位元「D8」可為指示4位元資料的單獨位元。
在自時間點「t4」至時間點「t5」的時間間隔中，可執行圖3的數位雜訊耦合濾波器1532的操作。將參看圖11更充分地描述數位雜訊耦合濾波器1532的實例操作。在時間點「t5」之後，可週期性地或重複地執行圖5至圖9的第一階段至第五階段的操作。
圖11為示出圖3的數位雜訊耦合濾波器的實例配置的方塊圖。
圖3的數位雜訊耦合濾波器1532可包含圖11的數位雜訊耦合濾波器3000。數位雜訊耦合濾波器3000可具有對應於等式2的傳遞函數H2(z)的特性。如參看等式2所描述，數位雜訊耦合濾波器3000可具有二階高通濾波器的特性。
參看圖11，數位雜訊耦合濾波器3000可包含正反器3100、正反器3200以及加法器3300。在下文中，將描述數位雜訊耦合濾波器3000處理頻域上的數位信號Ed1的4位元資料的實例 操作。
正反器3100可自雜訊耦合ADC 1531接收信號Ed1作為輸入信號「D」。正反器3100可基於自主ADC 1520接收的時脈CLK而操作。舉例而言，時脈CLK可自圖4至圖9的邏輯電路2500接收。由於信號Ed1的資料是由正反器3100儲存，因此可延遲信號Ed1。因此，正反器3100可輸出延遲信號「Ed1 x z-1」。如在正反器3100的操作中，正反器3200可再次延遲信號「Ed1 x z-1」。正反器3200可輸出延遲信號「Ed1 x z-2」。
加法器3300可接收正反器3100的輸出「Ed1 x z-1」作為第一輸入信號及資料「0」。舉例而言，可自邏輯電路2500接收資料「0」。資料「0」可被輸入為第一輸入信號的最低有效位元。延遲信號「Ed1 x z-1」的資料可被輸入為最低有效位元的高位。舉例而言，在延遲信號「Ed1 x z-1」的資料為「1111」的情況下，加法器3300的第一輸入信號可指示「11110」(5位元資料)。因此，由第一輸入信號指示的資料的值可為由延遲信號「Ed1 x z-1」指示的資料的值的兩倍。亦即，第一輸入信號可由「Ed1 x 2z-1」表示。
加法器3300可接收正反器3200的輸出作為第二輸入信號及資料「0」。舉例而言，可自邏輯電路2500接收資料「0」。資料「0」可被輸入為第二輸入信號的最高有效位元。延遲信號「Ed1 x z-2」的資料可被輸入為最高有效位元的低位。舉例而言，在延遲信號「Ed1 x z-2」的資料為「1111」的情況下，加法器3300的第二輸入信號可指示「01111」(5位元資料)。
加法器3300可使第一輸入信號的資料與第二輸入信號的資料相加。在圖11的實例中，加法器3300可輸出信號，所述信 號指示藉由自第一輸入信號的資料的值減去第二輸入信號的資料的值而獲得的值的資料。因此，加法器3300可輸出信號「Ed1 x (2z-1-z-2)」作為數位信號Ed2。參看等式2，由於「(2z-1-z-2)」為數位雜訊耦合濾波器3000的傳遞函數「H2(z)」，因此數位信號Ed2可由「Ed1 x H2(z)」表示。由於輸入至加法器3300的第一輸入信號及第二輸入信號的資料為5位元資料，因此自加法器3300輸出的信號Ed2的資料亦可為5位元資料。
參看圖11描述具有等式2的傳遞函數的數位雜訊耦合濾波器1532的實例實施。然而，應理解，本發明概念包含具有等式2的傳遞函數的各種濾波器的所有實施例。參看圖11描述具有二階高通濾波器的特性的數位雜訊耦合濾波器1532的實例實施。然而，可理解，本發明概念包含具有m階高通濾波器的特性的各種濾波器的所有實施例。
在圖11的實例中，數位雜訊耦合濾波器1532可由兩個正反器3100及正反器3200以及加法器3300實施。正反器3100及正反器3200以及加法器3300可包含用於處理數位信號的電子電路。用於處理數位信號的組件可包含電子電路，所述組件的數目小於用於處理類比信號的組件的數目。
由於數位雜訊耦合濾波器1532包含含有少數電子電路的少數組件，因此數位雜訊耦合濾波器1532可具有低複雜度。因此，數位雜訊耦合濾波器1532可比在類比領域中操作的雜訊耦合濾波器佔用更小面積，且比在類比領域中操作的雜訊耦合濾波器消耗更少功率。
由於用於處理數位信號的電子電路基於由少數狀態(例 如分別對應於兩個邏輯值的兩種狀態)識別的信號的位準而操作，因此用於處理數位信號的電子電路可比經配置以處理連續值的類比電路具有更小製程電壓溫度(process-voltage-temperature；PVT)變化。因此，數位雜訊耦合濾波器1532可比類比領域中操作的雜訊耦合濾波器具有更小PVT變化。包含數位雜訊耦合濾波器1532的調制器1000可具有較小PVT變化。
圖12為示出圖2的ADC的實例配置的方塊圖。
參看圖12，ADC 1500_1與圖2的ADC 1500相較可更包含數位積分器1540。舉例而言，數位積分器1540可具有對應於等式4的傳遞函數H4(z)的特性。
[等式4]H4(z)=z-1/(1-z-1)
數位積分器1540可藉由累積自主ADC 1520輸出的信號Dout的位準來輸出信號Dout1。一起參看圖1及圖12，ADC 1500_1可輸出信號Dout1而非信號Dout。此外，ADC 1500_1可使信號Dout1而非信號Dout回饋至加法器1100。
隨後，可基於信號Dout1產生信號S3。在頻域中，信號Dout1可由信號Dout與傳遞函數「H4(z)」的乘積表示。藉由傳遞函數「H4(z)」的分母乘以信號Dout1，基於信號Dout1產生的信號S3可由不同項(例如乘以「1-z-1」的項)表示。因此，基於信號Dout1產生的信號S3的擺幅可小於基於信號Dout產生的信號S3的擺幅。由於信號S4是基於信號S3所產生，因此信號S4的擺幅可對應於信號S3的擺幅。
主ADC 1520可通常基於具有參考範圍內的擺幅的信號 S4而操作。在數位雜訊耦合濾波器1532的階位較高的情況下，回饋至加法器1510的信號Efb的擺幅可變得較大。因此，基於信號Efb產生的信號S4的擺幅亦可變得較大。由於信號S4的擺幅變得較大，因此信號S4的擺幅可能在參考範圍之外。接收具有參考範圍之外的擺幅的信號S4的主ADC 1520可能並非正常操作。
在信號S3的擺幅藉由連接至主ADC 1520的輸出的數位積分器1540減小的情況下，信號S4的擺幅亦可減小。因此，即使基於根據自高階數位雜訊耦合濾波器1532接收的信號Efb產生信號S4，主ADC 1520亦可正常操作。此可意謂設計者可易於設計包含高階數位雜訊耦合濾波器1532的調制器1000。
圖13為示出輸入至圖1及圖12的主ADC的信號的曲線圖。在圖13的實例中，x軸表示時間，且y軸表示信號S4的位準。
參看圖13，在時間點「ta」與時間點「tb」之間，圖1的信號S4的擺幅(亦即基於自不包含數位積分器1540的ADC 1500輸出的信號Dout產生的信號S4的擺幅)可對應於「R1」。在時間點「ta」與時間點「tb」之間，圖12的信號S4的擺幅(亦即基於自包含數位積分器1540的ADC 1500_1輸出的信號Dout1產生的信號S4的擺幅)可對應於「R2」。「R1」可大於「R2」。
如參看圖12所描述，在數位積分器1540連接至主ADC 1520的輸出的情況下，主ADC 1520可基於具有較小擺幅量值的信號S4而操作。因此，在設計者設計包含ADC 1500_1的調制器1000的情況下，設計者可包含主ADC 1520，其可基於相對較小擺幅在ADC 1500_1中正常操作。
圖14為示出圖2的ADC的實例配置的方塊圖。
參看圖14，雜訊耦合ADC 1531可將包含量化誤差的信號Eq2輸出至加法器1510。如參看圖8所描述，信號Eq2可與雜訊耦合ADC 1531的操作(例如SAR ADC 2000的第四階段的操作)中發生的量化誤差相關聯。因此，信號Eq2的量化誤差可與信號Eq1及信號Ed2相關聯。
由於將信號Eq2自雜訊耦合ADC 1531輸出至加法器1510，因此圖14中示出ADC 1500_2，但此是出於描述用於使信號Eq2的位準與信號S3及信號Efb的位準相加的操作的實施例。可很好地理解，可以各種方式改變或修改ADC 1500_2以具有用於將信號Eq2的位準與信號S3及信號Efb的位準相加的配置。
舉例而言，雜訊耦合ADC 1531可將信號Eq2輸出至圖1的迴路濾波器1200。出於充當積分器的目的，迴路濾波器1200可包含放大器或類似者。雜訊耦合ADC 1531可將信號Eq2輸出至放大器的輸入端。由於將信號Eq2輸入至放大器，放大器可輸出受信號Eq2影響的信號S3。舉例而言，放大器可輸出信號S3，其具有將信號S2的位準施加至的位準。
在圖14的實例中，加法器1510可輸出具有位準的信號S4，所述位準是藉由自信號S3的位準減去信號Efb及信號Eq2的位準而獲得。由於將信號Eq2的位準施加於信號S3的位準，因此與將信號S3轉換為信號Dout2相關聯的量化誤差的量值可降低。
因此，信號Dout2可產生比包含圖12的ADC 1500_2的調制器1000以及包含圖2的ADC 1500的調制器1000更精確指示類比信號的位準的資料。
由於信號Eq2為類比信號，因此可在類比領域中執行信 號Eq2的回饋操作。因此，雜訊耦合ADC 1531可不包含用於將信號Eq2轉換為數位信號的附加組件。此外，在藉由ADC 1500_2回饋信號Eq2的情況下，不花費用於將信號Eq2轉換為數位信號所需的附加時間。
圖15為示出包含圖1的調制器的電子裝置的實例配置的方塊圖。
電子裝置4000可包含影像處理區塊4100、通信區塊4200、音訊處理區塊4300、緩衝記憶體4400、非揮發性記憶體4500、使用者介面4600、主處理器4800以及功率管理器4900。然而，電子裝置4000的組件不限於圖15的實施例。電子裝置4000可不包含圖15中所示出的組件中的一或多者，或可更包含圖15中未示出的至少一個組件。
影像處理區塊4100可包含鏡頭4110、影像感測器4120以及影像信號處理器4130。影像處理區塊4100可經由鏡頭4110接收光。影像感測器4120可包含用於經由鏡頭4110接收的光的光電轉換的像素。影像感測器4120可包含用於將藉由光電轉換產生的類比信號轉換為數位信號的調制器。舉例而言，影像感測器4120可包含圖1的調制器1000。影像信號處理器4130可基於由影像感測器4120產生的數位信號來產生與外部物體相關聯的影像資訊。
通信區塊4200可包含天線4210、收發器4220以及調制器/解調器(調制解調器)4230。通信區塊4200可經由天線4210將信號與外部裝置/系統進行交換。調制解調器4230可包含用於將經由天線4210接收的類比信號轉換為數位信號的調制器。舉例而 言，收發器4220可包含圖1的調制器1000。
舉例而言，通信區塊4200的收發器4220及調制解調器4230可按照無線通信協定來處理與外部裝置/系統進行交換的信號，所述無線通信協定例如長期演進(long term evolution；LTE)、微波存取全球互通(worldwide interoperability for microwave access；WiMax)、全球行動通信系統(global system for mobile communication；GSM)、分碼多重存取(code division multiple access；CDMA)、藍芽(Bluetooth)、近場通信(near field communication；NFC)、無線保真(wireless fidelity；Wi-Fi)或射頻識別(radio frequency identification；RFID)。
音訊處理區塊4300可包含音訊信號處理器4310及麥克風4320。音訊處理區塊4300可經由麥克風4320接收類比音訊信號。麥克風4320可自電子裝置4000的外部接收類比音訊信號。音訊信號處理器4310可包含用於將經由麥克風4320接收的類比音訊信號轉換為數位信號的調制器。舉例而言，音訊信號處理器4310可包含圖1的調制器1000。音訊信號處理器4310可藉由使用由調制器1000轉換的數位信號來產生音訊資訊。
緩衝記憶體4400可儲存電子裝置4000的操作中使用的資料。舉例而言，緩衝記憶體4400可臨時儲存由或待由主處理器4800處理的資料。舉例而言，緩衝記憶體4400可包含揮發性記憶體(諸如靜態隨機存取記憶體(static random access memory；SRAM)、動態RAM(dynamic RAM；DRAM)或同步DRAM(synchronous DRAM；SDRAM))及或非揮發性記憶體(諸如快閃記憶體、相變RAM(phase-change RAM；PRAM)、磁阻RAM (magneto-resistive RAM；MRAM)、電阻式RAM(resistive RAM；ReRAM)或鐵電RAM(ferro-electric RAM；FRAM))。
非揮發性記憶體4500可儲存資料而不管電源供應。舉例而言，非揮發性記憶體4500可包含諸如快閃記憶體、PRAM、MRAM、ReRAM以及FRAM的各種非揮發性記憶體中的至少一者。舉例而言，非揮發性記憶體4500可包含可移除記憶體，諸如硬碟驅動機(hard disk drive；HDD)、固態磁碟機(solid state drive；SSD)或安全數位(secure digital；SD)卡，及/或嵌入式記憶體(諸如嵌入式多媒體卡(embedded multimedia card；eMMC))。
使用者介面4600可仲裁使用者與電子裝置4000之間的通信。舉例而言，使用者可經由使用者介面4600將命令輸入至電子裝置4000。使用者介面4600可包含用於偵測使用者的動作(例如觸摸及運動)的感測器(例如觸摸感測器及運動感測器)。感測器可基於所偵測到的使用者的動作來產生類比信號。使用者介面4600可包含用於轉換由感測器產生的類比信號的調制器。舉例而言，使用者介面4600可包含圖1的調制器1000。舉例而言，電子裝置4000可經由使用者介面4600將由主處理器4800產生的資訊提供至使用者。
主處理器4800可控制電子裝置4000的全部操作。主處理器4800可控制/處理電子裝置4000的組件的操作。主處理器4800可處理出於操作電子裝置4000的目的的各種操作。舉例而言，主處理器4800可基於由影像處理區塊4100、通信區塊4200、音訊處理區塊4300、使用者介面4600等中包含的調制器1000轉換的數位信號來處理各種操作。舉例而言，主處理器4800可由通 用處理器、專用處理器或應用程式處理器來實施。
功率管理器4900可對電子裝置4000的組件供電。舉例而言，功率管理器4900可適當地轉換來自電池的電功率及/或外部電源，且可將所轉換的電功率傳遞至電子裝置4000的組件。
根據本發明概念的實施例，可經由低複雜度的設計來實施包含高階雜訊耦合濾波器的調制器，且因此，可將調制器置放於較小面積內。此外，可降低包含高階雜訊耦合濾波器的調制器的功率消耗，且可減小調制器中包含的雜訊耦合濾波器的PVT變化。
雖然已參考本發明根據的實例實施例描述本發明概念，但所屬領域中具通常知識者將顯見的是，可在不脫離如所附申請專利範圍中所闡述的本發明概念的精神及範疇的情況下對其進行各種變化及修改。
1000:調制器
1100:加法器
1200:迴路濾波器
1300:取樣器
1400:回饋數位類比轉換器
1500:類比數位轉換器
Dfb、Dout、S1、S2、S3、Uin:信號
PH1:操作信號

Claims (21)

  1. 一種電子電路，包括：類比數位轉換器(ADC)，經配置以基於第一類比信號及第二類比信號來產生第一數位輸出信號；以及雜訊耦合濾波器，經配置以基於與將所述第一類比信號轉換成所述第一數位輸出信號相關聯的第一量化誤差來產生針對至所述類比數位轉換器的輸入回饋的所述第二類比信號，其中，基於數位領域中的時脈，所述雜訊耦合濾波器進一步經配置以對自所述第一量化誤差轉換的第一數位誤差信號執行雜訊整形，並自所述雜訊整形的結果來產生所述第二類比信號，其中所述雜訊耦合濾波器進一步經配置以：基於所述時脈將所述第一量化誤差轉換為所述第一數位誤差信號；基於所述時脈藉由對所述第一數位誤差信號執行所述雜訊整形來產生第二數位誤差信號；以及基於所述時脈將所述第二數位誤差信號轉換為所述第二類比信號。
  2. 如申請專利範圍第1項所述的電子電路，其中所述類比數位轉換器進一步經配置以：將第三類比信號轉換為所述第一數位輸出信號，藉由自所述第一類比信號的位準減去所述第二類比信號的位準來獲得所述第三類比信號的位準。
  3. 如申請專利範圍第2項所述的電子電路，其中所述第一量化誤差的量值與對應於所述第三類比信號的位準的值與由所述 第一數位輸出信號表示的值之間的差值相關聯。
  4. 如申請專利範圍第1項所述的電子電路，其中所述雜訊耦合濾波器進一步經配置以：執行所述雜訊整形以減少所述第一數位誤差信號中包含的信號分量當中頻率不高於參考頻率的信號分量。
  5. 如申請專利範圍第1項所述的電子電路，其中由所述第一數位誤差信號表述的資料與所述第一量化誤差的量值相關聯。
  6. 如申請專利範圍第1項所述的電子電路，其中與將所述第一量化誤差轉換為所述第一數位誤差信號相關聯的第二量化誤差的量值與對應於所述第一量化誤差的量值的值與由所述第一數位誤差信號表示的值之間的差值相關聯。
  7. 如申請專利範圍第1項所述的電子電路，更包括：數位積分器，經配置以累積所述第一數位輸出信號以產生第二數位輸出信號。
  8. 如申請專利範圍第7項所述的電子電路，更包括：數位類比轉換器(DAC)，經配置以將所述第二數位輸出信號轉換為第四類比信號，其中當將所述第四類比信號回饋至所述類比數位轉換器的所述輸入時提供所述第一類比信號。
  9. 一種電子電路，包括：雜訊耦合類比數位轉換器，經配置以基於第二類比信號藉由轉換在將第一類比信號轉換為第一數位輸出信號時產生的第一量化誤差來產生第一數位誤差信號；數位濾波器，經配置以藉由減少所述第一數位誤差信號中包 含的信號分量當中頻率不高於參考頻率的信號分量來產生第二數位誤差信號；以及雜訊耦合數位類比轉換器，經配置以藉由轉換所述第二數位誤差信號來產生所述第二類比信號。
  10. 如申請專利範圍第9項所述的電子電路，更包括：主類比數位轉換器，經配置以：將第三類比信號轉換為所述第一數位輸出信號，藉由自所述第二類比信號的位準減去所述第一類比信號的位準來獲得所述第三類比信號的位準。
  11. 如申請專利範圍第10項所述的電子電路，其中所述主類比數位轉換器進一步經配置以產生時脈，以及其中所述數位濾波器進一步經配置以基於自所述主類比數位轉換器接收的所述時脈來產生所述第二數位誤差信號。
  12. 如申請專利範圍第10項所述的電子電路，其中所述雜訊耦合類比數位轉換器進一步經配置以產生與將所述第一量化誤差轉換為所述第一數位誤差信號相關聯的第二量化誤差。
  13. 一種電子電路，包括：類比數位轉換器，經配置以基於在第一時間點在參考節點處形成的第一電壓來產生第一數位輸出信號，基於在產生所述第一數位輸出信號時在所述第一時間點之後的第二時間點在所述參考節點處形成的第二電壓來產生第一數位誤差信號，以及基於在接收到第二數位誤差信號時在所述第二時間點之後的第三時間點在所述參考節點處形成的第三電壓來產生第二數位輸出信號；以及數位濾波器，經配置以向所述類比數位轉換器提供藉由減少 所述第一數位誤差信號中包含的信號分量當中頻率不高於參考頻率的信號分量所產生的所述第二數位誤差信號。
  14. 如申請專利範圍第13項所述的電子電路，其中所述類比數位轉換器包含連接至所述參考節點的第一組的電容器，以及其中所述第一組的所述電容器經配置以儲存對應於由基於所述第一電壓的所述第一數位輸出信號表示的資料的能量。
  15. 如申請專利範圍第14項所述的電子電路，其中所述類比數位轉換器更包含連接至所述參考節點的第二組的電容器，以及其中所述第二組的所述電容器經配置以儲存對應於由基於所述第二電壓的所述第一數位誤差信號表示的資料的能量。
  16. 如申請專利範圍第15項所述的電子電路，其中所述類比數位轉換器由包含所述第一組的電容器及所述第二組的電容器的一個逐次近似暫存器(SAR)類比數位轉換器來實施。
  17. 如申請專利範圍第13項所述的電子電路，其中所述類比數位轉換器包含：比較器，經配置以將所述第一電壓的位準與共模電壓的位準進行比較以產生比較結果；以及邏輯電路，經配置以基於所述比較結果來產生與所述第一電壓的所述位準相關聯的所述第一數位輸出信號。
  18. 如申請專利範圍第13項所述的電子電路，更包括：數位積分器，經配置以累積所述第一數位輸出信號，其中基於由所述數位積分器累積的所述第一數位輸出信號在所述參考節點處形成所述第一電壓。
  19. 如申請專利範圍第13項所述的電子電路，其中基於在產生所述第一數位誤差信號時在所述第二時間點與所述第三時間點之間的第四時間點在所述參考節點處形成的第四電壓來形成所述第一電壓。
  20. 如申請專利範圍第19項所述的電子電路，其中所述類比數位轉換器包含：第一組的開關，經配置以對應於所述第一數位輸出信號的資料而操作；第二組的開關，經配置以對應於所述第一數位誤差信號的資料而操作；以及第三組的開關，經配置以對應於所述第二數位誤差信號的資料而操作。
  21. 如申請專利範圍第20項所述的電子電路，其中基於所述第一組的所述開關的操作在所述參考節點處形成所述第二電壓，基於所述第二組的所述開關的操作在所述參考節點處形成所述第四電壓，以及基於所述第三組的所述開關的操作在所述參考節點處形成所述第三電壓。
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