TWI733488B - 位於數位域之訊號處理電路及方法 - Google Patents

位於數位域之訊號處理電路及方法 Download PDF

Info

Publication number
TWI733488B
TWI733488B TW109119545A TW109119545A TWI733488B TW I733488 B TWI733488 B TW I733488B TW 109119545 A TW109119545 A TW 109119545A TW 109119545 A TW109119545 A TW 109119545A TW I733488 B TWI733488 B TW I733488B
Authority
TW
Taiwan
Prior art keywords
signal
domain
generate
fourier transform
time domain
Prior art date
Application number
TW109119545A
Other languages
English (en)
Other versions
TW202147777A (zh
Inventor
蔡韻芝
黃亮維
Original Assignee
瑞昱半導體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 瑞昱半導體股份有限公司 filed Critical 瑞昱半導體股份有限公司
Priority to TW109119545A priority Critical patent/TWI733488B/zh
Priority to US17/315,363 priority patent/US11184209B1/en
Application granted granted Critical
Publication of TWI733488B publication Critical patent/TWI733488B/zh
Publication of TW202147777A publication Critical patent/TW202147777A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/26—Systems using multi-frequency codes
    • H04L27/2601—Multicarrier modulation systems
    • H04L27/2647—Arrangements specific to the receiver only
    • H04L27/2649—Demodulators
    • H04L27/265—Fourier transform demodulators, e.g. fast Fourier transform [FFT] or discrete Fourier transform [DFT] demodulators
    • H04L27/2651—Modification of fast Fourier transform [FFT] or discrete Fourier transform [DFT] demodulators for performance improvement
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006—Arrangements for removing intersymbol interference
    • H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
    • H04L25/03019—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception
    • H04L25/03057—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception with a recursive structure
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006—Arrangements for removing intersymbol interference
    • H04L25/03159—Arrangements for removing intersymbol interference operating in the frequency domain
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/26—Systems using multi-frequency codes
    • H04L27/2601—Multicarrier modulation systems
    • H04L27/2626—Arrangements specific to the transmitter only
    • H04L27/2627—Modulators
    • H04L27/2628—Inverse Fourier transform modulators, e.g. inverse fast Fourier transform [IFFT] or inverse discrete Fourier transform [IDFT] modulators

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Discrete Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)

Abstract

一種位於數位域之訊號處理的方法包括：將一亂數序列訊號加入至一時間域輸入訊號來產生一時間域處理後輸入訊號；對該時間域處理後輸入訊號進行傅立葉轉換以產生一頻率域處理後輸入訊號；根據等化器參數來對該頻率域處理後輸入訊號進行運算以產生一頻率域輸出訊號；對該頻率域輸出訊號進行反向傅立葉轉換以產生一時間域輸出訊號；根據該時間域輸出訊號來產生一決策輸出訊號以及一時間域誤差訊號；以及根據該時間域誤差訊號以及該頻率域處理後輸入訊號來產生一特定參數訊號以決定該等化器之該等化器參數。

Description

位於數位域之訊號處理電路及方法
本發明係關於一種數位訊號處理架構，尤指一種位於數位域之訊號處理電路及方法。
一般而言，在高速資料傳輸的系統(例如乙太網路2.5G/5G/10G系統)，通常會採用一頻率域區塊式最小均方(Frequency-domain Block Least mean squares，FBLMS)的系統架構，而在實際的系統中使用定點數(fixed point)的有限字元長度(finite word length)的運算。然而，一個採用定點數運算之頻率域區塊式最小均方算法的實際系統中，會引入量化雜訊至一傅立葉轉換電路的運算操作中，如果該傅立葉轉換電路所採用之位元個數較少，則其輸出極容易產生雜訊。由於傅立葉轉換電路是一系統中最佔用電路面積與耗能的部分，因此實際上無法通過不斷增加所採用之位元個數來壓制量化雜訊所產生的影響。當為了節省電路面積或為了達到節能的目的而使傅立葉轉換電路之位元個數較少時，如果字元長度不夠，則在傅立葉轉換電路之運算及反向傅立葉轉換電路之運算的過程之間會產生一個特定的雜訊型樣(colored noise pattern)，而影響到決策回授等化器的運算，進而影響等化器的回授控制，最差的情況是使等化器係數發生漂移而令整個系統不穩定而無法收斂。
因此本發明的目的之一在於提供一種位於數位域之訊號處理電路，以解決傳統架構的難題。
根據本發明之實施例，其係揭露了一種位於數位域之訊號處理電路。該訊號處理電路包含有一處理單元、一第一傅立葉轉換電路、一等化器、一第一反向傅立葉轉換電路、一決策電路以及一回授電路。該處理單元用以接收一時間域輸入訊號，以及將一亂數序列訊號加入至該時間域輸入訊號來產生一時間域處理後輸入訊號。第一傅立葉轉換電路耦接於該處理單元，並用以接收該時間域處理後輸入訊號，對該時間域處理後輸入訊號進行一第一傅立葉轉換以產生一頻率域處理後輸入訊號。等化器用以接收該頻率域處理後輸入訊號，根據一等化器參數來對該頻率域處理後輸入訊號進行運算以產生一頻率域輸出訊號。第一反向傅立葉轉換電路耦接至該等化器，並用以接收該頻率域輸出訊號，以對該頻率域輸出訊號進行一第一反向傅立葉轉換以產生一時間域輸出訊號。決策電路耦接於該第一反向傅立葉轉換電路，並用以根據該時間域輸出訊號來產生一決策輸出訊號，以及根據該決策輸出訊號與該時間域輸出訊號來產生一時間域誤差訊號。回授電路耦接於該決策電路與該等化器，並用來根據該時間域誤差訊號以及該頻率域處理後輸入訊號來產生一特定參數訊號以決定該等化器之該等化器參數。
根據本發明之實施例，只另揭露了一種位於數位域之訊號處理電路。訊號處理電路包含有一亂數序列產生電路、一第一加法單元、一第一傅立葉轉換電路、一第一等化器、一第一反向傅立葉轉換電路、一第二加法單元、一第二傅立葉轉換電路、一第二等化器、一第二反向傅立葉轉換電路以及一決策電路。亂數序列產生電路用以產生一第一近端亂數序列訊號與一第一遠端亂數序列訊號，該第一近端亂數序列訊號對應於一第一傳送導線，該第一遠端亂數序列訊號對應於一第一接收導線，該第一傳送導線與該第一接收導線為一對傳送/接收導線。第一加法單元用以接收該第一近端亂數序列訊號與該第一傳送導線所對應之一數位域傳送訊號，將該第一近端亂數序列訊號與該第一傳送導線所對應之該數位域傳送訊號相加，以產生一第一時間域處理後傳送訊號。第一傅立葉轉換電路耦接於該第一加法單元，並用來將該第一時間域處理後傳送訊號轉換為一第一頻率域處理後傳送訊號。第一等化器耦接於該第一傅立葉轉換電路，並用來對該第一頻率域處理後傳送訊號進行一第一等化補償，以產生一第一等化後傳輸訊號。第一反向傅立葉轉換電路耦接於該第一等化器，並用來根據該第一等化後傳輸訊號來產生一時間域等化後傳輸結果訊號。第二加法單元耦接於一類比數位轉換器所輸出之該第一接收導線所對應之一數位域接收訊號以及耦接於該第一反向傅立葉轉換電路，用來將該時間域等化後傳輸結果訊號與該第一遠端亂數序列訊號加入至該數位域接收訊號，以產生一第一時間域處理後接收訊號。第二傅立葉轉換電路耦接於該第二加法單元，並用來將該第一時間域處理後接收訊號轉換產生一第一頻率域處理後接收訊號。第二等化器耦接於該第二傅立葉轉換電路，並用以對該第一頻率域處理後接收訊號進行一第二等化補償，以產生一第一等化後接收訊號。第二反向傅立葉轉換電路耦接於該第二等化器，並用以根據該第一等化後接收訊號來產生一時間域輸出訊號。決策電路耦接於該第二反向傅立葉轉換電路，並用來根據該時間域輸出訊號產生一決策輸出訊號，以及根據該決策輸出訊號與該時間域輸出訊號來產生一時間域誤差訊號，以回授決定該第二等化器之一等化器參數。
根據本發明的實施例，其另揭露一種位於數位域之訊號處理的方法。該方法包含：接收一時間域輸入訊號，將一亂數序列訊號加入至該時間域輸入訊號來產生一時間域處理後輸入訊號；接收該時間域處理後輸入訊號，對該時間域處理後輸入訊號進行一第一傅立葉轉換以產生一頻率域處理後輸入訊號；接收該頻率域處理後輸入訊號，根據一等化器參數來對該頻率域處理後輸入訊號進行運算以產生一頻率域輸出訊號；接收該頻率域輸出訊號，以對該頻率域輸出訊號進行一第一反向傅立葉轉換以產生一時間域輸出訊號；根據該時間域輸出訊號來產生一決策輸出訊號，以及根據該決策輸出訊號與該時間域輸出訊號來產生一時間域誤差訊號；以及根據該時間域誤差訊號以及該頻率域處理後輸入訊號之一共軛訊號來產生一特定參數訊號以決定該等化器之該等化器參數。
在一高速資料傳輸系統，例如乙太網路(Ethernet)2.5G/5G/10G的系統，為了避免過長的通道響應(channel response)，本案係採用一頻率域區塊式最小均方(FBLMS)的系統架構。本案係通過在傅立葉轉換電路之輸入之前加入一人工產生的雜訊至原先的數位輸入訊號中來穩定系統，例如實作上該雜訊可以是一亂數序列(在頻譜上為一白雜訊，但不限定)，使用該亂數序列之資料訊號，令該亂數序列之資料訊號之頻譜功率/能量高於所測量到之特定的雜訊型樣的頻譜功率/能量，以遮蓋住特定的雜訊型樣之能量，避免傅立葉轉換電路之輸出中發生在某一特定頻率上累加特定的雜訊型樣之能量的狀況。此外，實作上也可以採用將該原先的數位輸入訊號的部位位元資料(例如一或多個最低有效位元(Least Significant Bit，LSB))進行屏蔽(mask)來等效達到實現加入一人工產生的雜訊至原先的數位輸入訊號的效果。此外，本發明亦可應用於具有多條通道之高速傳輸通訊系統，例如前述的乙太網路(Ethernet)2.5G/5G/10G的系統(但不限定)。
請參照第1圖，第1圖是本發明一實施例之位於數位域之訊號處理電路100之簡要方塊示意圖，訊號處理電路100例如是接收機的一數位訊號處理器(Digital Signal Processor，DSP)，如第1圖所示，訊號處理電路100包含有一處理單元105、一傅立葉轉換電路110、一等化器115、一反向傅立葉轉換電路120、一決策電路125以及一回授電路130。處理單元105係用以接收一時間域輸入訊號Xn(一數位訊號)以及將一亂數序列訊號加入至該時間域輸入訊號Xn來產生一時間域處理後輸入訊號Xn’。傅立葉轉換電路110係耦接於該處理單元105，並用以接收該時間域處理後輸入訊號Xn’，對該時間域處理後輸入訊號Xn’進行一傅立葉轉換(例如一快速傅立葉轉換運算)將時間域之訊號轉換至頻率域，以產生一頻率域處理後輸入訊號Xnf。等化器115係耦接於該傅立葉轉換電路110，並用以接收該頻率域處理後輸入訊號Xnf，根據本身的等化器參數Weq來對該頻率域處理後輸入訊號Xnf進行等化操作以產生一頻率域輸出訊號Ynf。等化器115例如是由一有限脈衝響應(Finite Impulse Response，FIR)等化器所實現並具有一特定位元個數。反向傅立葉轉換電路120耦接至該等化器115，並用以接收該頻率域輸出訊號Ynf，以對該頻率域輸出訊號Ynf進行一反向傅立葉轉換(例如一反向的快速傅立葉轉換運算)將頻率域之訊號轉換至時間域，以產生一時間域輸出訊號Yn。決策電路125耦接於該反向傅立葉轉換電路120，用以根據該時間域輸出訊號Yn來產生一決策輸出訊號Do，以及根據該決策輸出訊號Do與該時間域輸出訊號Yn來產生一時間域誤差訊號En。實作上例如採用一決策器(slicer)來產生該決策輸出訊號Do，之後將決策輸出訊號Do減去該時間域輸出訊號Yn來得到時間域誤差訊號En。回授電路130耦接於該決策電路125與該等化器115，並用來根據該時間域誤差訊號En以及該頻率域處理後輸入訊號Xnf之一共軛訊號來產生一特定參數訊號Wnf以決定該等化器115之該等化器參數Weq。回授電路130係接收傅立葉轉換電路110所輸出之該頻率域處理後輸入訊號Xnf，將該頻率域處理後輸入訊號Xnf進行共軛運算來得到該共軛訊號，接著根據該共軛訊號與該時間域誤差訊號En來產生該特定參數訊號Wnf，以回授控制該等化器115之該等化器參數Weq。
應注意的是，該處理單元105所加入之該上述的亂數序列訊號之一功率譜密度(Power Spectral Density，PSD)之強度值(magnitude)，係參考該傅立葉轉換電路110所輸出之該頻率域處理後輸入訊號Xnf中所包含的第特定雜訊能量所決定。如果使用定點數的有限字元長度不夠，則以第1圖來說，該特定的雜訊型樣在時間上會累加於回授電路130之電路元件，而影響到等化器115的回授控制，進而使等化器係數發生漂移而令整個系統不穩定而無法收斂。因此，為了解決這個問題，本案係在該傅立葉轉換電路110的輸入之前設置該處理單元105，先將該時間域輸入訊號Xn進行處理，以遮蓋或減少該傅立葉轉換電路110之輸出訊號(亦即該頻率域處理後輸入訊號Xnf)中的特定的雜訊。實作上，該特定的雜訊係指出現在至少某一特定通道頻率上的雜訊，而本案所加入之該亂數序列訊號之功率譜密度之強度值係大於該至少某一特定通道頻率上的雜訊之功率譜密度之強度值。亦即，等效上加入一白雜訊(white noise)至輸入訊號中Xn，該白雜訊的功率譜密度在所有頻率上強度值具體上均一致使得可以遮蓋或均勻化至少某一特定通道頻率上的雜訊之影響，如此一來可穩定整個系統而不會發生不收斂的情況。此外，需注意的是，上述該至少某一特定通道頻率上的雜訊之頻譜功率並不會因為通道不一樣而不同，而是由一傅立葉轉換電路所採用的位元個數所決定。因此，當實作上在已經決定了所採用之傅立葉轉換電路之後，電路設計者即可測量該傅立葉轉換電路所輸出之該至少某一特定通道頻率上的雜訊之頻譜功率，來決定該處理單元105所要施加之該亂數序列訊號的頻譜功率強度，且出廠後便不需要再進行測量。
請搭配參照第2圖及第3圖，第2圖是第1圖所示之訊號處理電路100之電路示意圖，第3圖是虛擬雜訊序列(Pseudo-Noise sequences)產生電路1051的示意圖。如第2圖所示，實作上，回授電路130例如包含一傅立葉轉換電路1305、一共軛運算單元1310、一乘法單元1315、一反向傅立葉轉換電路1320、一係數產生單元1325以及一傅立葉轉換電路1330。傅立葉轉換電路1305耦接於該決策電路125，並用以接收該時間域誤差訊號En，對該時間域誤差訊號En進行一傅立葉轉換(例如一快速傅立葉轉換運算)將時間域之訊號轉換至頻率域，以產生一頻率域誤差訊號Enf。共軛運算單元1310耦接於該傅立葉轉換電路110，並用以對該頻率域處理後輸入訊號Xnf進行一共軛運算以產生一共軛訊號
Figure 02_image001
。乘法單元1315耦接於該共軛運算單元1310與該傅立葉轉換電路1305，用以將該共軛訊號
Figure 02_image001
與該頻率域誤差訊號Enf進行相乘以產生一梯度訊號(gradient signal)Gf。反向傅立葉轉換電路1320耦接於該乘法單元1315，用以對該梯度訊號Gf進行一反向傅立葉轉換(例如一反向之快速傅立葉轉換運算)將頻率域之訊號轉換至時間域來產生一時間域梯度訊號Gn。係數產生單元1325耦接於該反向傅立葉轉換電路1320，用以根據該時間域梯度訊號Gn與一特定步長µ，產生並累計參數以產生一累計後參數訊號Wn；例如，係數產生單元1325的放大單元1326先將時間域梯度訊號Gn乘上一特定步長µ以產生一放大後的時間域梯度訊號，之後加法單元1327累計目前時間點與之前的不同時間點所產生之該放大後的時間域梯度訊號來產生該累計後參數訊號Wn。傅立葉轉換電路1330耦接於該係數產生單元1325，用以接收該累計後參數訊號Wn，對該累計後參數訊號Wn進行一傅立葉轉換(例如一快速傅立葉轉換運算)將時間域之訊號轉換至頻率域，以產生該特定參數訊號Wnf來回授決定該等化器115之該等化器參數Weq。
此外，處理單元105例如包含一虛擬雜訊序列產生電路1051與一加法單元1052。虛擬雜訊序列產生電路1051用以產生一虛擬雜訊序列訊號SPNS作為該亂數序列訊號，以及加法單元1052耦接於該虛擬雜訊序列產生電路1051，並用以接收該時間域輸入訊號Xn與該虛擬雜訊序列產生電路1051所產生之該虛擬雜訊序列訊號SPNS，將該虛擬雜訊序列訊號SPNS加入至該時間域輸入訊號Xn，以產生該時間域處理後輸入訊號Xn’。而如第3圖所示，該虛擬雜訊序列產生電路1051包含有一虛擬雜訊序列產生器1055、一延遲單元1053與一減法單元1054。虛擬雜訊序列產生器1055係用以產生一初步的虛擬雜訊序列訊號，延遲單元1053係耦接於該虛擬雜訊序列產生器1055並用以對該初步的虛擬雜訊序列訊號進行一特定延遲(例如第3圖所示之
Figure 02_image003
係表示延遲一單位時間；然此並非本案的限制)，產生一延遲後的虛擬雜訊序列訊號，以及減法單元1054係用以接收該初步的虛擬雜訊序列訊號與該延遲後的虛擬雜訊序列訊號，將該初步的虛擬雜訊序列訊號減去該延遲後的虛擬雜訊序列訊號，以產生該虛擬雜訊序列訊號SPNS(亦即該亂數序列訊號)。
需注意的是，在第2圖之實施例中，該處理單元105所加入之該亂數序列訊號之功率譜密度之強度值除了參考該傅立葉轉換電路110所輸出之該頻率域處理後輸入訊號Xnf中所包含的第一特定雜訊能量以外，同時也另外參考該傅立葉轉換電路1305所輸出之該頻率域誤差訊號Enf中所包含的該第二特定雜訊能量的訊號頻譜功率，以及參考該傅立葉轉換電路1330所輸出之該特定參數訊號Wnf中所包含的該第三特定雜訊能量的訊號頻譜功率。例如該亂數序列訊號之訊號頻譜功率均大於或高於該傅立葉轉換電路110所輸出之該頻率域處理後輸入訊號Xnf中所包含的該第一特定雜訊能量的訊號頻譜功率、高於該傅立葉轉換電路1305所輸出之該頻率域誤差訊號Enf中所包含的該第二特定雜訊能量的訊號頻譜功率、以及高於該傅立葉轉換電路1330所輸出之該特定參數訊號Wnf中所包含的該第三特定雜訊能量的訊號頻譜功率，令遮蓋或均勻化在所有傅立葉轉換電路之運算上至少某一特定通道頻率上的雜訊之影響，如此一來可穩定整個系統而不會發生不收斂的情況。再者，第3圖所示之所產生之該初步的虛擬雜訊序列訊號係一該初步的亂數序列訊號，通過將該初步的亂數序列訊號延遲一單位時間後，令將該虛擬雜訊序列產生器1055所產生之初步的亂數序列訊號減去延遲一單位時間之初步的亂數序列訊號，以等效產生具有二階亂數之亂數序列訊號作為該虛擬雜訊序列產生電路1051的輸出，使得實際上可與輸入訊號Xn更不相關，系統可達到二階亂數的穩定；然而，此並非是本案的限制。在其他實施例，該虛擬雜訊序列產生器1055所產生之初步的亂數序列訊號亦可直接作為該虛擬雜訊序列產生電路1051的輸出，使得實際上可與輸入訊號Xn不相關，系統達到一階亂數的穩定。此外，基於相同原理的操作，在其他不同實施例，亦可通過將所產生之亂數序列訊號進行多次不同的延遲與相減來達到系統的n階亂數的穩定，其中n大於或等於3。
請參照第4圖，第4圖是第1圖所示之訊號處理電路100之不同實施例示意圖。如第4圖所示，該處理單元105係設置於一類比數位轉換器101與該傅立葉轉換電路110之間，用以處理該類比數位轉換器101將一類比訊號進行轉換所產生之數位訊號(亦即該時間域輸入訊號Xn)，該處理單元105例如包含有一屏蔽單元1056，其中該屏蔽單元1056係被採用來對該時間域輸入訊號Xn之一訊號位元解析度的最低有效位元進行屏蔽，令所屏蔽產生的輸入訊號Xn’之訊號位元解析度的位元個數之資訊低於該時間域輸入訊號Xn之一訊號位元解析度的位元個數之資訊，以等效達到將一亂數序列訊號加入至該時間域輸入訊號Xn的效果。例如，該時間域輸入訊號Xn之解析度係對應於M位元，M例如等於8(但不限定)，以及該處理單元305係將該時間域輸入訊號Xn之該解析度中較不重要之N個最低有效位元(LSB)(N例如等於2，但不限定)去除並留下其他位元(亦即6個位元的資訊)，以等效達到將一亂數序列訊號(亦即雜訊訊號)加入至該時間域輸入訊號Xn來產生該時間域處理後輸入訊號Xn’。另外，該N的值係參考該傅立葉轉換電路110所輸出之該頻率域處理後輸入訊號Xnf中所包含的第一特定雜訊能量所決定，令均勻化該頻率域處理後輸入訊號Xnf中的雜訊能量，以遮蓋該第一特定雜訊能量，以穩定系統。或者在一實施例，該N的值除了參考該傅立葉轉換電路110所輸出之該頻率域處理後輸入訊號Xnf中所包含的第一特定雜訊能量所決定，同時也另外參考該傅立葉轉換電路1305所輸出之該頻率域誤差訊號Enf中所包含的該第二特定雜訊能量的訊號頻譜功率以及參考該傅立葉轉換電路1330所輸出之該特定參數訊號Wnf中所包含的該第三特定雜訊能量的訊號頻譜功率，令均勻化該頻率域處理後輸入訊號Xnf、該頻率域誤差訊號Enf以及該特定參數訊號Wnf中的雜訊能量，以遮蓋雜訊能量，以穩定系統。
請參照第5圖，第5圖是第1圖所示之訊號處理電路100之不同實施例示意圖。如第5圖所示，該處理單元105係設置於該類比數位轉換器101與該傅立葉轉換電路110之間，用以處理該類比數位轉換器101將一類比訊號進行轉換所產生之數位訊號(亦即該時間域輸入訊號Xn)。該處理單元105例如包含有一濾波器1057，其中該濾波器1057係用來調整所輸出之該亂數序列訊號的頻譜功率，以產生一調整後之亂數序列訊號，將該調整後之亂數序列訊號輸出。其中該調整後之亂數序列訊號所具有之訊號頻譜，係隨著訊號頻率增加而增加，或者該亂數序列訊號所具有之該訊號頻譜功率之一增加量係隨著該訊號處理電路之一工作溫度的增加而增加。例如第5圖所示，當通道頻率愈高頻時，該調整後之亂數序列訊號所對應之一功率就愈高，使得可以均勻遮蓋在愈高頻時一或多個傅立葉轉換電路之輸出的特定雜訊的能量。舉例來說，對於應用於高速有線網路的資料傳輸裝置，例如上述的訊號處理電路100可設置於通過乙太網路802.3系列標準而連接至一個鏈路對端裝置（link partner device）的一資料傳輸裝置中，該資料傳輸裝置例如具有一訓練模式(training mode)與一資料傳輸模式(data mode)，雖然該資料傳輸裝置可在該訓練模式進行資料傳輸訓練之後將所得到之用於回授控制的參數告知該鏈路對端裝置，使得當切換至該資料傳輸模式時該鏈路對端裝置可基於回授控制的參數來與該資料傳輸裝置進行通訊，然而於該資料傳輸模式進行高速資料傳輸時，工作溫度或系統環境溫度均有可能升高，而可能使得通道的等化器參數因高溫嚴重的***損失（insertion loss）而發生較大改變使系統發生無法收斂的情況。因此，為了解決高溫系統發生無法收斂的問題，該訊號處理電路100將在各通道頻率上具有均勻頻譜功率之該亂數序列訊號進行調整，令調整後之亂數序列訊號的頻譜功率會隨著頻率的提升而提高，藉此來遮蓋住當高頻運轉之高溫所造成的雜訊能量，避免該雜訊能量於特定通道頻率上產生累加的效果而使得系統不穩定。也就是說，為了避免該雜訊能量於一特定高頻通道頻率上產生累加的效果，該調整後之亂數序列訊號所具有之訊號頻譜於該特定高頻通道頻率所對應之一功率係大於該雜訊能量於特定通道頻率上之一功率，並且該調整後之亂數序列訊號所具有之訊號頻譜在相鄰通道頻率之間的一功率變化量係於小該雜訊能量於該特定通道頻率與鄰近通道頻率之間之一功率變化量，令該雜訊能量相對地不會過度累加於該特定通道頻率，使得整個系統可以穩定收斂。再者，在一實施例，所需要加入的亂數序列訊號的功率頻譜之分佈的形狀，在其高頻抬升的幅度亦可依據所需要支援的溫度差異來決定，舉例來說，如果想要支援的溫差越大(也就表示目前***損失之高頻功率的差異越大)，則功率頻譜之分佈的形狀在愈高頻時需要抬升的幅度也愈大。
請參照第6圖，第6圖是本發明實施例將第1圖所示之處理單元之操作應用於一資料傳輸裝置600之架構的部分的電路方塊示意圖。如第6圖所示，資料傳輸裝置600包含一類比數位轉換器601、加法單元602A、602B、602C、602D、609A、609B、609C、609D、605、610、傅立葉轉換電路603FA、603FB、603FC、603FD、603NA、603NB、603NC、603ND、等化器604FA、604FB、604FC、604FD、604NA、604NB、604NC、604ND、反向傅立葉轉換電路606、611、決策電路607、數位類比轉換器608以及亂數序列產生電路612。應用於有線網路高速傳輸的資料傳輸裝置600係通過乙太網路802.3系列標準而連接至一個鏈路對端裝置，資料傳輸裝置600係一收發機裝置並具有一接收機(receiver)架構與一傳送機(transmitter)架構，並具有4對雙絞線傳輸機制結構(例如2對導線接收、2對導線傳送)。其中類比數位轉換器601、加法單元602、傅立葉轉換電路603FA、603FB、603FC、603FD、等化器604FA、604FB、604FC、604FD、加法單元605、反向傅立葉轉換電路606及決策電路607係位於該接收機的接收路徑上，而數位類比轉換器608位於傳送機的傳送路徑上。
訊號TX_Ch_A係指一第一傳送導線所對應之一數位域傳送訊號，該傳送訊號會被數位類比轉換器608轉換產生類比傳送訊號，之後該類比傳送訊號會由資料傳輸裝置600之一類比傳輸電路(未顯示於第6圖中)通過該第一傳送導線而傳輸至相對應之一鏈路對端裝置。訊號N_Ch_B、訊號N_Ch_C及訊號N_Ch_D係分別指的是第二、第三、第四傳送導線所分別對應之不同的數位域的傳送訊號。加法單元609A將第一傳送導線所對應之傳送訊號TX_Ch_A與第一傳送導線所對應之一第一近端亂數序列訊號N_PN_A相加，以產生一第一時間域處理後傳送訊號至該傅立葉轉換電路603NA。該傅立葉轉換電路603NA耦接於該加法單元609A，並用以將該第一時間域處理後傳送訊號從時間域轉換至頻率域以產生一第一頻率域處理後傳送訊號至該等化器604NA。該等化器604NA耦接於該傅立葉轉換電路603NA，並用以根據其等化器參數來對該第一頻率域處理後傳送訊號進行等化補償(例如近端迴音(echo)補償消除)以產生一第一等化後傳輸訊號至加法單元610。相同地，加法單元609B將第二傳送導線所對應之傳送訊號N_Ch_B與第二傳送導線所對應之一第二近端亂數序列訊號N_PN_B相加，以產生一第二時間域處理後傳送訊號至該傅立葉轉換電路603NB。該傅立葉轉換電路603NB耦接於該加法單元609B，並用以將該第二時間域處理後傳送訊號從時間域轉換至頻率域以產生一第二頻率域處理後傳送訊號至該等化器604NB。該等化器604NB耦接於該傅立葉轉換電路603NB，並用以根據其等化器參數來對該第二頻率域處理後傳送訊號進行等化補償(例如近端串音(Near-End Crosstalk，NEXT)補償消除)以產生一第二等化後傳輸訊號至加法單元610。相同地，加法單元609C、609D之操作原理類似於前述內容，故在此不再贅述。接著，該加法單元610將該第一、第二、第三及第四等化後傳輸訊號相加以產生一等化後傳輸結果訊號至反向傅立葉轉換電路611，而該反向傅立葉轉換電路611耦接於該加法單元610並用來將該等化後傳輸結果訊號從頻率域轉換至時間域以產生一時間域之等化後傳輸結果訊號至該加法單元602A。
對於接收機路徑來說，類比數位轉換器601係用以接收一第一接收導線所對應之一類比接收訊號(一類比輸入訊號)以將該類比接收訊號從類比域轉換至數位域以產生一數位域的輸入訊號RX_Ch_A(對應於第一接收導線)。訊號F_Ch_B、訊號F_Ch_C及訊號F_Ch_D係分別指的是第二、第三、第四接收導線所分別對應之不同的數位域的接收訊號；該些接收訊號是通過導線從遠端之該鏈路對端裝置所接收的。
加法單元602A耦接於該類比數位轉換器601並用來將該輸入訊號RX_Ch_A、該些傳送導線所對應之一等化後傳輸結果訊號以及一第一遠端亂數序列訊號F_PN_A相加以產生一第一時間域處理後接收訊號至該傅立葉轉換電路603FA。該傅立葉轉換電路603FA耦接於加法單元602A，並用以將該第一時間域處理後接收訊號從時間域轉換至頻率域以產生一第一頻率域處理後接收訊號至該等化器604FA。該等化器604FA耦接於該傅立葉轉換電路603FA，並用以根據其等化器參數來對該第一頻率域處理後接收訊號進行等化補償以對通道的響應進行補償，降低通訊系統傳輸的錯誤率，以產生一第一等化後接收訊號至該加法單元605。相同地，加法單元602B耦接於資料傳輸裝置600之一另一類比數位轉換器(並未顯示於第6圖中)並用來將該第二接收導線所對應之一輸入訊號F_Ch_A及一第二遠端亂數序列訊號F_PN_B相加以產生一第二時間域處理後接收訊號至該傅立葉轉換電路603FB。該傅立葉轉換電路603FB耦接於加法單元602B，並用以將該第二時間域處理後接收訊號從時間域轉換至頻率域以產生一第二頻率域處理後接收訊號至該等化器604FB。該等化器604FB耦接於該傅立葉轉換電路603FB，並用以根據其等化器參數來對該第二頻率域處理後接收訊號進行等化補償以對通道的響應進行補償，降低通訊系統傳輸的錯誤率，以產生一第二等化後接收訊號至該加法單元605。相同地，加法單元602C、602D之操作原理類似於前述內容，故在此不再贅述。該加法單元605接著將該些第一、第二、第三、第四等化後接收訊號進行相加以產生一等化後接收結果訊號至該反向傅立葉轉換電路606，而該反向傅立葉轉換電路606耦接於該加法單元605並用以將頻率域之該等化後接收結果訊號從頻率域轉換至時間域以產生一時間域輸出訊號至該決策電路607，而該決策電路耦接於該反向傅立葉轉換電路606並用以根據該時間域輸出訊號Y_A(第一接收導線所對應之接收訊號)來產生一決策輸出訊號Do，以及根據該決策輸出訊號Do與該時間域輸出訊號Y_A來產生一時間域誤差訊號En，實作上例如採用一決策器來產生該決策輸出訊號Do，之後將決策輸出訊號Do減去該時間域輸出訊號Y_A來得到時間域誤差訊號En，之後時間域誤差訊號En會饋入至該資料傳輸裝置600之一回授電路(並未顯示於第6圖)以回授控制來產生對應於該第一接收導線之該等化器604FA之等化器參數，此外，該時間域誤差訊號En亦可被饋入至該資料傳輸裝置600之其他的回授電路(並未顯示於第6圖)分別產生對應於該第二、第三、第四接收導線之該等化器604FB、等化器604FC、等化器604FD的等化器參數。
需要注意的是，第一近端亂數序列訊號N_PN_A、第二近端亂數序列訊號N_PN_B、第三近端亂數序列訊號N_PN_C、第四近端亂數序列訊號N_PN_D、第一遠端亂數序列訊號F_PN_A、第二遠端亂數序列訊號F_PN_B、第三遠端亂數序列訊號F_PN_C及第四遠端亂數序列訊號F_PN_D均是由該亂數序列產生電路612所分別產生，上述該些亂數序列訊號之資料變化均為互不相關。實作上，該亂數序列產生電路612可以先產生一初步的亂數序列訊號，接著分別對該初步的亂數序列訊號施加八種不同的單位延遲來產生八種不同的延遲後的亂數序列訊號，之後分別將該初步的亂數序列訊號減去該八種不同的延遲後的亂數序列訊號，來分別得到最終所輸出之該些互不相關的亂數序列訊號。然此並非是本案的限制，在其他實施例中亦可採用不同的產生方法來產生多個互不相關的亂數序列訊號。
再者，第6圖所示之實施例係先分別施加第一近端亂數序列訊號N_PN_A、第二近端亂數序列訊號N_PN_B、第三近端亂數序列訊號N_PN_C、第四近端亂數序列訊號N_PN_D至不同的傳送導線所對應之傳送輸出訊號來產生該些處理後的傳送訊號，再將該些處理後的傳送訊號傳送至該些傅立葉轉換電路603NA、603NB、603NC、603ND，如此可避免該些傅立葉轉換電路603NA、603NB、603NC、603ND所分採用之位元個數不夠導致系統無法收斂的情況，此外，通過分別施加第一遠端亂數序列訊號F_PN_A、第二遠端亂數序列訊號F_PN_B、第三遠端亂數序列訊號F_PN_C、第四遠端亂數序列訊號F_PN_D至不同的接收導線所對應之接收訊號來產生該些處理後的接收訊號，再將該些處理後的接收訊號傳送至該些傅立葉轉換電路603FA、603FB、603FC、603FD，如此可避免該些傅立葉轉換電路603FA、603FB、603FC、603FD所分採用之位元個數不夠導致系統無法收斂的情況。因此，上述該些亂數序列訊號的訊號頻譜功率分佈係用來分別均勻化所對應之傅立葉轉換電路因為位元個數不夠所引入累加產生的特定雜訊能量，使得所對應之傅立葉轉換電路的輸出訊號中的雜訊能量相對地散佈於不同的通道頻率，而不會累加於某一通道頻率造成系統無法收斂。上述該些亂數序列訊號的訊號頻譜功率分佈係參考所對應之傅立葉轉換電路因為位元個數而決定及/或參考所對應之傅立葉轉換電路的輸出訊號中的特定雜訊能量的功率頻譜分佈來決定。於上述實施例，當操作於訓練模式時，本案係通過產生多個人造雜訊來穩定系統運作不發散，而一旦進入資料傳輸模式之後，亦即將回授控制等化器係數傳送給一鏈路對端裝置之後，第6圖所示之亂數序列產生電路612便可以將人造雜訊(亦即該些亂數序列訊號)關閉而不再將該人造雜訊加入至相對應之該些數位訊號中，使系統效能獲得提升。
另外，應注意的是，第6圖之系統架構之概念亦可應用於一或多對傳送/接收導線的架構中。舉例來說，如果一系統僅採用一對傳送/接收導線來進行資料傳輸，則亂數序列產生電路612只需要產生亂數序列訊號F_PN_A與亂數序列訊號N_PN_A，而不需要產生上述其他的亂數序列訊號，其他電路元件可依設計變化類型而被省略。相同地，如果是應用於兩對傳送/接收導線，則亂數序列產生電路612只需要產生亂數序列訊號F_PN_A、亂數序列訊號N_PN_A、亂數序列訊號F_PN_B與亂數序列訊號N_PN_B，而不需要產生上述其他的亂數序列訊號，其他電路元件可依設計變化類型而被省略。
綜上，本案之發明可通過加入人造雜訊(亦即上述的隨機亂數序列訊號)至數位域之接收訊號中以避免字元長度不足所導致的系統係數飄移不穩定的現象，相對地可大幅減少傅立葉轉換電路及/或反向傅立葉轉換電路之定點數位元的個數，減少電路面積並減少耗電。此外，本案之發明所採用之人造雜訊無論是採用隨機的亂數序列訊號或是採用對數位訊號之資料位元進行屏蔽的操作均不會對系統造成過大的負擔。此外，本案之發明所使用之人造雜訊也可以依照設計需求來改變人造雜訊之功率頻譜的分佈形狀與強度，令系統在環境溫度上升時避免通道大幅改變所導致的效能降低或避免資料傳輸的斷線。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:訊號處理電路 105:處理單元 110,603FA~603FD,603NA~603ND,1305,1330:傅立葉轉換電路 115,604FA~604FD,604NA~604ND:等化器 120,606,611,1320:反向傅立葉轉換電路 125,607:決策電路 130:回授電路 600:資料傳輸裝置 601:類比數位轉換器 602A~602D,605,609A~609D,610,1052,1327:加法單元 608:數位類比轉換器 612:亂數序列產生電路 1051:虛擬雜訊序列產生電路 1053:延遲單元 1054:減法單元 1056:屏蔽單元 1057:濾波器 1055:虛擬雜訊序列產生器 1310:共軛運算單元 1315:乘法單元 1325:係數產生單元 1326:放大單元
第1圖是本發明一實施例之位於數位域之訊號處理電路之簡要方塊示意圖。 第2圖是第1圖所示之訊號處理電路之電路示意圖。 第3圖是虛擬雜訊序列產生電路的示意圖。 第4圖是第1圖所示之訊號處理電路之不同實施例示意圖。 第5圖是第1圖所示之訊號處理電路之不同實施例示意圖。 第6圖是本發明實施例將第1圖所示之處理單元之操作應用於一資料傳輸裝置之架構的部分的電路方塊示意圖。
100:訊號處理電路
105:處理單元
110:傅立葉轉換電路
115:等化器
120:反向傅立葉轉換電路
125:決策電路
130:回授電路

Claims (10)

  1. 一種位於數位域之訊號處理電路，包含有： 一處理單元，用以接收一時間域輸入訊號，以及將一亂數序列訊號加入至該時間域輸入訊號來產生一時間域處理後輸入訊號； 一第一傅立葉轉換電路，耦接於該處理單元，用以接收該時間域處理後輸入訊號，對該時間域處理後輸入訊號進行一第一傅立葉轉換以產生一頻率域處理後輸入訊號； 一等化器，用以接收該頻率域處理後輸入訊號，根據一等化器參數來對該頻率域處理後輸入訊號進行運算以產生一頻率域輸出訊號； 一第一反向傅立葉轉換電路，耦接至該等化器，用以接收該頻率域輸出訊號，以對該頻率域輸出訊號進行一第一反向傅立葉轉換以產生一時間域輸出訊號； 一決策電路，耦接於該第一反向傅立葉轉換電路，用以根據該時間域輸出訊號來產生一決策輸出訊號，以及根據該決策輸出訊號與該時間域輸出訊號來產生一時間域誤差訊號；以及 一回授電路，耦接於該決策電路與該等化器，用來根據該時間域誤差訊號以及該頻率域處理後輸入訊號來產生一特定參數訊號以決定該等化器之該等化器參數。
  2. 如申請專利範圍第1項所述之訊號處理電路，其中該處理單元包含： 一虛擬雜訊序列產生電路，用以產生一虛擬雜訊序列訊號作為該亂數序列訊號；以及 一加法單元，耦接於該虛擬雜訊序列產生電路，用以接收該時間域輸入訊號與該虛擬雜訊序列訊號，將該虛擬雜訊序列訊號加入至該時間域輸入訊號以產生該時間域處理後輸入訊號。
  3. 如申請專利範圍第2項所述之訊號處理電路，其中該虛擬雜訊序列產生電路包含： 一虛擬雜訊序列產生器，用以產生一初步的虛擬雜訊序列訊號； 一延遲單元，耦接於該虛擬雜訊序列產生器，用以對該初步的虛擬雜訊序列訊號進行一特定延遲，產生一延遲後的虛擬雜訊序列訊號； 一減法單元，用以將該初步的虛擬雜訊序列訊號減去該延遲後的虛擬雜訊序列訊號，以產生該虛擬雜訊序列訊號作為該亂數序列訊號。
  4. 如申請專利範圍第1項所述之訊號處理電路，其中該處理單元所加入之該亂數序列訊號之一訊號頻譜功率係參考該第一傅立葉轉換電路所輸出之該頻率域處理後輸入訊號中所包含的一第一特定雜訊能量所決定，以及該亂數序列訊號之一訊號頻譜功率係高於該第一特定雜訊能量的一訊號頻譜功率。
  5. 如申請專利範圍第1項所述之訊號處理電路，其中該回授電路包含： 一第二傅立葉轉換電路，耦接於該決策電路，用以接收該時間域誤差訊號，對該時間域誤差訊號進行一第二傅立葉轉換以產生一頻率域誤差訊號； 一共軛運算單元，耦接於該第一傅立葉轉換電路，用以對該頻率域處理後輸入訊號進行一共軛運算以產生一共軛訊號； 一乘法單元，耦接於該共軛運算單元與該第二傅立葉轉換電路，用以將該共軛訊號與該頻率域誤差訊號進行相乘以產生一梯度訊號； 一第二反向傅立葉轉換電路，耦接於該乘法單元，用以對該梯度訊號進行一第二反向傅立葉轉換來產生一時間域梯度訊號； 一係數產生單元，耦接於該第二反向傅立葉轉換電路，用以根據該時間域梯度訊號與一特定步長，產生並累計參數以產生一累計後參數訊號；以及 一第三傅立葉轉換電路，耦接於該係數產生單元，用以接收該累計後參數訊號，對該時間域誤差訊號進行一第三傅立葉轉換以產生一該特定參數訊號作為該等化器之該等化器參數。
  6. 如申請專利範圍第1項所述之訊號處理電路，其中該時間域輸入訊號之一解析度係對應於M位元，以及該處理單元將該時間域輸入訊號之該解析度中較不重要之N個位元去除並留下其他位元，以等效達到將該亂數序列訊號加入至該時間域輸入訊號來產生該時間域處理後輸入訊號。
  7. 如申請專利範圍第1項所述之訊號處理電路，其中該處理單元所加入之該亂數序列訊號所具有之一訊號頻譜功率係隨著訊號頻率增加而增加。
  8. 如申請專利範圍第1項所述之訊號處理電路，其中該訊號處理電路具有一訓練模式與一資料傳輸模式，該處理單元係於該訓練模式時加入該亂數序列訊號至該時間域輸入訊號來產生該時間域處理後輸入訊號，該亂數序列訊號之一訊號頻譜功率分佈係參考該等化器於該資料傳輸模式下之一頻率響應所決定。
  9. 一種位於數位域之訊號處理電路，包含有： 一亂數序列產生電路，用以產生一第一近端亂數序列訊號與一第一遠端亂數序列訊號，該第一近端亂數序列訊號對應於一第一傳送導線，該第一遠端亂數序列訊號對應於一第一接收導線，該第一傳送導線與該第一接收導線為一對傳送/接收導線； 一第一加法單元，用以接收該第一近端亂數序列訊號與該第一傳送導線所對應之一數位域傳送訊號，將該第一近端亂數序列訊號與該第一傳送導線所對應之該數位域傳送訊號相加，以產生一第一時間域處理後傳送訊號； 一第一傅立葉轉換電路，耦接於該第一加法單元，用來將該第一時間域處理後傳送訊號轉換為一第一頻率域處理後傳送訊號； 一第一等化器，耦接於該第一傅立葉轉換電路，用來對該第一頻率域處理後傳送訊號進行一第一等化補償，以產生一第一等化後傳輸訊號； 一第一反向傅立葉轉換電路，耦接於該第一等化器，用來根據該第一等化後傳輸訊號來產生一時間域等化後傳輸結果訊號； 一第二加法單元，耦接於一類比數位轉換器所輸出之該第一接收導線所對應之一數位域接收訊號以及耦接於該第一反向傅立葉轉換電路，用來將該時間域等化後傳輸結果訊號與該第一遠端亂數序列訊號加入至該數位域接收訊號，以產生一第一時間域處理後接收訊號； 一第二傅立葉轉換電路，耦接於該第二加法單元，用來將該第一時間域處理後接收訊號轉換產生一第一頻率域處理後接收訊號； 一第二等化器，耦接於該第二傅立葉轉換電路，用以對該第一頻率域處理後接收訊號進行一第二等化補償，以產生一第一等化後接收訊號； 一第二反向傅立葉轉換電路，耦接於該第二等化器，用以根據該第一等化後接收訊號來產生一時間域輸出訊號；以及 一決策電路，耦接於該第二反向傅立葉轉換電路，用來根據該時間域輸出訊號產生一決策輸出訊號。
  10. 一種位於數位域之訊號處理的方法，包含： 接收一時間域輸入訊號，將一亂數序列訊號加入至該時間域輸入訊號來產生一時間域處理後輸入訊號； 接收該時間域處理後輸入訊號，對該時間域處理後輸入訊號進行一第一傅立葉轉換以產生一頻率域處理後輸入訊號； 接收該頻率域處理後輸入訊號，根據一等化器參數來對該頻率域處理後輸入訊號進行運算以產生一頻率域輸出訊號； 接收該頻率域輸出訊號，以對該頻率域輸出訊號進行一第一反向傅立葉轉換以產生一時間域輸出訊號； 根據該時間域輸出訊號來產生一決策輸出訊號，以及根據該決策輸出訊號與該時間域輸出訊號來產生一時間域誤差訊號；以及 根據該時間域誤差訊號以及該頻率域處理後輸入訊號來產生一特定參數訊號以決定該等化器之該等化器參數。
TW109119545A 2020-06-10 2020-06-10 位於數位域之訊號處理電路及方法 TWI733488B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW109119545A TWI733488B (zh) 2020-06-10 2020-06-10 位於數位域之訊號處理電路及方法
US17/315,363 US11184209B1 (en) 2020-06-10 2021-05-10 Signal processing circuit in digital domain and method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW109119545A TWI733488B (zh) 2020-06-10 2020-06-10 位於數位域之訊號處理電路及方法

Publications (2)

Publication Number Publication Date
TWI733488B true TWI733488B (zh) 2021-07-11
TW202147777A TW202147777A (zh) 2021-12-16

Family

ID=77911313

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109119545A TWI733488B (zh) 2020-06-10 2020-06-10 位於數位域之訊號處理電路及方法

Country Status (2)

Country Link
US (1) US11184209B1 (zh)
TW (1) TWI733488B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000016527A1 (en) * 1998-09-15 2000-03-23 3Com Technologies Decision feedback equaliser comprising both analogue and digital portions
TW423243B (en) * 1998-09-11 2001-02-21 Nat Semiconductor Corp Digital baseline wander correction circuit
WO2009003129A2 (en) * 2007-06-27 2008-12-31 Rambus Inc. Methods and circuits for adaptive equalization and channel characterization using live data
EP3021489B1 (en) * 2014-11-13 2019-09-25 Analog Devices, Inc. Methods and systems for reducing order-dependent mismatch errors in time-interleaved analog-to-digital converters

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100469283B1 (ko) * 2003-03-03 2005-02-02 엘지전자 주식회사 디지털 티브이의 채널 추정 장치
KR101405971B1 (ko) * 2007-07-02 2014-06-12 엘지전자 주식회사 방송 수신기 및 방송신호 처리방법
TWI390915B (zh) * 2008-09-11 2013-03-21 Realtek Semiconductor Corp 具有適應性通道估測功能之接收系統及其適應性通道估測器
TWI435575B (zh) * 2010-07-27 2014-04-21 Realtek Semiconductor Corp 接收器以及對接收訊號進行等化處理的方法
TWI748326B (zh) * 2020-01-16 2021-12-01 瑞昱半導體股份有限公司 信號處理裝置與信號處理方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW423243B (en) * 1998-09-11 2001-02-21 Nat Semiconductor Corp Digital baseline wander correction circuit
WO2000016527A1 (en) * 1998-09-15 2000-03-23 3Com Technologies Decision feedback equaliser comprising both analogue and digital portions
WO2009003129A2 (en) * 2007-06-27 2008-12-31 Rambus Inc. Methods and circuits for adaptive equalization and channel characterization using live data
EP3021489B1 (en) * 2014-11-13 2019-09-25 Analog Devices, Inc. Methods and systems for reducing order-dependent mismatch errors in time-interleaved analog-to-digital converters

Also Published As

Publication number Publication date
US11184209B1 (en) 2021-11-23
US20210392026A1 (en) 2021-12-16
TW202147777A (zh) 2021-12-16

Similar Documents

Publication Publication Date Title
US7203233B2 (en) Adaptive coefficient signal generator for adaptive signal equalizers with fractionally-spaced feedback
US8605566B2 (en) Method and system for signal emulation
US7394849B2 (en) Decision feedback equalizer with dynamic feedback control
US8315301B1 (en) Feedforward equalizer for DFE based detector
EP0426026A2 (en) Equalizer
US8582635B2 (en) Sparse and reconfigurable floating tap feed forward equalization
Kim et al. Equalizer design and performance trade-offs in ADC-based serial links
US20200252032A1 (en) Compensating for transmitter nonlinearities
JPWO2006001301A1 (ja) 伝送装置および伝送方法
CN113541733A (zh) 均衡和回波消除装置、方法、计算机设备和存储介质
Shwetha et al. Performance analysis of self adaptive equalizers using EPLMS algorithm
EP1115236A2 (en) Equalization for multichannel receiving node
US5440583A (en) Decision feedback equalizer with second-order recursive filter controlled with two feedback coefficients
TWI733488B (zh) 位於數位域之訊號處理電路及方法
CN116915557A (zh) 均衡器电路及其自适应调节方法
CN113824659B (zh) 位于数字域之讯号处理电路及方法
US8600039B2 (en) System for low complexity adaptive ECHO and NEXT cancellers
Lin et al. A CMOS 0.25-/spl mu/m continuous-time FIR filter with 125 ps per tap delay as a fractionally spaced receiver equalizer for 1-gb/s data transmission
KR101128557B1 (ko) 신호 에뮬레이션용 방법 및 시스템
WO2017037836A1 (ja) 信号伝送装置および信号伝送システム
TWI763459B (zh) 交換裝置及其訊號調整方法
JP5565069B2 (ja) 適応等化回路及び受信回路
JP4515418B2 (ja) 等化回路
Aziz et al. Adaptation algorithms for a class of continuous time analog equalizers with application to serial links
Grafakos An LMS-based Equalizer for a PMF-based Telecommunications Application