TWI726822B - 訊號轉換裝置 - Google Patents

訊號轉換裝置 Download PDF

Info

Publication number
TWI726822B
TWI726822B TW109134763A TW109134763A TWI726822B TW I726822 B TWI726822 B TW I726822B TW 109134763 A TW109134763 A TW 109134763A TW 109134763 A TW109134763 A TW 109134763A TW I726822 B TWI726822 B TW I726822B
Authority
TW
Taiwan
Prior art keywords
signal
digital
reference voltage
input terminal
coupled
Prior art date
Application number
TW109134763A
Other languages
English (en)
Other versions
TW202116020A (zh
Inventor
王毓駒
彭群捷
朱大舜
Original Assignee
創未來科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 創未來科技股份有限公司 filed Critical 創未來科技股份有限公司
Publication of TW202116020A publication Critical patent/TW202116020A/zh
Application granted granted Critical
Publication of TWI726822B publication Critical patent/TWI726822B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0602—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic
    • H03M1/0609—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic at two points of the transfer characteristic, i.e. by adjusting two reference values, e.g. offset and gain error
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
    • H03M1/144—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in a single stage, i.e. recirculation type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/10—Calibration or testing
    • H03M1/1009—Calibration
    • H03M1/1028—Calibration at two points of the transfer characteristic, i.e. by adjusting two reference values, e.g. offset and gain error
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/50—Analogue/digital converters with intermediate conversion to time interval
    • H03M1/56—Input signal compared with linear ramp

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)
  • Communication Control (AREA)

Abstract

一種訊號轉換裝置包含一比較裝置、一第一數位式斜率量化器以及一第二數位式斜率量化器。該比較裝置具有第一及第二輸入端點用來接收一接收訊號以及一可調整的參考電壓，以及用來在一輸出埠產生一輸出訊號。該第一數位式斜率量化器用來在一第一階段依據一第一量化單位產生一第一組數位訊號以單調地調整在該第二輸入端點的該可調整的參考電壓。該第二數位式斜率量化器用來在該第一階段之後的一第二階段依據一第二量化單位產生一第二組數位訊號以單調地調整在該第二輸入端點的該可調整的參考電壓；其中該第二量化單位係相異於該第一量化單位。

Description

訊號轉換裝置
本揭露係關於一訊號轉換裝置，尤指一高解析度以及高速的類比至數位轉換器。
隨著電信應用系統的成長，具有高解析度的高速以及低功耗類比至數位轉換器的需求也急遽提高。一般上，快閃輔助式的連續漸進類比至數位轉換器(SAR-ADC)係典型的高速多位元/週期類比至數位轉換器，其包含的快閃架構可視為多位元的量化器且其係操作在非同步的SAR演算架構。然而，SAR-類比至數位轉換器的比較器的偏移量以及不精準的參考電壓卻降低了它的比較表現。SAR輔助的管線式類比至數位轉換器是另一種傳統的類比至數位轉換器。SAR輔助的管線式類比至數位轉換器係由具有SAR架構的量化器的管線式類比至數位轉換器所實現。然而，其需要複雜的前景和背景校正以校正製程、電壓及溫度的變異。因此，如何提供具有高解析度且高速及低功耗的類比至數位轉換器實為本領域所亟需解決的問題。
本實施例提供一種訊號轉換裝置。該訊號轉換裝置包含：一比較裝置、一第一數位式斜率量化器以及一第二數位式斜率量化器。該比較裝置具有一第一輸入端點以及一第二輸入端點用來分別接收一接收訊號以及一可調整的參考電壓，以及用來在一輸出埠產生一輸出訊號。該第一數位式斜率量化器耦接於該輸出埠以及該第二輸入端點，用來在一第一階段依據一第一量化單位產生一第一組數位訊號以單調地調整在該第二輸入端點的該可調整的參考電壓。該第二數 位式斜率量化器耦接於該輸出埠以及該第二輸入端點，用來在該第一階段之後的一第二階段依據一第二量化單位產生一第二組數位訊號以單調地調整在該第二輸入端點的該可調整的參考電壓；其中該第二量化單位係相異於該第一量化單位。
本實施例另提供一種訊號轉換裝置。該訊號轉換裝置，包含：一比較裝置、一第一數位式斜率量化器以及一第二數位式斜率量化器。該比較裝置具有一輸入埠用來接收一接收訊號以及在一輸出埠產生一輸出訊號。該第一數位式斜率量化器耦接於該輸出埠以及該輸入埠，用來在一第一階段依據一第一量化單位產生一第一組數位訊號以單調地調整在該輸入埠的該接收訊號。該第二數位式斜率量化器耦接於該輸出埠以及該輸入埠，用來在該第一階段後的一第二階段依據一第二量化單位產生一第二組數位訊號以單調地調整在該輸入埠的該接收訊號；其中該第二量化單位係相異於該第一量化單位。
以上僅為一般性的敘述以及以下的細部敘述僅為說明用的示範例，其並不是做為本發明申請專利範圍的限制。
100、200、400、700:訊號轉換裝置
102、402、702、800:比較裝置
104、404、704:第一數位式斜率量化器
106、406、706:第二數位式斜率量化器
108:反相裝置
110、410、712_1~712_2:第一開關裝置
112、412、714_1~714_2:第二開關裝置
114:第一電容裝置
116、716:第二電容裝置
118、418、718:第三電容裝置
120、122:步進訊號產生器
408:或閘
414:第一一元數位至類比轉換器
416:第二一元數位至類比轉換器
420:非同步控制邏輯電路
422:粗略的轉換器
424:精細的轉換器
426:補償更正器
502:追縱以及保值階段
504、302:第一週期轉換階段
506、304:第二週期轉換階段
508:第三週期轉換階段
510:閒置階段
512:粗略的準位變動操作
514:精細的準位變動操作
720:數位控制器
602、604、606:轉換函數曲線
802、804、806:電阻反饋放大器
808、810:三輸入閂鎖器
812:非同步控制邏輯電路
814:延遲單元
704a、704b、704c:動態閂鎖器
708_1~708_96:第一或閘
710_1~710_96:第二或閘
716_1、716_2、718_1、718_2:電容裝置
4044:粗略的閂鎖裝置
4064:精細的閂鎖裝置
1042_1~1042_m、1062_1~1062_n、4042_1~4042_m、4062_1~4062_n:延遲電路
1044_1~1044_m、1064_1~1064_n:閂鎖電路
1046_1~1046_m、1066_1~1066_n:反相電路
1142_1~1142_m、1162_1~1162_n:電容器
圖1係本發明的一訊號轉換裝置之一實施例示意圖。
圖2係本發明的一訊號轉換裝置之一實施例示意圖。
圖3係本發明的一訊號轉換裝置的操作範例之一實施例時序圖。
圖4係本發明的一訊號轉換裝置之一實施例示意圖。
圖5係本發明的一訊號轉換裝置的操作範例之一實施例時序圖。
圖6係本發明之一訊號轉換裝置之一轉換函數曲線的特徵之一實施例示意圖。
圖7係本發明一訊號轉換裝置之一實施例示意圖。
圖8係本發明一比較裝置之一實施例示意圖。
參照相關的圖式，以下為本發明實施例的細部揭露內容。不同圖式 中的相同標號可為相同或相似的部件、元件或操作。
圖1所示係依據本發明的一訊號轉換裝置100之一實施例示意圖。訊號轉換裝置100可以是一類比至數位轉換器(Analog-to-digital Converter,ADC)。進一步而言，訊號轉換裝置100是一單端(Single-end)連續漸進式(Successive Approximation)的類比至數位轉換器(SAR-ADC)。然而，此並不是本發明的限制所在。在本文的其他段落，其另揭露了一差動的(Differential)連續漸進式的類比至數位轉換器。在圖1所示的實施例中，訊號轉換裝置100包含但不限於一比較裝置102、一第一數位式斜率量化器104、一第二數位式斜率量化器106、一反相裝置108、一第一開關裝置110、一第二開關裝置112、一第一電容裝置114、一第二電容裝置116以及一第三電容裝置118。第一電容裝置114的電容值係相異於(例如大於)第二電容裝置116的電容值。
比較裝置102具有一第一輸入端點N1以及一第二輸入端點N2分別用來接收一接收訊號Vsh以及一可調整的參考電壓Vdac，以及依據接收訊號Vsh以及可調整的參考電壓Vdac來在一輸出埠N3產生一輸出訊號Vout。第一數位式斜率量化器104耦接於輸出埠N3以及輸入端N2，並在一第一階段依據一第一量化單位Q1來產生一第一組數位訊號Dc_1~Dc_m以單調地(monotonically)調整輸入端N2的可調整的參考電壓Vdac。第二數位式斜率量化器114耦接於輸出埠N3以及輸入端N2，並在該第一階段之後的一第二階段依據一第二量化單位Q2來產生一第二組數位訊號Df_1~Df_n以單調地調整可調整的參考電壓Vdac，其中第二量化單位Q2係相異於第一量化單位Q1。開關裝置110耦接於輸入端N1以選擇性地傳導類比輸入訊號Vin至輸入端N1。開關裝置112耦接於輸入端N2以選擇性地傳導參考電壓Vref至輸入端N2。電容裝置118耦接於開關裝置110以及輸入端N1。電容裝置114耦接於開關裝置112以及輸入端N2。電容裝置116耦接於開 關裝置112以及輸入端N2。比較裝置102、第一數位式斜率量化器(digital-slope quantizer)104、第二數位式斜率量化器106、反相裝置108、第一開關裝置110、第二開關裝置112、第一電容裝置114、第二電容裝置116以及第三電容裝置118之間的連接方式已如圖1所示，其細部描述在此不另贅述。
圖2所示係依據本發明的一訊號轉換裝置200之一實施例示意圖。訊號轉換裝置200可以是訊號轉換裝置100的一實現方式。為了簡化起見，訊號轉換裝置200內的裝置標號以及訊號命名都和訊號轉換裝置100內的相似。在圖2所示的實施例中，第一數位式斜率量化器104包含複數個延遲電路1042_1~1042_m、複數個閂鎖(latch)電路1044_1~1044_m以及一複數個反相電路1046_1~1046_m。複數個延遲電路1042_1-1042_m係依據一第一控制訊號Sg1產生複數個第一延遲後控制訊號Sg1_1-Sg1_m。複數個延遲電路1042_1~1042_m耦接於一步進訊號(step signal)產生器120以接收第一控制訊號Sg1，以及延遲電路1042_1~1042_m的每一個輸出端耦接於閂鎖電路1044_1~1044_m的每一個輸入端。複數個閂鎖電路1044_1-1044_m耦接於輸出埠N3以及電容裝置114，用來在該第一階段依據複數個第一延遲後控制訊號Sg1_1-Sg1_m以及輸出訊號Vout產生第一組數位訊號Dc_1~Dc_m。反相電路108具有一輸入端耦接於輸出埠N3以及一輸出端耦接於該複數個第一閂鎖電路s1044_1-1044_m，以在輸出端產生一反相後輸出訊號。反相裝置108係用來反相該輸出訊號Vout，以及該反相後的輸出訊號會被傳送到閂鎖電路1044_1~1044_m的每一個控制端。第一組數位訊號Dc_1~Dc_m係分別由閂鎖電路1044_1~1044_m的複數個輸出端所產生。電容裝置114包含複數個電容器1142_1~1142_m。閂鎖電路1044_1~1044_m(或第一組數位訊號Dc_1~Dc_m)分別耦接於電容器1142_1~1142_m的複數個第一電極端(例如底板(bottom plate))。電容 器1142_1~1142_m的複數個第二電極端(例如頂板(top plate))係電性連接於比較裝置102的第二輸入端點N2。
此外，第二數位式斜率量化器106包含複數個延遲電路1062_1~1062_n、複數個閂鎖電路1064_1~1064_n以及複數個反相電路1066_1~1066_n。該複數個第二延遲電路1062_1-1062_n係依據一第二控制訊號Sg2以產生複數個第二延遲後控制訊號Sg2_1-Sg2_n。該複數個延遲電路1062_1~1062_n耦接於一步進訊號產生器122以接收第二控制訊號Sg2，以及延遲電路1062_1~1062_n的每一個輸出端係耦接於閂鎖電路1064_1~1064_n的每一個輸入端。複數個第二閂鎖電路1064_1-1064_n係耦接於輸出埠N3以及電容裝置116，並在該第二階段依據該複數個第二延遲後控制訊號Sg2_1-Sg2_n以及輸出訊號Vout來產生第二組數位訊號Df_1~Df_n。輸出訊號Vout會被傳送到閂鎖電路1064_1~1064_n的每一個控制端。第二組數位訊號Df_1~Df_n係分別由閂鎖電路1064_1~1064_n的複數個輸出端所產生。電容裝置116包含複數個電容器1162_1~1162_n。閂鎖電路1064_1~1064_n(或第二組數位訊號Df_1~Df_n)係分別耦接於電容器1162_1~1162_n的複數個第一電極端(例如該複數個底板)。電容器1162_1~1162_n的複數個第二電極端(例如該複數個頂板)係電性連接於比較裝置102的第二輸入端點N2。
依據該實施例，電容器1142_1~1142_m內的每一個電容值都是一樣的，以及電容器1162_1~1162_n內的每一個電容值都是一樣的。然而，電容器1142_1~1142_m的個別電容值(例如4C)則係大於電容器1162_1~1162_n的個別電容值。因此，由電容裝置114對可調整的參考電壓Vdac所造成的量化單位Q1係大於由電容裝置116對可調整的參考電壓Vdac所造成的量化單位Q2，其係部操作將在後續的段落中描述。
訊號轉換裝置200或100的操作可以簡化為圖3所示的步驟，圖3所示 係依據本發明的訊號轉換裝置200或100的操作範例之一實施例時序圖。為了方便敘述，訊號轉換裝置200的操作可簡化為兩個階段。第一階段係第一週期轉換階段302，而第二階段係第二週期轉換階段304。依據該實施例，第一週期轉換階段302為粗略的數位斜率轉換(coarse digital-slope conversion)，而第二週期轉換階段304為精細的數位斜率轉換(fine digital-slope conversion)。在第一週期轉換階段302，當接收訊號Vsh的電壓準位大於可調整的參考電壓Vdac時，第一數位式斜率量化器104係依據第一量化單位Q1來單調地提升在第二輸入端點N2的可調整的參考電壓Vdac，一直到可調整的參考電壓Vdac大於接收訊號Vsh的電壓準位為止。當接收訊號Vsh的電壓準位低於可調整的參考電壓Vdac時，第一數位式斜率量化器104依據第一量化單位Q1來單調地減少在第二輸入端點N2的可調整的參考電壓Vdac，一直到可調整的參考電壓Vdac低於接收訊號Vsh的電壓準位為止。進一步而言，在第一週期轉換階段302，第一數位式斜率量化器104係用來控制可調整的參考電壓Vdac以單調地以量化單位Q1趨近接收訊號Vsh。該電壓趨近的操作會持續到發生零點交叉(zero-crossing)為止。當發生零點交叉時，反相裝置108的輸出極性會被改變，進而停止第一數位式斜率量化器104的操作。
接著，在第二週期轉換階段304，當接收訊號Vsh的電壓準位大於可調整的參考電壓Vdac時，第二數位式斜率量化器106依據第二量化單位Q2來單調地提升在第二輸入端點N2的可調整的參考電壓Vdac，一直到可調整的參考電壓Vdac大於接收訊號Vsh的電壓準位為止。當接收訊號Vsh的電壓準位低於可調整的參考電壓Vdac時，第二數位式斜率量化器106依據第二量化單位Q2來單調地減少在第二輸入端點N2的可調整的參考電壓Vdac，一直到可調整的參考電壓Vdac低於接收訊號Vsh的電壓準位為止。進一步而言，第二數位式斜率量化器106係用來控制可調整的參考電壓Vdac，以依據量化單位Q2 來單調地趨進接收訊號Vsh。該電壓趨近的操作會持續到發生零點交叉為止。當發生零點交叉時，輸出訊號Vout的輸出極性會被改變，進而停止第二數位式斜率量化器106的操作。
請再次參照圖3。在時間點t1，第一週期轉換階段302會啟動，以及步進訊號Sg1的電壓準位會被切換到高電壓準位(舉例而言)以依序地透過延遲電路1042_1~1042_m觸發第一數位式斜率量化器104內的閂鎖電路1044_1~1044_m。延遲電路1042_1~1042_m中的每一個延遲電路會具有一延遲時間tu，以及訊號轉換裝置200的操作頻率係正比於延遲時間tu的倒數(inverse)。延遲時間tu係大於第二輸入端點N2上的時間常數。對比較裝置102的每一次比較而言，其對應的閂鎖電路會輸出對應到輸出訊號Vout的一數位訊號。該數位訊號係用來對電容器1142_1~1142_m內對應的一電容器進行充電(舉例而言)，以使得可調整的參考電壓Vdac在每一次比較都改變一個量化單位Q1。因此，閂鎖電路1044_1~1044_m就可以用來依序地產生第一組數位訊號Dc_1~Dc_m。
在時間點t2，可調整的參考電壓Vdac越過接收訊號Vsh，進而改變輸出訊號Vout的電壓準位。在時間點t2之後，輸出訊號Vout會關閉第一數位式斜率量化器104，而步進訊號Sg1的電壓準位會維持在高電壓準位。接著，第二週期轉換階段304會在時間點t3啟動，步進訊號Sg2的電壓準位會切換至高電壓準位(舉例而言)以透過延遲電路1062_1~1062_n依序地觸發第二數位式斜率量化器106內的閂鎖電路1064_1~1064_n。延遲電路1062_1~1062_n中的每一個延遲電路會具有一延遲時間tu。在比較裝置102每一次的比較操作中，該對應的閂鎖電路會輸出對應到輸出訊號Vout的一數位訊號。該數位訊號係用來對電容器1162_1~1162_n內對應的一電容器進行充電(舉例而言)，以使得可調整的參考電壓Vdac在每一次比較都改變一個量化單位Q2。因此，閂鎖電路1064_1~1064_m就可以在第二週期轉換階段 304依序地產生第二組數位訊號Df_1~Df_n。在時間點t4，可調整的參考電壓Vdac越過接收訊號Vsh，進而再次改變輸出訊號Vout的電壓準位。接著，第一週期轉換階段302以及第二週期轉換階段304的操作就完成了，而對應到輸入訊號Vin的數位訊號Dc_1~Dc_m以及Df_1~Df_n就可以得出。
當電容器1142_1~1142_m內的每一個電容器的電容值大於電容器1162_1~1162_n內的每一個電容器的電容值時，量化單位Q1會大於量化單位Q2。換言之，第一數位式斜率量化器104係用來執行該粗略的位元的數位斜率比較以產生對應到輸入訊號Vin的較高有效位元(亦即Dc_1~Dc_m)，第二數位式斜率量化器106係用來執行該精細位元的數位斜率比較以產生對應到輸入訊號Vin的較低有效位元(亦即Df_1~Df_n)。
圖4所示係依據本發明的一訊號轉換裝置400之一實施例示意圖。訊號轉換裝置400是一單端連續漸進式的類比至數位轉換器(SAR-ADC)。然而，此並不是本發明的限制所在。在本文的後續段落，其另揭露了一差動的連續漸進式的類比至數位轉換器。訊號轉換裝置400可以是訊號轉換裝置100的另一實現方式。在圖4所示的實施例中，訊號轉換裝置400包含一比較裝置402、一第一數位式斜率量化器404、一第二數位式斜率量化器406、一或閘408、一第一開關裝置410、一第二開關裝置412、一第一一元(unary)數位至類比轉換器414、一第二一元數位至類比轉換器416、一第三電容裝置418、一非同步控制邏輯電路420、一粗略的轉換器422、一精細的轉換器424以及一補償(offset)更正器426。非同步控制邏輯電路420耦接於輸出埠N3，而非同步控制邏輯電路420的其中一個功能是在第二週期轉換階段506以及第三週期轉換階段508依據輸出訊號Vout產生一特定數位訊號LS[1：64](參見後續的圖5)。非同步控制邏輯電路420係依據特定數位訊號LS[1：64]來偏移可調整的參考電壓Vdac以在第二 輸入端點N2產生一第一偏移後參考電壓。比較裝置402、第一數位式斜率量化器404、第二數位式斜率量化器406、或閘408、第一開關裝置410、第二開關裝置412、第一一元數位至類比轉換器414、第二一元數位至類比轉換器416、第三電容裝置418、非同步控制邏輯電路420、粗略的轉換器422、精細的轉換器424以及補償更正器426之間的連接方式已繪示於圖4，其細部描述在此不另贅述。
為了簡化起見，訊號轉換裝置400的元件標號以及訊號命名係相似於訊號轉換裝置200的元件標號以及訊號命名。在圖4所示的實施例中，第一數位式斜率量化器404包含複數個延遲電路4042_1~4042_m以及一粗略的閂鎖裝置4044。第二數位式斜率量化器406包含複數個延遲電路4062_1~4062_n以及一精細的閂鎖裝置4064。
依據該實施例，粗略的閂鎖裝置4044係相似於上述的閂鎖電路1044_1~1044_m，以及精細的閂鎖裝置4064係相似於上述的閂鎖電路1064_1~1064_n。第一一元數位至類比轉換器414係相似於上述的第一電容裝置114，以及第二一元數位至類比轉換器416係相似於上述的第二電容裝置116。
相似於訊號轉換裝置200，訊號轉換裝置400可以係一混合式的類比至數位轉換器或一兩階段的數位斜率類比至數位轉換器。依據該實施例，訊號轉換裝置400的操作可以區分為但不受限於圖5所示的五個階段。圖5所示係依據本發明的訊號轉換裝置400的操作範例之一實施例時序圖。該第一階段係追縱(track)以及保值(hold)階段502，該第二階段係第一週期轉換階段504，該第三階段係第二週期轉換階段506，該第四階段係第三週期轉換階段508，以及該第五階段係閒置(idle)階段510。以上該五個階段的發生順序係追縱以及保值階段502為先，接著是第一週期轉換階段504，接著是第二週期轉換階段506，接著是第三週期轉換階段508，最後是閒置階段510。第一 週期轉換階段504會產生該輸入訊號的極性。第二週期轉換階段506以及第三週期轉換階段508會執行多位元量化的數位斜率操作。該準位變動操作係包含在每一次的數位斜率轉換之前。依據本實施例的一個範例，第一週期轉換階段504、第二週期轉換階段506以及第三週期轉換階段508會分別提供1位元、5.7位元以及4位元的解析度給訊號轉換裝置400。
在追縱以及保值階段502，第一開關裝置410係用來傳導一類比輸入訊號Vin至比較裝置402的第一輸入端點N1，而電容裝置418係用來追縱以及保值類比輸入訊號Vin以產生接收訊號Vsh。第二開關裝置412係用來傳導參考電壓Vref至比較裝置402的第二輸入端點N2以產生可調整的參考電壓Vdac。
在第一週期轉換階段504，比較裝置502係依據接收訊號Vsh以及可調整的參考電壓Vdac來在一輸出埠N3產生一輸出訊號Vout。比較裝置502會比較接收訊號Vsh的電壓準位以及可調整的參考電壓Vdac以產生一比較輸出，亦即輸出訊號Vout。在第一週期轉換階段504，類比輸入訊號Vin的輸入極性可依據輸出訊號Vout來得出。
進一步而言，在追縱以及保值階段502以及第一週期轉換階段504，類比輸入訊號Vin係透過頂板來取樣。由於該數位斜率量化器係一單極性的架構，因此比較裝置402的輸出閂鎖器會決定類比輸入訊號Vin的極性(例如負極性)為該輸入極性以判定後續兩階段的數位斜率轉換的操作，亦即第二週期轉換階段506以及第三週期轉換階段508的操作。
接著，由於輸入極性的非理想效應以及數位斜率非線性效應會降低該些量化器的表現，因此在第二週期轉換階段506開始時，會依據第一週期轉換階段504所獲得的極性先執行一粗略的準位變動操作512。在時間點t5，一零點交叉會發生在第二週期轉換階段506，因此比較裝置402的輸出極性會被改變，進而停止粗略的閂鎖裝置 4044被延遲電4042_1~4042_m所觸發。
在第二週期轉換階段506，第一數位式斜率量化器504係用來產生第一組數位訊號TC[1：64](舉例而言)至第一一元數位至類比轉換器414以依據第一量化單位Q1來單調地調整第二輸入端點N2上的可調整的參考電壓Vdac。在本實施例中，當接收訊號Vsh的電壓準位大於參考電壓Vref時，第一數位式斜率量化器404係利用第一量化單位Q1來單調地提升可調整的參考電壓Vdac，一直到可調整的參考電壓Vdac大於接收訊號Vsh的電壓準位為止。當接收訊號Vsh的電壓準位小於參考電壓Vref時，第一數位式斜率量化器404係利用第一量化單位Q1來單調地減少可調整的參考電壓Vdac，一直到接收訊號Vsh的電壓準位大於可調整的參考電壓Vdac為止(例如時間點t6)。在該單調地調整可調整的參考電壓Vdac的過程中，第一組數位訊號TC[1：64]就可以被得出。
接著，在第三週期轉換階段508中，第二數位式斜率量化器506係用來產生第二組數位訊號TF[1：64](舉例而言)至第二一元數位至類比轉換器416以依據第二量化單位Q2來單調地調整第二輸入端點N2上的可調整的參考電壓Vdac，其中第二量化單位Q2係小於第一量化單位Q1。在本實施例中，當接收訊號Vsh的電壓準位大於可調整的參考電壓Vdac時，第二數位式斜率量化器506係依據第二量化單位Q2來單調地提升可調整的參考電壓Vdac，一直到可調整的參考電壓Vdac大於接收訊號Vsh的電壓準位為止。當接收訊號Vsh的電壓準位小於參考電壓Vref時，第二數位式斜率量化器506係依據第二量化單位Q2來單調地減少可調整的參考電壓Vdac，一直到接收訊號Vsh的電壓準位大於可調整的參考電壓Vdac為止。在該單調地調整可調整的參考電壓Vdac的過程中，第二組數位訊號TF[1：64]就可以被得出。
然而，由於比較裝置402、第一數位式斜率量化器404以及第二數位 式斜率量化器406的寄生延遲效應，可調整的參考電壓Vdac在零點交叉之後不會馬上停止，因此就會在接收訊號Vsh以及可調整的參考電壓Vdac之間造成一電壓差Vd。該電壓差Vd係與第一數位式斜率量化器404的該數位補償(digital-offset)有關，該電壓差Vd會將殘餘電壓(residual voltage)推出該精細的數位斜率轉換的輸入範圍之外。如果該精細的準位變動操作514具有一個二位元(舉例而言)的冗餘，則其可適當地將該輸入準位轉換至該特定的操作範圍。第二數位式斜率量化器406連同第二一元數位至類比轉換器416以及比較裝置402係用來在該精細的準位變動操作514之後執行該精細的數位斜率轉換操作，且該精細的數位斜率轉換的操作會再次地改變比較裝置402的極性。依據該實施例，該量化後的結果(亦即TC[1：64]以及TF[1：64])以及該些控制訊號會在下一個取樣階段之前分別的被暫存和重設，以確保該些轉換操作不會彼此干擾。該粗略的轉換器422以及該精細的轉換器424所執行的輸出編碼操作以及補償更正器426所執行的補償更正操作都是並行於該下一個比較週期，如此可以減小電晶體的尺寸以及粗略的轉換器422、精細的轉換器424與補償更正器426的功耗。
請再次參照圖4，第一開關裝置410連同第三電容裝置418可視為一靴帶式開關(bootstrapped switch)，其同是具有較小的導通電阻以及最小且訊號相依的取樣失真。該些粗略的以及精細的數位斜率量化器(亦即分別為404以及406)包含具有96組動態閂鎖器(亦即分別為4044以及4064)的DS邏輯電路，其中該96組動態閂鎖器會具有足夠的延遲單元(亦即分別為4042_1~4042_m以及4062_1~4062_n)。以該粗略的數位斜率量化器(亦即404)為例，在粗略的閂鎖裝置4044內的該第一64個動態閂鎖器係作為典型的數位斜率轉換，以及在粗略的閂鎖裝置4044內剩下的32個動態閂鎖器係作為補償在該反饋過程中由粗略的閂鎖裝置4044、第一一元數位至類比轉換器414以及比較 裝置402所造成的延遲，亦即該比較延遲補償(Comparison Latency Compensation,CLC)，其中該第一64個動態閂鎖器中的每一個都是連接到該電容器(亦即圖2所示的第一一元數位至類比轉換器414或第一電容裝置114)的底板。由於兩階段的操作會具有2位元(舉例而言)的延遲，因此該精細的數位斜率量化器(亦即406)只會產生4位元(舉例而言)的解析度。該具有不同操作極性的兩個電容器(亦即第一一元數位至類比轉換器414以及第二一元數位至類比轉換器416)代表一單一的權重以維持該系統的一不變的共模電壓，以及該粗略的數位斜率量化器(亦即404)的斜率係比該精細的數位斜率量化器(亦即406)的斜率來得大16倍(舉例而言)，這是因為該兩個量化器之間的權重差量所造成的。由於該共用的數位至類比轉換器，額外的增益-誤差校正就可以省略。此外，由於該粗略的以及精細的量化器也共用了該連續時間比較器(亦即比較裝置402)，因此訊號轉換裝置400的功耗可以進一步降低。
此外，該粗略的數位斜率量化器(亦即404)的該數位斜率轉換主要由兩個數位控制訊號所控制，亦即Sg1_start以及Sg1_stop。該精細的數位斜率量化器(亦即406)的該數位斜率轉換主要由兩個數位控制訊號所控制，亦即Sg2_start以及Sg2_stop。該些數位控制訊號Sg1_start與Sg2_start會觸發該些延遲線路(亦即分別的4042_1~4042_m與4062_1~4062_n)以分別開始啟動該些非同步數位斜率量化器的量化操作。該些數位控制訊號Sg1_stop與Sg2_stop分別停止該些粗略的以及精細的數位斜率量化器(亦即404以及406)。除此之外，由LS[1：64]所控制的準位變動會與該粗略的DS邏輯電路(4044)共用相同的一元數位至類比轉換器(亦即414)，而不須使用到額外的電容器。此外，該兩個控制訊號TC[1：64]以及LS[1：64]會連同或閘(OR gate)408來執行不同電容器極性的兩個功能。非同步控制邏輯電路420會執行訊號轉換裝置400的一有限狀態機(finite-state machine)，以使得訊號轉換裝置400依序地以一位元的輸入極性定義BSign來操作，並隨同該粗略的以及精細的數位斜率轉換。該些T2B編碼器(亦即422以及424)會將該兩個量化器TC[1：96]以及TF[1：96]的計數結果分別轉換為7位元的二進制輸出BC[1：7]以及BF[1：7]。包含該一位元的BSign的該三組的訊號會被編碼，以及補償更正器426會扣除該數位補償以獲得數位輸出訊號DOut[1：11]。
此外，由於該粗略的以及精細的數位斜率轉換的該些數位補償都是與輸入訊號相互獨立的，因此該結合的數位補償可以被視為數位域的一直流補償(DC offset)。此外，由於該數位斜率量化器(亦即404以及406)是一單極性的轉換，因此其所造成的數位補償會依據其輸入極性的比較結果而具有不同的極性。圖6所示係依據本發明之訊號轉換裝置400之該轉換函數曲線的特徵之一實施例示意圖。圖6中顯示了三條轉換函數曲線，亦即602、604以及606。轉換函數曲線602為輸入極性為正的正極性轉換曲線。轉換函數曲線604為輸入極性為負的負極性轉換曲線。轉換函數曲線606係更正後的轉換曲線。更正後的轉換函數曲線606係依據轉換函數曲線602以及轉換函數曲線604所得出，其會包含訊號轉換裝置400在反饋過程延遲所造成的影響的數位補償。因此，數位補償更正器426會補償具有不同輸入極性的數位輸出訊號的數位補償。該數位補償可以從兩個補償偵測模式來獲得，即零輸入偵測模式以及直方圖觀察模式，其分別是前景和背景的更正。以下段落進一步說明該兩個補償偵測模式：
1)零輸入偵測：零輸入偵測係在訊號轉換裝置400的晶片內的一數位補償更正模式。當零輸入被應用時，在特定數入極性的比較結果內的兩個定量會被執行。如果強迫數入極性的比較結果為正極性的話，該零輸入正極性碼就可以得出，反之亦然。因此，在這兩條曲線之間的該數位補償碼就可以被判斷出來，且可以用以下的演算法來補償。
2)直方圖(Histogram)觀察：該後端的晶片外的數位訊號處理電路係透過該直方圖觀察演算法來取得轉換函數曲線602以及轉換函數曲線604之間的數位補償。該負極性的最大碼以及該正極性的最小碼可以透過計算轉換函數曲線602以及轉換函數曲線604接近尾部的發生或擊中的次數來得出。訊號轉換裝置400的數位補償亦可以依據這兩個邊界碼之間的差量來得出。依據圖6所示，由零輸入偵測模式所得到的該數位補償碼係相同於由直方圖觀察模式所得到的該數位補償碼，以及這兩者之間的輸入電壓差是比較裝置402的直流補償。
圖7所示係依據本發明一訊號轉換裝置700之一實施例示意圖。訊號轉換裝置700係一差動的連續漸進式的類比至數位轉換器。訊號轉換裝置700的操作係相似於訊號轉換裝置400的操作。在圖7所示的實施例中，訊號轉換裝置700包含一比較裝置702、一第一數位式斜率量化器704、一第二數位式斜率量化器706、複數個第一或閘708_1~708_96、複數個第二或閘710_1~710_96、複數個第一開關裝置712_1~712_2、複數個第二開關裝置714_1~714_2、一第一電容裝置716、一第二電容裝置718以及一數位控制器720。比較裝置702具有一差動輸入埠N+以及N-以用來接收一差動接收訊號VInp、VInN以及在一輸出埠No產生一輸出訊號。第一數位式斜率量化器704耦接於輸出埠No以及輸入埠N+以及N-，以在第二週期轉換階段506產生一第一組數位訊號TC[1：64]以依據第一量化單位Q1來單調地調整在輸入埠N+的接收訊號VInp、VInN。第二數位式斜率量化器706耦接於輸出埠No以及輸入埠N+以及N-，以在第三週期轉換階段508產生一第二組數位訊號TF[1：64]以依據一第二量化單位Q2來單調地調整在輸入埠N+以及N-的接收訊號VInp、VInN。開關裝置712_1以及714_1耦接於輸入埠N+以及N-，用來分別選擇性地傳導一第一類比輸入訊號VInputP以及一第二類比輸入訊號VInputN至輸入埠N+以及N-。 開關裝置712_2以及714_2耦接於輸入埠N+以及N-，用來分別選擇性地傳導參考電壓Vref至輸入埠N+以及N-。電容裝置716_1以及716_2分別耦接於開關裝置712_1以及714_1以及輸入埠N+以及N-。電容裝置718_1以及718_2分別耦接於開關裝置712_1以及714_1以及輸入埠N+以及N-。電容裝置716_1以及716_2的電容值係相異於(例如大於)電容裝置718_1以及718_2的電容值。比較裝置702、第一數位式斜率量化器704、第二數位式斜率量化器706、該複數個第一或閘708_1~708_96、該複數個第二或閘710_1~710_96、該複數個第一開關裝置712_1~712_2、該複數個第二開關裝置714_1~714_2、第一電容裝置716、第二電容裝置718以及數位控制器720之間的連接關係請參見圖7，其細部連接關係在此不另贅述。
相較於比較裝置402，比較裝置702則係一差動比較器。相似於圖5所示，在該粗略的數位斜率轉換階段，當該接收訊號VInp以及VInN(其係一差動訊號)的電壓差的極性為該第一極性(例如正極性)時，第一數位式斜率量化器704係用來增加在輸入埠N+以及N-的接收訊號VInp以及VInN的電壓差一第一偏移電壓Vsf1，以在輸入埠N+以及N-產生一第一偏移後訊號(例如Vs1)，以及依據第一量化單位Q1來單調地減少在輸入埠N+以及N-的該第一偏移後訊號的電壓差以產生第一組數位訊號TC[1：64]，一直到輸入埠N+以及N-的該第一偏移後訊號的電壓差的極性改變為該第二極性(例如負極性)為止。
接著，在精細的數位斜率轉換階段，當第一偏移後訊號的該電壓差被調整到改變至第二極性時，第二數位式斜率量化器706會另用來減小在該輸入埠的該第一偏移後訊號的電壓差一第二偏移電壓Vsf2，以在輸入埠N+與N-產生一第二偏移後訊號(例如Vs2)；以及依據第二量化單位Q2來單調地減少該第二偏移後訊號的電壓差以產生第二組數位訊號TF[1：64]，一直到在該輸入埠的該第二偏移後訊號的電壓差的極性改變至第一極性為止。
圖8所示係依據本發明一比較裝置800之一實施例示意圖。比較裝置800可以是比較裝置102、402或702。比較裝置800可做為實現一數位斜率轉換的一跨零檢測器(zero-crossing detector)。依據該實施例，其放大器係利用較大的電流與元件尺寸來提高比較裝置800的訊號頻寬以及減小元件之間的不匹配。一個全差動架構的三階(亦即802、804以及806)電阻反饋放大器係串接於一個由反及閘(NAND)所組成的三輸入閂鎖器(亦即808以及810)以及一非同步控制邏輯電路812。該三輸入閂鎖器(亦即808以及810)以及該非同步控制邏輯電路812係設置在數位控制器720內。為了減少該量化過程中的遲滯現象，該些放大器802、804以及806的每一階都會包含一重置(reset)訊號RST，其可用來消除在預充(pre-charge)階段所產生的記憶效應以及確保穩定時間維持不變。此外，兩個交叉耦合對，即M12B以及M13B，係用來實現一中立化的技術(neutralization technique)以減小比較裝置800的迴彈雜訊(kickback noise)，以及該些輸入訊號CCP以及CCN在該零輸入偵測時被用來指出比較裝置800的輸出。重置訊號RST係透過一延遲單元814來控制該閂鎖器(亦即808以及810)以避免發生由比較裝置800的頻率響應所造成的輸入極性比較誤差。該非同步控制邏輯電路812係利用該二進制的來相位偵測器來當成該閂鎖器，以及連同其他的邏輯閘以及數位緩衝器來提供非同步演算法的功能。
依據該實施例，放大器802包含複數個n型場效電晶體M11、M12、M13、M11B、M12B，複數個p型場效電晶體M14、M15，複數個電阻器R11、R12以及一電容器CB1。放大器804包含複數個n型場效電晶體M21、M22、M23、複數個p型場效電晶體sM24、M25以及複數個電阻器R21、R22。放大器806包含複數個n型場效電晶體M31、M32、M33、M31B、M32B、複數個p型場效電晶體M34、M35以及複數個電阻器R31、R32。放大器802、804、806、該閂鎖器(亦即808以及810)、延遲單元814以及非同步控制邏輯電路812之內和之 間的連接關係可參見圖8，而其細部描述在此不另贅述。
在該輸入極性比較階段，如以上段落所述，雖然比較裝置800的準穩態(metastability)問題可由該粗略的準位變動所更正，但是依然要對一預測的比較輸出執行該粗略的準位變動。由於比較裝置800的第三階電路806具有一高共模電壓，因此當由該反及閘所構成的閂鎖器(亦即808以及810)的差動輸出為“10”以及“01”時，其就是典型的比較輸出訊號；當該差動輸出為“11”時，其就是準穩態的訊號。非同步控制邏輯電路812會強迫輸出訊號“11”變成“10”或“01”。因此，在該粗略的準位變動之後，該數位斜率轉換的輸出就可以被更正了，而不用進行該預測。
請再次參照圖7，對於該粗略的數位斜率量化器704以及該精細的數位斜率量化器706而言，其每一個都會具有96個(舉例而言)動態閂鎖器對(即包含兩個動態閂鎖器(例如704a以及704b)以應付不同的數位斜率極性)以及足夠的延遲單元(例如704c)。該第一64個動態閂鎖器對係連接到代表不同極性的第一電容裝置716的複數個電容器的底板，而剩下的32個單元係用來提供給CLC電路以補償延遲的問題。所有的邏輯閘都是以該邏輯的工作來定制，以最佳化其邏輯閘的延遲及功耗。在粗略的數位斜率量化器704以及精細的數位斜率量化器706內的該些高速延遲線路在該粗略的以及精細的數位斜率量化操作中係分別由訊號Sg1_start以及Sg2_start所觸發。
控制訊號Sg1_pstop、Sg1_nstop、Sg2_pstop以及Sg2_nstop係由數位控制器720來控制，且分別做為粗略的數位斜率量化器704以及精細的數位斜率量化器706的控制訊號。當一零點交叉發生時，其所對應的控制訊號會馬上被重設，且該對應的數位斜率量化器會中止在當下的狀態，並透過或閘708_1~708_96以及710_1~710_96分別的輸出TC[1：96]以及TF[1：96]表示對應兩個極性的計數結果。
依據圖5的敘述內容，若輸入極性的比較結果是正極性，則該粗略 的數位斜率轉換就是負的，而該粗略的以及精細的準位變動則是正的，反之亦然。由於該粗略的數位斜率轉換與該粗略的以及精細的準位變動具有相反的極性，因此由第一電容裝置716所組成的該一元DAC就可以被兩個操作在不同極性及功能的DAC所共用。該些或閘708_1~708_96可依據第一數位式斜率量化器704的複數個控制訊號以及複數個準位變動控制訊號分別結合該粗略的數位斜率轉換以及該準位變動操作。該些代表DAC的不同極性的準位變動控制訊號LPS[1：64]以及LNS[1：64]係由數位控制器720來控制，且分別被分為該粗略的以及精細的準位變動控制訊號LPS[1：32]/LNS[1：32]以及LPS[33：64]/LNS[33：64]。該粗略的準位變動主要是用來避免上述所提到的輸入極性以及非線性數位斜率的非理想效應。依據該實施例，該粗略的準位變動會使得該粗略的數位斜率量化器的輸入範圍減少為5.7位元，而不是6位元。
簡言之，本發明揭露了一高解析度(例如10.7位元)與高速(例如300MS/s)的兩階段數位斜率類比至數位轉換器的架構。由於數位斜率量化器的操作速度以及功耗會隨著數位斜率量化器的解析度的提高而呈指數型的上升，因此一混合式的類比至數位轉換器架構可用來解決上述問題，其中該混合式的類比至數位轉換器會具有數位斜率量化器以及兩階段類比至數位轉換器的好處。一個利用低延遲的延遲線路來實現的數位斜率架構可用來提高量化器的轉換率，以及兩個數位斜率量化器可用來依序地量化輸入訊號來緩解數位斜率量化器的解析度限制。在本揭露的混合式的類比至數位轉換器中，該一元數位至類比轉換器以及該連續時間比較器係被兩個數位斜率量化器所共用，以避免使用額外的校正電路。依據本發明的實施例，每一次轉換會包含三個比較週期。第一個比較週期係輸入極性比較，這是因為該數位斜率量化器係一單極的比較。第二個比較週期係粗略的數位斜率比較，以產生對應到上一個判定出來的比較極性的一 粗略的進似值。第三個比較週期係一精細的數位斜率比較，以產生還沒被放大的剩餘定量。本發明的兩階段數位斜率類比至數位轉換器只需利用一數位補償更正電路來編碼該三組輸出以及更正該數位補償。該數位斜率架構具有本質上優異的精確性以及低複雜度，因為本發明的實施例並沒有使用到複雜的校正技術。由於本發明的類比至數位轉換器係由數位邏輯電路來實現，因此當其以尺度更小的最先進技術製程來實現時會具有顯著的表現改善。
在說明書及申請專利範圍中所使用的一些措辭可代表特定的元件。此領域具有通常知識者應瞭解一元件也可以用不同的名稱來命名。本發明並不是以名稱來區別具有相同功能的元件。在說明書及申請專利範圍中所使用的措辭「包含」可以指僅包含或可另包含其他的元件。當元件被稱作「連接」或「耦接」至另一元件時，該元件可直接連接至或耦接至另一元件，或可存在介入元件。因此，倘一第一裝置耦接於一第二裝置，該第一裝置與該第二裝置之間可以係透過電性、無線通訊、光學通訊或其他訊號連接的方式直接連接至或間接連接，並無論有無中間裝置或連接裝置。
所使用的措辭「及/或」可為一個或多個相關物件的任何與所有組合。此外，除了特別說明，所使用的單數冠詞亦可以是複數的組態。
上文詳細論述本揭露之實施例。但應瞭解，使用本發明為基礎所做等效的改變或修改亦落入本發明的申請專利的範疇。
100:訊號轉換裝置
102:比較裝置
104:第一數位式斜率量化器
106:第二數位式斜率量化器
108:反相裝置
110:第一開關裝置
112:第二開關裝置
114:第一電容裝置
116:第二電容裝置
118:第三電容裝置
120、122:步進訊號產生器

Claims (20)

  1. 一種訊號轉換裝置，包含：一比較裝置，具有一第一輸入端點以及一第二輸入端點用來分別接收一接收訊號以及一可調整的參考電壓，以及用來在一輸出埠產生一輸出訊號；一第一數位式斜率量化器，耦接於該輸出埠以及該第二輸入端點，用來在一第一階段依據一第一量化單位產生一第一組數位訊號以單調地調整在該第二輸入端點的該可調整的參考電壓；以及一第二數位式斜率量化器，耦接於該輸出埠以及該第二輸入端點，用來在該第一階段之後的一第二階段依據一第二量化單位產生一第二組數位訊號以單調地調整在該第二輸入端點的該可調整的參考電壓；其中該第二量化單位係相異於該第一量化單位。
  2. 如請求項1所述的訊號轉換裝置，另包含：一第一開關裝置，耦接於該第一輸入端點，用來選擇性地傳導一類比輸入訊號至該第一輸入端點；一第二開關裝置，耦接於該第二輸入端點，用來選擇性地傳導一參考電壓至該第二輸入端點；一第一電容裝置，耦接於該第一開關裝置以及該第一輸入端點；一第二電容裝置，耦接於該第二開關裝置以及該第二輸入端點；以及一第三電容裝置，耦接於該第二開關裝置以及該第二輸入端點；其中該第二電容裝置的一第一電容係相異於該第三電容裝置的一第二電容。
  3. 如請求項2所述的訊號轉換裝置，其中，在該第一階段之前的一第三階段，該第一開關裝置係用來傳導該類比輸入訊號至該第一輸 入端點，以及該第一電容裝置係用來追縱以及保值該類比輸入訊號以產生該接收訊號。
  4. 如請求項1所述的訊號轉換裝置，其中當該接收訊號的一電壓準位大於該比較裝置的該可調整的參考電壓時，該第一數位式斜率量化器係用來依據該第一量化單位單調地提升在該第二輸入端點的該可調整的參考電壓一直到該可調整的參考電壓大於該接收訊號的該電壓準位為止；以及當該接收訊號的該電壓準位低於該比較裝置的該可調整的參考電壓時，該第一數位式斜率量化器係用來依據該第一量化單位單調地減少在該第二輸入端點的該可調整的參考電壓一直到該可調整的參考電壓低於該接收訊號的該電壓準位為止。
  5. 如請求項1所述的訊號轉換裝置，其中當該可調整的參考電壓被調整到跨越該接收訊號的該電壓準位時，該接收訊號的該電壓準位會大於該比較裝置的該可調整的參考電壓，則該第二數位式斜率量化器會依據該第二量化單位來單調地提升該第二輸入端點上的該可調整的參考電壓準位一直到該可調整的參考電壓大於該接收訊號的該電壓準位為止；以及當該接收訊號的該電壓準位低於該比較裝置的該可調整的參考電壓時，該第二數位式斜率量化器會依據該第二量化單位來單調地減少在該第二輸入端點上的該可調整的參考電壓一直到該可調整的參考電壓低於該接收訊號的該電壓準位為止。
  6. 如請求項1所述的訊號轉換裝置，其中該第二量化單位係小於該第一量化單位。
  7. 如請求項1所述的訊號轉換裝置，其中該第一數位式斜率量化器包含：複數個第一延遲電路，用來依據一第一控制訊號以產生複數個第一延遲後控制訊號；以及複數個第一閂鎖電路，耦接於該輸出埠以及該第一電容裝置，用來 在該第一階段依據該複數個第一延遲後控制訊號以及該輸出訊號以產生該第一組數位訊號。
  8. 如請求項7所述的訊號轉換裝置，其中該第二數位式斜率量化器包含：複數個第二延遲電路，用來依據一第二控制訊號以產生複數個第二延遲後控制訊號；以及複數個第二閂鎖電路，耦接於該輸出埠以及該第二電容裝置，用來在該第二階段依據該複數個第二延遲後控制訊號以及該輸出訊號以產生該第二組數位訊號。
  9. 如請求項8所述的訊號轉換裝置，另包含：一反相電路，具有一輸入端耦接於該輸出埠以及一輸出端耦接於該複數個第一閂鎖電路，用來於該輸出端產生一反相後輸出訊號；其中該複數個第一閂鎖電路係在該第一階段依據該複數個第一延遲控制訊號以及該反相後輸出訊號以產生該第一組數位訊號。
  10. 如請求項8所述的訊號轉換裝置，其中該第一電容裝置包含：複數個第一電容器，具有複數個第一電極分別耦接於該複數個第一閂鎖電路，以及複數個第二電極耦接於該第二輸入端點。
  11. 如請求項10所述的訊號轉換裝置，其中該第二電容裝置包含：複數個第二電容器，具有複數個第一電極分別耦接於該複數個第二閂鎖電路，以及複數個第二電極耦接於該第二輸入端點。
  12. 如請求項11所述的訊號轉換裝置，其中該複數個第一電容器分別具有複數個第一電容，該複數個第二電容器分別具有複數個第二電容，以及該複數個第一電容中的每一個電容都比該複數個第二電容中的每一個電容來得大。
  13. 如請求項1所述的訊號轉換裝置，另包含：一控制邏輯電路，耦接於該輸出埠，用來在該第一階段以及該第二階段依據該輸出訊號產生一特定數位訊號； 其中該控制邏輯電路係用來依據該特定數位訊號偏移該可調整的參考電壓以在該第二輸入端點產生一第一偏移後參考電壓。
  14. 如請求項13所述的訊號轉換裝置，其中當該可調整的參考電壓被調整到跨越該比較裝置的該接收訊號時，該控制邏輯電路另用來偏移該可調整的參考電壓以在該第二輸入端點產生一第二偏移後參考電壓。
  15. 一種訊號轉換裝置，包含：一比較裝置，具有一輸入埠用來接收一接收訊號以及在一輸出埠產生一輸出訊號；一第一數位式斜率量化器，耦接於該輸出埠以及該輸入埠，用來在一第一階段依據一第一量化單位產生一第一組數位訊號以單調地調整在該輸入埠的該接收訊號；以及一第二數位式斜率量化器，耦接於該輸出埠以及該輸入埠，用來在該第一階段後的一第二階段依據一第二量化單位產生一第二組數位訊號以單調地調整在該輸入埠的該接收訊號；其中該第二量化單位係相異於該第一量化單位。
  16. 如請求項15所述的訊號轉換裝置，其中該第二量化單位係小於該第一量化單位。
  17. 如請求項15所述的訊號轉換裝置，另包含：一開關裝置，耦接於該輸入埠，用來選擇性地傳導一類比輸入訊號至該輸入埠；一第一電容裝置，耦接於該開關裝置以及該輸入埠；以及一第二電容裝置，耦接於該開關裝置以及該輸入埠；其中該第一電容裝置的一第一電容係相異於該第二電容裝置的一第二電容。
  18. 如請求項17所述的訊號轉換裝置，其中，該第一階段之前的一第三階段，該開關裝置係用來傳導該類比輸入訊號至該輸入埠，以及 該第一電容裝置連同該第二電容裝置係用來追縱以及保值該類比輸入訊號以產生該接收訊號。
  19. 如請求項15所述的訊號轉換裝置，其中當該接收訊號的一電壓差的一極性為一第一極性時，該第一數位式斜率量化器係用來增加在該輸入埠的該接收訊號的該電壓差一第一偏移電壓以在該輸入埠產生一第一偏移後訊號，以及依據該第一量化單位單調地減少在該輸入埠的該第一偏移後訊號的該電壓差以產生該第一組數位訊號一直到在該輸入埠的該第一偏移後訊號的該電壓差的該極性改變為相異於該第一極性的一第二極性為止。
  20. 如請求項19所述的訊號轉換裝置，其中當該第一偏移後訊號的該電壓差被調整到改變為該第二極性時，該第二數位式斜率量化器另用來減小該輸入埠的該第一偏移後訊號的該電壓差一第二偏移電壓以在該輸入埠產生一第二偏移後訊號，以及在該第二階段依據該第二量化單位單調地減少在該第二偏移後訊號的該電壓差以產生該第二組數位訊號一直到在該輸入埠的該第二偏移後訊號的該電壓差的該極性改變為該第一極性為止。
TW109134763A 2019-10-08 2020-10-07 訊號轉換裝置 TWI726822B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201962912113P 2019-10-08 2019-10-08
US62/912,113 2019-10-08

Publications (2)

Publication Number Publication Date
TW202116020A TW202116020A (zh) 2021-04-16
TWI726822B true TWI726822B (zh) 2021-05-01

Family

ID=75275045

Family Applications (2)

Application Number Title Priority Date Filing Date
TW110110192A TWI777464B (zh) 2019-10-08 2020-10-07 訊號轉換裝置與訊號轉換方法
TW109134763A TWI726822B (zh) 2019-10-08 2020-10-07 訊號轉換裝置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW110110192A TWI777464B (zh) 2019-10-08 2020-10-07 訊號轉換裝置與訊號轉換方法

Country Status (2)

Country Link
US (2) US11165435B2 (zh)
TW (2) TWI777464B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USD1023802S1 (en) * 2021-09-03 2024-04-23 Tron Future Tech Inc. Radar apparatus

Citations (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5973631A (en) * 1998-01-20 1999-10-26 Raytheon Company Test circuit and method of trimming a unary digital-to-analog converter (DAC) in a subranging analog-to-digital converter (ADC)
US20080018517A1 (en) * 2006-07-11 2008-01-24 Takayoshi Yamada AD converter
WO2008050177A1 (en) * 2006-10-25 2008-05-02 Commissariat A L'energie Atomique Improvements to ramp-based analog to digital converters
US20120098990A1 (en) * 2010-10-22 2012-04-26 Jung Wun-Ki Analog-to-digital converter and image sensor including the same
US20120113286A1 (en) * 2010-11-09 2012-05-10 Seung-Hyun Lim Analog to Digital Converters, Image Sensor Systems, and Methods of Operating the Same
US8411173B2 (en) * 2009-04-24 2013-04-02 Sony Corporation Black level correction circuit and solid-state imaging device
US20140368371A1 (en) * 2013-06-14 2014-12-18 SK Hynix Inc. Amplifier using multi input differential pair, and comparator and analog-to-digital converting apparatus using the same
US8941528B2 (en) * 2013-05-30 2015-01-27 SK Hynix Inc. Analog to digital conversion circuit, image sensing device having the same and method of driving image sensing device
US9083892B2 (en) * 2012-03-01 2015-07-14 Nikon Corporation A/D conversion circuit, and solid-state image pickup apparatus
US20160218731A1 (en) * 2005-08-22 2016-07-28 Sony Corporation Da converter, ad converter, and semiconductor device
US20170244424A1 (en) * 2014-08-28 2017-08-24 Mediatek Inc. Hybrid analog-to-digital converter using digital slope analog-to-digital converter and related hybrid analog-to-digital conversion method thereof
US9912883B1 (en) * 2016-05-10 2018-03-06 Apple Inc. Image sensor with calibrated column analog-to-digital converters
CN207518571U (zh) * 2017-01-13 2018-06-19 半导体元件工业有限责任公司 模数转换器
CN109150185A (zh) * 2017-06-19 2019-01-04 比亚迪股份有限公司 模数转换电路和列并行模数转换器
CN109587416A (zh) * 2017-09-29 2019-04-05 佳能株式会社 逐次逼近型模数转换器、成像设备、成像***以及移动体
TWI659619B (zh) * 2016-12-23 2019-05-11 美商艾孚諾亞公司 連續近似暫存器類比至數位轉換器中之參考干擾減輕
CN109889202A (zh) * 2017-12-06 2019-06-14 亚德诺半导体无限责任公司 多级转换模数转换器
WO2019146443A1 (ja) * 2018-01-29 2019-08-01 ソニーセミコンダクタソリューションズ株式会社 Ｄａｃ回路、固体撮像素子、および、電子機器

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4716397A (en) * 1984-03-23 1987-12-29 Hans Werba Method and apparatus for very high speed analog-to-digital conversion
DE3820174A1 (de) * 1988-06-14 1989-12-21 Philips Patentverwaltung Schaltungsanordnung zur analog-digital-umsetzung
EP0546920B1 (en) * 1991-12-12 1997-03-19 Nippon Telegraph And Telephone Corporation Method and circuit for noise shaping
US5579007A (en) * 1994-07-07 1996-11-26 Massachusetts Institute Of Technology Charge-to-digital converter
JPH0863198A (ja) * 1994-08-22 1996-03-08 Nec Corp ベクトル量子化器
JPH09261640A (ja) * 1996-03-22 1997-10-03 Oki Electric Ind Co Ltd 画像符号化装置
US6341144B1 (en) * 1996-09-20 2002-01-22 At&T Corp. Video coder providing implicit coefficient prediction and scan adaptation for image coding and intra coding of video
US5710563A (en) * 1997-01-09 1998-01-20 National Semiconductor Corporation Pipeline analog to digital converter architecture with reduced mismatch error
US5942997A (en) * 1997-08-29 1999-08-24 Trw Inc. Correlated superconductor single flux quantum analog-to-digital converter
JP3487250B2 (ja) * 2000-02-28 2004-01-13 日本電気株式会社 符号化音声信号形式変換装置
US6404364B1 (en) * 2000-08-24 2002-06-11 Agere Systems Guardian Corp. Multistage converter employing digital dither
JP3559534B2 (ja) * 2001-05-09 2004-09-02 沖電気工業株式会社 アナログ・ディジタル変換回路
US6784824B1 (en) * 2002-08-29 2004-08-31 Xilinx, Inc. Analog-to-digital converter which is substantially independent of capacitor mismatch
EP1709743A1 (fr) * 2004-01-30 2006-10-11 France Telecom S.A. Quantification vectorielle en dimension et resolution variables
DE102004009955B3 (de) * 2004-03-01 2005-08-11 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Vorrichtung und Verfahren zum Ermitteln einer Quantisierer-Schrittweite
US7379009B2 (en) * 2006-02-23 2008-05-27 Kabushiki Kaisha Toshiba AD converter and radio receiver
US7907074B2 (en) * 2007-11-09 2011-03-15 Linear Technology Corporation Circuits and methods to reduce or eliminate signal-dependent modulation of a reference bias
DE102008024897B3 (de) * 2008-05-28 2010-01-07 Austriamicrosystems Ag Sigma-Delta-Wandler und Verfahren zur Signalverarbeitung
KR101668093B1 (ko) * 2010-06-17 2016-10-21 삼성전자주식회사 데이터 인코딩 및 디코딩 방법 및 장치
US20130132100A1 (en) * 2011-10-28 2013-05-23 Electronics And Telecommunications Research Institute Apparatus and method for codec signal in a communication system
US8698660B2 (en) * 2011-11-01 2014-04-15 Ess Technology, Inc. Feedback in noise shaping control loop
US9490835B2 (en) * 2014-06-10 2016-11-08 Mediatek Inc. Modulation circuit and modulation method with digital ELD compensation
US9385740B2 (en) * 2014-11-07 2016-07-05 Mediatek Inc. SAR ADC and method thereof
US9503120B1 (en) * 2016-02-29 2016-11-22 Analog Devices Global Signal dependent subtractive dithering
US10969273B2 (en) * 2018-03-19 2021-04-06 Facebook Technologies, Llc Analog-to-digital converter having programmable quantization resolution
US10804926B2 (en) * 2018-06-08 2020-10-13 Facebook Technologies, Llc Charge leakage compensation in analog-to-digital converter
US10862464B1 (en) * 2019-08-23 2020-12-08 Taiwan Semiconductor Manufacturing Company Ltd. Comparing device and method of controlling comparing device

Patent Citations (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5973631A (en) * 1998-01-20 1999-10-26 Raytheon Company Test circuit and method of trimming a unary digital-to-analog converter (DAC) in a subranging analog-to-digital converter (ADC)
US20160218731A1 (en) * 2005-08-22 2016-07-28 Sony Corporation Da converter, ad converter, and semiconductor device
US20080018517A1 (en) * 2006-07-11 2008-01-24 Takayoshi Yamada AD converter
WO2008050177A1 (en) * 2006-10-25 2008-05-02 Commissariat A L'energie Atomique Improvements to ramp-based analog to digital converters
US8411173B2 (en) * 2009-04-24 2013-04-02 Sony Corporation Black level correction circuit and solid-state imaging device
US20120098990A1 (en) * 2010-10-22 2012-04-26 Jung Wun-Ki Analog-to-digital converter and image sensor including the same
US20120113286A1 (en) * 2010-11-09 2012-05-10 Seung-Hyun Lim Analog to Digital Converters, Image Sensor Systems, and Methods of Operating the Same
US9083892B2 (en) * 2012-03-01 2015-07-14 Nikon Corporation A/D conversion circuit, and solid-state image pickup apparatus
US8941528B2 (en) * 2013-05-30 2015-01-27 SK Hynix Inc. Analog to digital conversion circuit, image sensing device having the same and method of driving image sensing device
US20140368371A1 (en) * 2013-06-14 2014-12-18 SK Hynix Inc. Amplifier using multi input differential pair, and comparator and analog-to-digital converting apparatus using the same
US20170244424A1 (en) * 2014-08-28 2017-08-24 Mediatek Inc. Hybrid analog-to-digital converter using digital slope analog-to-digital converter and related hybrid analog-to-digital conversion method thereof
US9912883B1 (en) * 2016-05-10 2018-03-06 Apple Inc. Image sensor with calibrated column analog-to-digital converters
TWI659619B (zh) * 2016-12-23 2019-05-11 美商艾孚諾亞公司 連續近似暫存器類比至數位轉換器中之參考干擾減輕
CN207518571U (zh) * 2017-01-13 2018-06-19 半导体元件工业有限责任公司 模数转换器
CN109150185A (zh) * 2017-06-19 2019-01-04 比亚迪股份有限公司 模数转换电路和列并行模数转换器
CN109587416A (zh) * 2017-09-29 2019-04-05 佳能株式会社 逐次逼近型模数转换器、成像设备、成像***以及移动体
CN109889202A (zh) * 2017-12-06 2019-06-14 亚德诺半导体无限责任公司 多级转换模数转换器
WO2019146443A1 (ja) * 2018-01-29 2019-08-01 ソニーセミコンダクタソリューションズ株式会社 Ｄａｃ回路、固体撮像素子、および、電子機器

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
2014年7月4日公開文件Jaeyoung Bae et. al. "A Two-Step A/D Conversion and Column Self-Calibration Technique for Low Noise CMOS Image Sensors" MDPI, https://www.mdpi.com/1424-8220/14/7/11825/htm
2019年4月1日公開文件S. Sengupta M.L. Johnston "Two‐step, piecewise‐linear SAR ADC with programmable transfer function" IET, https://ietresearch.onlinelibrary.wiley.com/doi/full/10.1049/el.2019.0138
年7月4日公開文件Jaeyoung Bae et. al. "A Two-Step A/D Conversion and Column Self-Calibration Technique for Low Noise CMOS Image Sensors" MDPI, https://www.mdpi.com/1424-8220/14/7/11825/htm 2019年4月1日公開文件S. Sengupta M.L. Johnston "Two‐step, piecewise‐linear SAR ADC with programmable transfer function" IET, https://ietresearch.onlinelibrary.wiley.com/doi/full/10.1049/el.2019.0138 *

Also Published As

Publication number Publication date
US11165435B2 (en) 2021-11-02
US20220021396A1 (en) 2022-01-20
US20210105018A1 (en) 2021-04-08
TWI777464B (zh) 2022-09-11
TW202127805A (zh) 2021-07-16
US11509320B2 (en) 2022-11-22
TW202116020A (zh) 2021-04-16

Similar Documents

Publication Publication Date Title
US9385740B2 (en) SAR ADC and method thereof
US6967611B2 (en) Optimized reference voltage generation using switched capacitor scaling for data converters
US7928880B2 (en) Digital analog converter
CN108449087B (zh) 一种超低功耗异步逐次逼近寄存器型模数转换器
US7796077B2 (en) High speed high resolution ADC using successive approximation technique
CN111565042B (zh) 一种适用于两步式adc的校正方法
KR102001762B1 (ko) Dac 커패시턴스 어레이, sar형 아날로그-디지털 컨버터 및 전력 소비의 감소 방법
US10090852B2 (en) Input circuit for a dynamic comparator
WO2021056980A1 (zh) 一种面向卷积神经网络的双相系数可调模拟乘法计算电路
CN110401447B (zh) 一种无运放mdac型时间域adc结构
US20230198535A1 (en) Calibration method of capacitor array type successive approximation register analog-to-digital converter
CN112564709A (zh) 一种基于误差反馈式的噪声整形逐次逼近模数转换器
TWI792438B (zh) 訊號轉換裝置、動態元件匹配電路與動態元件匹配方法
TWI726822B (zh) 訊號轉換裝置
TWI698091B (zh) 連續逼近式類比數位轉換器及其操作方法
US10305452B2 (en) Five-level switched-capacitance DAC using bootstrapped switches
US10651811B2 (en) Mismatch and reference common-mode offset insensitive single-ended switched capacitor gain stage with reduced capacitor mismatch sensitivity
TWI736223B (zh) 數位斜率式類比數位轉換器裝置與訊號轉換方法
WO2020238227A1 (zh) 测量传输曲线跳变高度的多位分辨率子流水线结构
CN111034052B (zh) 用于在不具有附加有源电路的sar adc中启用宽输入共模范围的方法和装置
TWI707547B (zh) 類比數位轉換器裝置與具雜訊整形的數位斜率式類比數位轉換器電路系統
CN112583406B (zh) 模拟数字转换器装置与模拟数字转换器电路***
CN219304823U (zh) 一种全动态的Delta-Sigma调制器电路
Gong et al. A Fully Differential Multi-bit MDAC Modeling with Multiple Linear Regression Calibration
CN108462492B (zh) 一种sar_adc***失调电压的校正电路及校正方法