TWI718936B - 電阻式記憶體裝置 - Google Patents

Abstract

一種電阻式記憶體裝置，包括基底、隔離結構、字元線、源極線、位元線及電阻式記憶體。基底包括主體區、第一摻雜區、第二摻雜區與第三摻雜區，第一摻雜區與第二摻雜區由主體區隔開。隔離結構配置於基底中，且第二摻雜區與第三摻雜區由隔離結構隔開。字元線配置於基底上，第一摻雜區與第二摻雜區位於字元線的相對兩側，且第一摻雜區與第三摻雜區位於字元線的相對兩側。源極線配置於基底上且與第一摻雜區電性連接。位元線配置於基底上。電阻式記憶體配置於基底上，且第三摻雜區經由電阻式記憶體電性連接於位元線。

Description

電阻式記憶體裝置

本發明是有關於一種記憶體裝置，且特別是有關於一種電阻式記憶體裝置。

為了在相同面積下達到高記憶容量，目前發展出一個單一的電晶體同時連接多個記憶體的結構（即1TnR結構，n為大於1的整數）。對於高密度的電阻式隨機存取記憶體來說，會遇到潛洩漏電流（sneak current）的問題，其會使得相鄰的記憶體在操作過程中對彼此造成影響，導致可靠度下降。

本發明提供一種電阻式記憶體裝置，其可在具有一個單一的電晶體同時連接多個記憶體的結構（即1TnR結構，n為大於1的整數）的情況下，避免產生潛洩漏電流（sneak current）。

本發明的電阻式記憶體裝置包括基底、隔離結構、字元線、源極線、第一位元線及第一電阻式記憶體。基底包括主體區、第一摻雜區、第二摻雜區與第三摻雜區，其中第一摻雜區與第二摻雜區由主體區隔開。隔離結構配置於基底中，其中第二摻雜區與第三摻雜區由隔離結構隔開。字元線配置於基底上，其中第一摻雜區與第二摻雜區位於字元線的相對兩側，且第一摻雜區與第三摻雜區位於字元線的相對兩側。源極線配置於基底上，且與第一摻雜區電性連接。第一位元線配置於基底上。第一電阻式記憶體配置於基底上，其中在基底的厚度方向上，第一電阻式記憶體位於基底與第一位元線之間，且第三摻雜區經由第一電阻式記憶體電性連接於第一位元線。

基於上述，在本發明的電阻式記憶體裝置中，基底中之位於字元線的相對兩側的第一摻雜區與第二摻雜區由基底的主體區隔開，基底中之第二摻雜區與第三摻雜區由隔離結構隔開，源極線電性連接於第一摻雜區，且第三摻雜區經由電阻式記憶體電性連接於位元線，藉此在電阻式記憶體裝置的操作過程中，設置於第二摻雜區與第三摻雜區之間的隔離結構可作為控制電阻式記憶體與電晶體導通或斷開的開關。如此一來，在電阻式記憶體裝置的操作過程中，潛洩漏電流（sneak current）的傳遞路徑被切斷，藉此可準確讀取經選擇的電阻式記憶體的電流並判讀狀態。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1是依照本發明的一實施方式的電阻式記憶體裝置的上視示意圖。圖2是沿圖1的剖線I-I’的剖面示意圖。圖3是沿圖1的剖線II-II’的剖面示意圖。圖4是沿圖1的剖線III-III’的剖面示意圖。圖5是對圖1的電阻式記憶體裝置中的部分記憶體執行電壓施加操作時的狀態剖面示意圖。在此須說明的是，圖5的剖面位置可參照圖1中的剖線I-I’的位置。

請參照圖1至圖4，電阻式記憶體裝置10包括基底100、隔離結構110、至少一字元線WL、至少一源極線SL、位元線BL1、位元線BL2、電阻式記憶體R1及電阻式記憶體R2。在本實施方式中，電阻式記憶體裝置10可更包括至少一接觸結構C1、至少一接觸結構C2、至少一接觸結構C3、至少一接觸結構C4以及至少一接觸結構C5。

在本實施方式中，基底100可包括主體區B、至少一摻雜區TD ₁、至少一摻雜區TD ₂、至少一摻雜區RD ₁及至少一摻雜區RD ₂，其中至少一摻雜區TD ₁、至少一摻雜區TD ₂、至少一摻雜區RD ₁及至少一摻雜區RD ₂配置於主體區B上。

在本實施方式中，摻雜區TD ₁的導電型與主體區B的導電型不同，且摻雜區TD ₁、摻雜區TD ₂、摻雜區RD ₁與摻雜區RD ₂的導電彼此相同。舉例而言，在一實施方式中，主體區B可為P型摻雜井（P-well），摻雜區TD ₁、摻雜區TD ₂、摻雜區RD ₁與摻雜區RD ₂可為N型摻雜區（即N+區域）。在本實施方式中，摻雜區TD ₁、摻雜區TD ₂、摻雜區RD ₁及摻雜區RD ₂彼此分離設置。詳細而言，如圖3所示，在第二方向X上，摻雜區TD ₁與摻雜區TD ₂由主體區B隔開。另外，如圖1及圖2所示，摻雜區RD ₁、摻雜區TD ₂及摻雜區RD ₂沿第一方向Y依序排列設置且彼此分離。換言之，在本實施方式中，在第一方向Y上，摻雜區TD ₂是位於摻雜區RD ₁與摻雜區RD ₂之間。在本實施方式中，第二方向X相交於第一方向Y。舉例而言，第二方向X可實質上正交於第一方向Y。

在本實施方式中，隔離結構110配置於基底100中。在本實施方式中，隔離結構110例如是淺溝渠隔離（shallow trench isolation，STI）結構。在本實施方式中，隔離結構110的材料例如是氧化矽。在本實施方式中，如圖2至圖4所示，隔離結構110的頂表面高過於基底100的頂表面。在其他實施方式中，隔離結構110的頂表面可與基底100的頂表面實質上共平面。在本實施方式中，如圖1和圖2所示，摻雜區TD ₂與摻雜區RD ₁由隔離結構110隔開，以及摻雜區TD ₂與摻雜區RD ₂由隔離結構110隔開。在本實施方式中，如圖1和圖4所示，兩個摻雜區RD ₁由隔離結構110隔開，以及兩個摻雜區RD ₂由隔離結構110隔開。在本實施方式中，如圖1所示，隔離結構110環繞且覆蓋摻雜區RD ₁的側壁，以及隔離結構110環繞且覆蓋摻雜區RD ₂的側壁。

在本實施方式中，如圖1及圖3所示，字元線WL配置於基底100上，且摻雜區TD ₁與摻雜區TD ₂位於字元線WL的相對兩側。詳細而言，在本實施方式中，字元線WL之位於摻雜區TD ₁與摻雜區TD ₂之間的一部分可作為電晶體T的閘極，且摻雜區TD ₁與摻雜區TD ₂分別可作為電晶體T的端子。舉例來說，在一實施方式中，摻雜區TD ₁可作為電晶體T的源極使用，且摻雜區TD ₂可作為電晶體T的汲極使用。也就是說，摻雜區TD ₁與摻雜區TD ₂可視為電晶體T的摻雜區。在本實施方式中，兩條字元線WL之間（即兩個電晶體T的兩個閘極之間）僅設置一個摻雜區TD ₁。也就是說，在第二方向X上兩相鄰的電晶體T會共用同一摻雜區TD ₁。舉例來說，在一實施方式中，摻雜區TD ₁可作為共用源極區使用。

在本實施方式中，字元線WL的材料可包括導體材料，例如多晶矽（Polysilicon）或金屬材料，所述金屬材料例如是鎢（W）、鋁（Al）或銅（Cu）。在本實施方式中，如圖1、圖3和圖4所示，間隙壁SP位於字元線WL相對兩側的基底100上，間隙壁SP可以是沿著第一方向Y延伸的條狀結構，其可保護字元線WL的側壁，以使字元線WL與導電元件（例如接觸結構C1、接觸結構C2、接觸結構C3）電性隔離。在本實施方式中，間隙壁SP的材料可包括氧化矽（SiO ₂）、氮化矽（Si ₃N ₄）或其他低介電材料（low-k)。在一些實施方式中，字元線WL與基底100之間可設置有閘介電層（未繪示），用以使電晶體T的閘極與基底100電性隔離。

如前文所述，摻雜區RD ₁、摻雜區TD ₂及摻雜區RD ₂沿第一方向Y依序排列設置，因此在本實施方式中，摻雜區TD ₁與摻雜區RD ₁也位於字元線WL的相對兩側，且摻雜區TD ₁與摻雜區RD ₂也位於字元線WL的相對兩側。

在本實施方式中，源極線SL配置於基底100上，源極線SL與摻雜區TD ₁電性連接。詳細而言，如圖1和圖3所示，源極線SL經由至少一接觸結構C1而與摻雜區TD ₁電性連接。在本實施方式中，接觸結構C1的材料可包括導體材料，例如金屬材料或金屬氮化物，所述金屬材料例如是鎢、鈦（Ti）、鉭（Ta）、銅（Cu）或鋁（Al），所述金屬氮化物例如是氮化鈦（TiN）、或氮化鉭（TaN）。另外，雖然圖式未繪示，但任何所屬技術領域中具有通常知識者應可理解，接觸結構C1貫穿配置於基底100上的介電層（未繪示），而電性連接於摻雜區TD ₁。另外，圖2中省略繪示源極線SL。

如前文所述，在第二方向X上兩相鄰的電晶體T共用同一摻雜區TD ₁，藉此電性連接於摻雜區TD ₁的源極線SL即作為在第二方向X上兩相鄰的電晶體T的共用源極線。

在本實施方式中，位元線BL1與位元線BL2配置於基底100上。如圖1所示，字元線WL沿第一方向Y延伸並沿第二方向X排列，源極線SL沿第二方向X延伸，以及位元線BL1與位元線BL2沿第二方向X延伸並沿第一方向Y排列。在本實施方式中，字元線WL相交於源極線SL、位元線BL1及位元線BL2，而源極線SL、位元線BL1及位元線BL2彼此平行設置。另外，在第一方向Y上，源極線SL位於位元線BL1與位元線BL2之間。在本實施方式中，位元線BL1與位元線BL2的材料可包括導體材料（例如金屬材料），所述金屬材料例如是鎢、銅或鋁。

在本實施方式中，電阻式記憶體R1及電阻式記憶體R2配置於基底100上。在本實施方式中，電阻式記憶體R1及電阻式記憶體R2各自包括下電極E1、上電極E2及可變電阻層RV，上電極E2配置於下電極E1上，且可變電阻層RV配置於下電極E1與上電極E2之間。

下電極E1和上電極E2的材料不受特別限制，凡導電材料均可使用。舉例而言，下電極E1和上電極E2的材料分別可以是鈦（Ti）、鉭（Ta）、氮化鈦（TiN）、氮化鉭（TaN）、氮化鈦鋁（TiAlN）、鈦鎢（TiW）合金、鎢、釕（Ru）、鉑（Pt）、銥（Ir）、石墨或上述材料的混合物或疊層，其中較佳是氮化鈦、氮化鉭、鉑、銥、石墨或其組合。下電極E1和上電極E2的厚度亦不受特別限制，但通常在5奈米(nm)到500奈米之間。

可變電阻層RV的材料不受特別限制，只要是可以透過電壓的施予改變其自身電阻的材料都可以使用。在本實施方式中，可變電阻層RV的材料例如包括氧化鉿（HfO ₂）、氧化鉭(Ta ₂O ₅)、氧化鈦（TiO ₂）、氧化鎂（MgO）、氧化鎳（NiO）、氧化鈮（Nb ₂O ₅）、氧化鋁（Al ₂O ₃）、氧化釩（V ₂O ₅）、氧化鎢（WO ₃）、氧化鋅（ZnO）或氧化鈷（CoO）。在一實施方式中，可變電阻層RV可以透過物理氣相沈積法或化學氣相沈積法來形成。在另一實施方式中，考慮到可變電阻層RV的厚度通常需限制在很薄的範圍（例如2奈米到10奈米），可以透過原子層沈積法來形成。

在本實施方式中，如圖2及圖4所示，在基底100的厚度方向Z上，電阻式記憶體R1位於基底100與位元線BL1之間，以及電阻式記憶體R2位於基底100與位元線BL2之間。在本實施方式中，基底100的厚度方向Z相交於第一方向Y及第二方向X。舉例而言，基底100的厚度方向Z可實質上正交於第一方向Y，且基底100的厚度方向Z可實質上正交於第二方向X。

從另一觀點而言，在本實施方式中，摻雜區RD ₁經由電阻式記憶體R1電性連接於位元線BL1，以及摻雜區RD ₂經由電阻式記憶體R2電性連接於位元線BL2。如圖2及圖4所示，摻雜區RD ₁依序經由至少一接觸結構C2、電阻式記憶體R1及至少一接觸結構C4而與位元線BL1電性連接，以及摻雜區RD ₂依序經由至少一接觸結構C3、電阻式記憶體R2及至少一接觸結構C5而與位元線BL2電性連接。

在本實施方式中，接觸結構C2、接觸結構C3、接觸結構C4、接觸結構C5的材料分別可包括導體材料，例如金屬材料或金屬氮化物，所述金屬材料例如是鎢、銅（Cu）、鋁（Al）、鈦（Ti）、或鉭（Ta），所述金屬氮化物例如是氮化鈦（TiN）、或氮化鉭（TaN）。在一實施方式中，用以連接電阻式記憶體R1與摻雜區RD ₁的接觸結構C2和用以連接電阻式記憶體R2與摻雜區RD ₂的接觸結構C3可在同一製程步驟中形成。在一實施方式中，用以連接位元線BL1與電阻式記憶體R1的接觸結構C4和用以連接位元線BL2與電阻式記憶體R2的接觸結構C5可在同一製程步驟中形成。另外，雖然圖式未繪示，但任何所屬技術領域中具有通常知識者應可理解，接觸結構C2、接觸結構C3、接觸結構C4、接觸結構C5分別貫穿配置於基底100上的介電層（未繪示），而分別電性連接於摻雜區RD ₁、摻雜區RD ₂、電阻式記憶體R1、電阻式記憶體R2。

如前文所述，摻雜區TD ₂（即電晶體T的摻雜區）經由隔離結構110而與電性連接至電阻式記憶體R1和位元線BL1的摻雜區RD ₁區隔開，以及摻雜區TD ₂（即電晶體T的摻雜區）經由隔離結構110而與電性連接至電阻式記憶體R2和位元線BL2的摻雜區RD ₂區隔開。如此一來，如圖5所示，當對一條字元線WL（如圖1右側的字元線WL）及位元線BL1執行電壓施加操作時，經選擇的電阻式記憶體R1與電晶體T的摻雜區TD ₂之間會因施加電壓使得摻雜區RD ₁與主體區B的介面處產生了跨過隔離結構110而與電晶體T的摻雜區TD ₂連接的空乏區F而存在導通路徑（箭頭A所示）；而未經選擇的電阻式記憶體R2因為在低電壓或浮接（floating）狀態不具有足夠的電壓產生空乏區，使得其與電晶體T之間因著隔離結構110處於斷路狀態。也就是說，透過摻雜區TD ₂（即電晶體T的摻雜區）經由隔離結構110而與摻雜區RD ₁、摻雜區RD ₂區隔開，在對電阻式記憶體裝置10執行電壓施加操作時，經選擇的一個電阻式記憶體（例如圖5中的電阻式記憶體R1）與電晶體T之間會導通，其餘未經選擇的電阻式記憶體（例如圖5中的電阻式記憶體R2）則與電晶體T電性絕緣。有鑑於此，在電阻式記憶體裝置10的操作過程中，潛洩漏電流（sneak current）的傳遞路徑被切斷，藉此可準確讀取經選擇的電阻式記憶體的電流並判讀狀態。在本實施方式中，所述電壓施加操作可包括形成程序、初始重置操作、重置操作、設定操作、寫入操作、讀取操作或其組合。

雖然前文中以電阻式記憶體R1作為經選擇的電阻式記憶體為例進行說明，但任何所屬技術領域中具有通常知識者根據前文描述顯然可以理解，電阻式記憶體R1和電阻式記憶體R2分別可藉由對位元線BL1和位元線BL2施加電壓而與電晶體T的摻雜區TD ₂達成電性導通。如此一來，在電阻式記憶體裝置10中，電晶體T、電阻式記憶體R1和電阻式記憶體R2構成了具有一個單一的電晶體同時連接兩個記憶體的結構（即1T2R結構）的記憶胞MC。從另一觀點而言，在第一方向Y上位於電晶體T兩側的電阻式記憶體R1和電阻式記憶體R2會共用同一摻雜區TD ₂。舉例來說，在一實施方式中，摻雜區TD ₂可作為共用汲極區使用。

在本實施方式中，為了能有效切斷潛洩漏電流的傳遞路徑，並準確讀取經選擇的電阻式記憶體的電流，可根據所施加的電壓來調整隔離結構110在基底100的厚度方向Z上的厚度t1，以使得隔離結構110能讓未經選擇的電阻式記憶體與電晶體T電性絕緣，並使得施加電壓所產生的空乏區能跨過隔離結構110而讓經選擇的電阻式記憶體與電晶體T電性連接。類似地，在本實施方式中，為了能有效切斷潛洩漏電流的傳遞路徑，並準確讀取經選擇的電阻式記憶體的電流，可根據所施加的電壓來調整摻雜區TD ₂與摻雜區RD ₁之間的隔離結構110在第一方向Y上的最短距離d1，及摻雜區TD ₂與摻雜區RD ₂之間的隔離結構110在第一方向Y上的最短距離d2，以使得未經選擇的電阻式記憶體能與電晶體T電性絕緣，並使得經選擇的電阻式記憶體能與電晶體T電性連接。

設置於摻雜區TD ₂與摻雜區RD ₁之間、摻雜區TD ₂與摻雜區RD ₂之間的隔離結構110可作為控制電阻式記憶體與電晶體導通或斷開並藉以解決潛洩漏電流問題的開關。換言之，用以控制電阻式記憶體與電晶體導通或斷開並藉以解決潛洩漏電流問題的開關是內建於電阻式記憶體裝置10中。如此一來，電阻式記憶體裝置10不但在具有一個單一的電晶體同時連接兩個記憶體的結構下可避免產生潛洩漏電流，在製作上還能與現有製程相容，而無須額外的光罩製程。

在一實施方式中，在基底100的厚度方向Z上，隔離結構110的厚度t1可介於約50奈米至約500奈米之間。另外，在一實施方式中，在第一方向Y上，摻雜區TD ₂與摻雜區RD ₁之間的最短距離d1可介於約30奈米至約300奈米之間，且摻雜區TD ₂與摻雜區RD ₂之間的最短距離d2可介於約30奈米至約300奈米之間。

在本實施方式中，如圖1所示，在第一方向Y上，摻雜區TD ₁的長度d3與摻雜區TD ₂的長度d4相同。

圖6是依照本發明的另一實施方式的電阻式記憶體裝置的上視示意圖。請同時參照圖6與圖1，圖6的電阻式記憶體裝置20與圖1的電阻式記憶體裝置10相似，因此相同或相似的元件以相同或相似的符號表示，並且省略了相同技術內容的說明。

請參照圖6，在電阻式記憶體裝置20中，在第一方向Y上，摻雜區TD ₂具有小於摻雜區TD ₁的長度d3的長度d5。由於摻雜區TD ₂具有縮短的長度d5，在第一方向Y上設置於摻雜區TD ₂兩側的摻雜區RD ₁與摻雜區RD ₂之間的距離、以及電阻式記憶體R1與電阻式記憶體R2之間的距離都能夠縮短。如此一來，在製作電阻式記憶體裝置20時，可有效地減小記憶胞MC的尺寸，藉以在相同面積下佈局更多記憶胞MC。另外，摻雜區TD ₂區分為兩部分，其中一部分具有長度d4，而另一部分具有縮短的長度d5，亦即摻雜區TD ₂在第一方向Y上具有兩個不相同的長度。然而，本發明並不限於此。在其他實施方式中，摻雜區TD ₂在第一方向Y上可僅具有縮短的長度d5。

圖7是依照本發明的另一實施方式的電阻式記憶體裝置的上視示意圖。請同時參照圖7與圖1，圖7的電阻式記憶體裝置30與圖1的電阻式記憶體裝置10相似，因此相同或相似的元件以相同或相似的符號表示，並且省略了相同技術內容的說明。

請參照圖7，在電阻式記憶體裝置30中，每一記憶胞MC包括單一電晶體T及多個電阻式記憶體R1~Rn。也就是說，記憶胞MC具有一個單一的電晶體同時連接多個記憶體的結構（即1TnR結構，n為大於1的整數）。從另一觀點而言，沿第二方向X排列於電晶體T一側的電阻式記憶體R1~Rn會共用同一摻雜區TD ₂。舉例來說，摻雜區TD ₂可作為共用汲極區使用。

在本實施方式中，電阻式記憶體裝置30包括基底100中的多個摻雜區RD ₁~RD _n，以及位於基底100上的多條位元線BL1~BLn。根據前文結合圖1至圖4針對摻雜區RD ₁、摻雜區RD ₂、位元線BL1、位元線BL2、電阻式記憶體R1及電阻式記憶體R2的描述，任何所屬技術領域中具有通常知識者應可理解，電阻式記憶體Rn是經由至少一接觸結構（未標示）而電性連接於摻雜區RD _n，以及位元線BLn是經由至少一接觸結構（未標示）而電性連接於電阻式記憶體Rn。也就是說，摻雜區RD _n經由電阻式記憶體Rn而電性連接於位元線BLn。如此一來，電阻式記憶體R1~Rn分別可藉由對位元線BL1~BLn施加電壓而與電晶體T的摻雜區TD ₂達成電性導通。

在本實施方式中，字元線WL及位元線BL1~BLn彼此平行設置且沿第一方向Y延伸，字元線WL及位元線BL1~BLn沿第二方向X排列設置。在本實施方式中，源極線SL沿第二方向X延伸並沿第一方向Y排列。也就是說，源極線SL相交於字元線WL及位元線BL1~BLn。另外，在本實施方式中，源極線SL位於不同於位元線BL1~BLn的膜層中。

在本實施方式中，將摻雜區RD ₁與摻雜區RD ₂之間在第二方向X上的最短距離d6設計成大於摻雜區TD ₂與摻雜區RD ₁之間在第一方向Y上的最短距離d1，以及大於摻雜區TD ₂與摻雜區RD ₂之間在第一方向Y上的最短距離d2。也就是說，摻雜區RD ₁~RD _n中任兩相鄰的摻雜區之間在第二方向X上的最短距離會大於摻雜區RD ₁~RD _n中任一者與電晶體T的摻雜區TD ₂之間在第一方向Y上的最短距離。如此一來，當對電阻式記憶體裝置30執行電壓施加操作時，因所施加的電壓而產生的空乏區能使得經選擇的電阻式記憶體與電晶體T的摻雜區TD ₂之間形成導通路徑，而不會使經選擇的電阻式記憶體與相鄰之未經選擇的電阻式記憶體之間形成導通路徑，以避免在操作過程中相鄰的電阻式記憶體對彼此造成影響。

在本實施方式中，在第一方向Y上，摻雜區TD ₁的長度d3與摻雜區TD ₂的長度d4相同。

圖8是依照本發明的另一實施方式的電阻式記憶體裝置的上視示意圖。請同時參照圖8與圖7，圖8的電阻式記憶體裝置40與圖7的電阻式記憶體裝置30相似，因此相同或相似的元件以相同或相似的符號表示，並且省略了相同技術內容的說明。

請參照圖8，在電阻式記憶體裝置40中，在第一方向Y上，摻雜區TD ₂具有小於摻雜區TD ₁的長度d3的長度d7。由於摻雜區TD ₂具有縮短的長度d7，在製作電阻式記憶體裝置40時，可有效地減小記憶胞MC的尺寸，藉以在相同面積下佈局更多記憶胞MC。另外，摻雜區TD ₂區分為兩部分，其中一部分具有長度d4，而另一部分具有縮短的長度d7，亦即摻雜區TD ₂在第一方向Y上具有兩個不相同的長度。然而，本發明並不限於此。在其他實施方式中，摻雜區TD ₂在第一方向Y上可僅具有縮短的長度d7。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10、20、30、40:電阻式記憶體裝置 100:基底 110:隔離結構 A:箭頭 B:主體區 BL1、BL2、BLn:位元線 C1、C2、C3、C4、C5:接觸結構 d1、d2、d6:最短距離 d3、d4、d5、d7:長度 E1:下電極 E2:上電極 F:空乏區 MC:記憶胞 R1、R2、Rn:電阻式記憶體 RV:可變電阻層 SL:源極線 SP:間隙壁 t1:厚度 T:電晶體 TD ₁、TD ₂、RD ₁、RD ₂、RD _n:摻雜區 WL:字元線 X:第二方向 Y:第一方向 Z:厚度方向

圖1是依照本發明的一實施方式的電阻式記憶體裝置的上視示意圖。 圖2是沿圖1的剖線I-I’的剖面示意圖。 圖3是沿圖1的剖線II-II’的剖面示意圖。 圖4是沿圖1的剖線III-III’的剖面示意圖。 圖5是對圖1的電阻式記憶體裝置中的部分記憶體執行電壓施加操作時的狀態剖面示意圖。 圖6是依照本發明的另一實施方式的電阻式記憶體裝置的上視示意圖。 圖7是依照本發明的另一實施方式的電阻式記憶體裝置的上視示意圖。 圖8是依照本發明的另一實施方式的電阻式記憶體裝置的上視示意圖。

10:電阻式記憶體裝置

100:基底

110:隔離結構

BL1、BL2:位元線

C1、C2、C3、C4、C5:接觸結構

d1、d2:最短距離

d3、d4:長度

MC:記憶胞

R1、R2:電阻式記憶體

SL:源極線

T:電晶體

TD₁、TD₂、RD₁、RD₂:摻雜區

WL:字元線

X:第二方向

Y:第一方向

Z:厚度方向

Claims (11)

1. 一種電阻式記憶體裝置，包括： 基底，包括主體區、第一摻雜區、第二摻雜區與第三摻雜區，其中該第一摻雜區與該第二摻雜區由該主體區隔開； 隔離結構，配置於該基底中，其中該第二摻雜區與該第三摻雜區由該隔離結構隔開； 字元線，配置於該基底上，其中該第一摻雜區與該第二摻雜區位於該字元線的相對兩側，且該第一摻雜區與該第三摻雜區位於該字元線的所述相對兩側； 源極線，配置於該基底上，且與該第一摻雜區電性連接； 第一位元線，配置於該基底上；以及 第一電阻式記憶體，配置於該基底上，其中在該基底的厚度方向上，該第一電阻式記憶體位於該基底與該第一位元線之間，且該第三摻雜區經由該第一電阻式記憶體電性連接於該第一位元線。
2. 如請求項1所述的電阻式記憶體裝置，其中該基底更包括第四摻雜區，其中該第二摻雜區與該第四摻雜區由該隔離結構隔開，且該第一摻雜區與該第四摻雜區位於該字元線的所述相對兩側。
3. 如請求項2所述的電阻式記憶體裝置，更包括： 第二位元線，配置於該基底上；以及 第二電阻式記憶體，配置於該基底上，其中在該基底的該厚度方向上，該第二電阻式記憶體位於該基底與該第二位元線之間，且該第四摻雜區經由該第二電阻式記憶體電性連接於該第二位元線。
4. 如請求項3所述的電阻式記憶體裝置，其中該字元線沿第一方向延伸，該源極線、該第一位元線與該第二位元線沿該第二方向延伸，該第一方向相交於該第二方向，且該基底的該厚度方向相交於該第一方向及該第二方向。
5. 如請求項4所述的電阻式記憶體裝置，其中在該第一方向上，該第二摻雜區位於該第三摻雜區與該第四摻雜區之間，該源極線位於該第一位元線與該第二位元線之間。
6. 如請求項4所述的電阻式記憶體裝置，其中在該第一方向上，該第一摻雜區的長度與該第二摻雜區的長度相同。
7. 如請求項4所述的電阻式記憶體裝置，其中在該第一方向上，該第一摻雜區的長度與該第二摻雜區的長度不相同。
8. 如請求項3所述的電阻式記憶體裝置，其中該字元線、該第一位元線與該第二位元線彼此平行設置且沿第一方向延伸，該第一位元線與該第二位元線沿第二方向排列設置，該源極線沿第二方向延伸並沿第一方向排列，該第一方向相交於該第二方向，且該基底的該厚度方向相交於該第一方向及該第二方向。
9. 如請求項8所述的電阻式記憶體裝置，其中該第三摻雜區與該第四摻雜區沿該第二方向排列設置。
10. 如請求項9所述的電阻式記憶體裝置，其中該第三摻雜區與該第四摻雜區之間在該第二方向上的最短距離大於該第二摻雜區與該第三摻雜區之間在該第一方向上的最短距離，以及該第三摻雜區與該第四摻雜區之間在該第二方向上的最短距離大於該第二摻雜區與該第四摻雜區之間在該第一方向上的最短距離。
11. 如請求項3所述的電阻式記憶體裝置，其中該第一電阻式記憶體與該第二電阻式記憶體分別包括： 下電極； 上電極，配置於該下電極上；以及 可變電阻層，配置於該下電極與該上電極之間。

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