TWI716840B - 片上系統、電路及向負載供電的方法 - Google Patents

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Abstract

描述了用於在電子電路中抑制電源雜訊的系統和方法。該系統防止或至少限制雜訊從電源線耦合到負載，並且還防止或至少限制在負載處產生的雜訊耦合到電源線。該系統和方法在具有多級中介層的片上系統中特別有用，其中，多條電源線用於向晶片提供不同的電壓電位。實際上，在這些系統中，電源線能表現出大的阻抗，這又促進從一個電路到另一個電路的雜訊耦合。在一示例中，提供了一種電壓調節器，其包括線性調節器和有源分流電路。

Description

片上系統、電路及向負載供電的方法
本發明通常涉及一種雜訊抑制技術，以及更特別地，涉及一種能夠抑制電源雜訊的片上系統（Systems-on-chip，SoC）、電路及向負載供電的方法。
片上系統（SoC）是一種將多個電子組件組合在公共晶片上的集成電路。這些組件通常包括中央處理單元（central processing unit，CPU）、記憶體、輸入/輸出端口、次存儲、混合信號組件和/或射頻信號處理功能組件等。
片上系統（SoC）通常與中介層（interposer）結合使用。中介層是電介面（interface），可實現連接之間的信號路由。中介層的目的是將連接擴展到更寬的間距或將連接重新路由到不同的連接。
本發明一些實施例涉及一種片上系統（SoC），其包括晶片和多層中介層，該晶片包括第一電路和第二電路。多層中介層包括：接地線和電源線，接地線用於將第一電路和第二電路連接到接地端子，電源線用於將第一電路和第二電路連接到電源。第一電路包括負載、線性電壓調節器和有源分流電路，線性電壓調節器耦接在電源線和負載之間，以及，有源分流電路耦接於線性電壓調節器和接地線。
一些實施例涉及電耦接於電源線和接地線的電路。該電路包括負載和電壓調節器。電壓調節器包括線性電壓調節器和有源分流電路，線性電壓調節器耦接在電源線和負載之間，線性電壓調節器具有第一阻抗和第二阻抗，第一阻抗表示由電源線看到的線性電壓調節器的阻抗，第二阻抗表示由負載看到的線性電壓調節器的阻抗，第一阻抗小於第二阻抗，以及，有源分流電路耦接於線性電壓調節器和接地線。
一些實施例涉及一種用於向負載供電的方法。該方法包括：通過電源線向電壓調節器提供電源電壓，該電壓調節器包括線性電壓調節器和有源分流電路，該線性電壓調節器耦接在該電源線和負載之間，以及，該有源分流電路耦接於該線性電壓調節器和接地線；利用該電壓調節器減少該電源線上存在的雜訊耦合至該負載；以及，利用該電壓調節器減少該負載上產生的雜訊耦合至該電源線。
上述方案能夠抑制電源雜訊。在下面的詳細描述中描述其它實施例和優點。本發明內容並非旨在限定本發明。本發明由申請專利範圍限定。
申請人通過研究發現，在某些情況下，片上系統（SoC）的其中一個電路中產生的雜訊會無意中耦合到該片上系統（SoC）的另一個電路，而對另一個電路造成影響。雜訊耦合會顯著損害片上系統（SoC）的整體性能。例如，考慮具有若干子電路的片上系統（SoC），所述子電路包括有雜訊的數位電路和位於該數位電路旁邊的對雜訊敏感的類比電路。數位電路由於存在每秒數次從一種狀態切換到另一種狀態的電晶體，因此會產生雜訊。這種類型的雜訊通常被稱為“開關雜訊”。該雜訊可能無意中耦合到該類比電路。由於類比電路對雜訊特別敏感，因此類比電路的操作會受到很大影響。
申請人通過研究發現，有助於上述雜訊耦合的一個因素是：電源線（提供電力給片上系統（SoC）的線路）具有大的阻抗。由於其複雜性，片上系統（SoC）通常需要數種不同的電源電壓電位。例如，片上系統（SoC）的某些電路可能需要小於1.2V的電源電壓電位，以防止損壞小電晶體；片上系統（SOC）的另一些電路可能需要大於4V的電源電壓電位以增強線性度；另一些電路可能需要其它範圍內的電壓電位。對多個電壓電位的要求需要使用多個額外的電源線。因此，可能出現電源線的過度擁擠。儘管過度擁擠，但路由多條電源線的一種方法是減小至少一些電源線的尺寸。然而，減小電源線的尺寸會增加其阻抗，從而促進電子電路之間的雜訊耦合。
大電容器（如第2圖所示的電容器CVDD ）被連接到電源線，以抵消或減少線路阻抗的影響。然而，使用這些電容器通常是不希望的，因為該電容器需要佔用片上系統（SoC）的重要部分，而該重要部分本可用於其它有用的電路。
本發明實施例提供一種不需要大電容器的方案來解決上述問題。本發明實施例提供的片上系統（SoC，有時簡稱為系統）使用電壓調節器（voltage regulator），該電壓調節器被配置為防止或減少電源線上存在的雜訊到達片上系統（SoC）的電路（例如，負載）並且用於防止或減少該電路中產生的雜訊到達電源線。在本發明實施例中，阻止（block）兩個方向上（例如，從電源線到負載以及從負載到電源線）的雜訊傳遞能夠顯著提高片上系統（SoC）的整體雜訊性能。電壓調節器包括線性電壓調節器（linear voltage regulator）和有源分流電路（active shunt circuit），線性電壓調節器耦接在電源線和負載之間，以及，有源分流電路耦接於線性電壓調節器和接地線，如第5圖所示，有源分流電路耦接在線性電壓調節器502和接地線之間。線性電壓調節器被設計成防止負載處產生的雜訊到達電源線。分流有源電路提供接地路徑，用於釋放電源線的耦合雜訊。
如本文所使用的，術語“接地”可以包括“電路接地”（例如，與其它電位相對且具有恆定電位的參考端子）和/或“物理接地”（例如，物理連接到地表）。因此，本文描述的接地線（ground line）的類型可以是連接到電路接地和/或物理接地的線路（line）。
第1圖是根據一些實施例示出的片上系統（SoC）的一種示例的示意圖。片上系統（SoC）100包括印刷電路板（printed circuit board，PCB）101、多層中介層（multi-layer interposer）102和晶片（chip）104。晶片104可包括各種電子電路，例如包括微處理器、記憶體單元、輸入/輸出端口、射頻（RF）和混合信號組件、放大器和/或其它類型的類比和/或數位組件。
多層中介層102有助於晶片104和印刷電路板（PCB）101之間的功率和信號傳遞。如第1圖所示，多層中介層102包括多個層（layer）106和通孔（via）108。層106彼此堆疊並通過通孔108彼此電連接。每個層包括被圖案化為形成任意電互連（electrical interconnect）的導電層。通孔108在垂直方向上連接這些電互連。利用層106和通孔108形成任意互連的能力顯著增強了晶片104的設計靈活性，從而實現了更大程度的電子集成。
在一些實施例中，考慮到片上系統（SoC）100中存在不同類型的電子電路，從而需要為晶片104提供不同的電壓電位。例如，一些數位電路可能需要小於1.2V的電壓電位，而一些類比電路可能需要大於4V的電壓電位。在一些實施例中，這些電壓電位被產生在晶片的外部（例如，被產生在印刷電路板（PCB）101上），以及，利用中介層102將這些電壓電位傳送到晶片104。以這種方式，可以釋放附加的晶片空間，以在有限空間內容納更多功能。因此，需要多條電源線來將不同的電壓電位路由到晶片104。
在第1圖的示例中，電源線（supply line）110將相應的電源電壓電位從印刷電路板（PCB）101路由到晶片104。接地線（ground line）111將印刷電路板（PCB）101的接地端子連接到晶片104的接地端子。信號線（signal line）112在印刷電路板（PCB）101和晶片104之間路由特定信號。多層中介層102借助導電墊（conductive pad）105與晶片104電連通，以及，借助觸點（contact）112與印刷電路板（PCB）101電連通。雖然第1圖僅描繪了五個導電墊105，但是可以使用任何其它合適數量的導電墊，本發明對此不作任何限制。被標記為“VDD1 ”和“VDD2 ”的墊用作電源線110和晶片104之間的介面（interface）。VDD1 表示一電壓電位，而VDD2 表示另一電壓電位。被標記為“VSS”的墊用作接地線111和晶片104之間的介面。被標記為“S”的墊用作信號線112和晶片104之間的介面。觸點112將電源線、接地線和信號線連接到印刷電路板（PCB）101。觸點112是利用銅柱、球柵陣列、焊球或任何其它合適類型的電連接實現的。
如上所述，在一些實施例中，可以使用多條電源線來提供不同的電源電壓電位至晶片104。例如，十條單獨的電源線可以通過中介層102路由到利用十種不同的電壓電位操作的晶片。同時，即使晶片在不同的電壓電位下工作，也可以共享接地線。這可能導致接地線比電源線更少，以及，接地線相對於電源線的佈線方式具有更大的靈活性。在第1圖的示例中，多個通孔108並聯地用在相鄰層106之間，以支撐接地線111。相反，只有一個通孔支撐相鄰層106之間的電源線110（儘管並非所有實施例都在這方面受到限制）。更一般地，電源線110能在整個中介層102中佈線的有限靈活性導致電源線比接地線111具有更少的通孔。這反過來導致電源線具有比接地線更高的阻抗。較高的阻抗能夠促進晶片104的電路之間的雜訊耦合，如第2圖中的示意性所示。
第2圖是根據一些實施例示出的片上系統（SoC）100的一部分的方框示意圖。在該示例中，電壓源（voltage source）200（位於印刷電路板（PCB）101上）通過電源線110和接地線111（位於中介層102上）耦接到電路202和204（位於晶片104上）。由於電源線110由比接地線111更少的通孔支撐的事實，電源線110的阻抗大於接地線111的阻抗。例如，電源線的電感（LVDD ）大於接地線的電感（LVSS ）和/或電源線的電阻（RVDD ）大於接地線的電阻（RVSS ）。電源線相對較大的阻抗促進電路202和204之間的雜訊耦合。而這些電路之間的雜訊耦合是不希望的，因為它會損害電路的性能。在一電路特別有雜訊而另一電路對雜訊特別敏感的情況下，電路之間的雜訊耦合很嚴重。一些數位電路由於其開關特性會特別有雜訊。事實上，當數位邏輯門切換時，雜訊導致不可預測的電壓波動。對雜訊特別敏感的電路的示例包括類比電路，其線性度會受到雜訊的存在的負面影響。對雜訊特別敏感的電路的另一示例包括傳感器（sensor），其對測量質量的靈敏度會受到雜訊的存在的負面影響。
在一些情況下，電路之間的雜訊耦合可能引起不希望的諧波振盪。這是由於在電源線的頻率響應中存在不止一個極點（例如，一極點由線路的固有電感造成，另一極點由線路的固有電容造成）。事實上，多個極點會產生諧振頻率響應，如第3圖所示。諧振的頻率取決於封裝的幾何形狀、支撐線路（line）的通孔的數量、線路的長度等。第3圖中所示類型的頻率響應增強了諧振處及其附近的雜訊耦合，從而產生不希望的諧波振盪。不幸的是，線路的諧振頻率難以測量。因此，諧振頻率通常不是先驗已知的，從而難以濾除。
在一些情況下，大電容器（例如，具有大於100pF，1nF或10nF的電容值的電容器）被用來減少電源線的阻抗，從而降低雜訊通過線路耦合的能力。返回參考第2圖，大電容器CVDD 被連接到電源線110和接地線111。然而，申請人意識到使用如第2圖所示的大電容器在某些情況下是不希望的。例如，這樣的電容器會佔據片上系統（SoC）的重要部分，而這些重要部分本可用於其它有用的電路。因此，它們往往會增加片上系統（SoC）的總體成本。
在本發明的一些實施例（如第4圖）可以減少片上系統（SoC）的電路之間的雜訊耦合，而不必求助於如第2圖所示的大電容器。也就是說，片上系統（SoC）缺少耦接在電源線和接地線之間的電容器，例如，電容器為電容值大於1nF的電容器，換言之，該電源線和該接地線之間無需設置（未設有）用來減少該電源線的阻抗的電容器。一些實施例涉及電壓調節器，其被配置為：1）防止（或至少限制）電源線上存在的雜訊耦合到電路；2）防止（或至少限制）電路處產生的雜訊耦合到電源線。根據一些實施例，第5圖示出了這種電壓調節器的一種示例。第5圖是電路202的方框示意圖，其可與第4圖的片上系統（SoC）結合使用，以限制雜訊耦合到電路204。
在第5圖的示例中，電路202包括負載500、線性電壓調節器502和有源分流電路504。負載500包括任意類型的電子電路，如包括類比電路、數位電路、混合信號和/或射頻（RF）電路等，具體地，本發明實施例不做限制。線性電壓調節器502和有源分流電路504被共同地配置成防止（或至少限制、減少）電源線110上存在的雜訊耦合到負載500，以及防止（或至少限制、減少）負載500處產生的雜訊耦合到電源線110。線性電壓調節器502由許多設計中的任何一種來實現，包括但不限於低壓降（low-drop out，LDO）調節器，本發明實施例對線性電壓調節器502的具體實現不做限制。
在一些實施例中，防止或限制電源雜訊（即電源線上的雜訊）耦合到負載500涉及提供一種備用的接地（而不是負載）路徑，雜訊通過該接地路徑能夠被釋放。因此，有源分流電路504包括用於主動將流過線性電壓調節器502的電流的一部分拉到地的電路。有源分流電路504可以使用任何合適的有源電路（例如，利用至少一個電晶體和/或二極管）來實現，下面將進一步描述其示例。有源分流電路504的其它實施方式涉及使用齊納二極管（Zener diodes）。在一些實施例中，有源分流電路504與負載500並聯佈置。
在一些實施例中，防止或限制負載500處產生的雜訊（例如，切換雜訊）耦合到電源線110涉及在負載500看到的線性電壓調節器502的端子處提供高阻抗。在第5圖中，Z2 表示由負載500看到的線性電壓調節器502的阻抗（即從負載看向線性電壓調節器502的阻抗）。在一些實施例中，阻抗Z2 可大於100Ω、大於1KΩ、大於10KΩ、大於100kΩ或大於1MΩ。這種大阻抗可提供屏障，防止在負載500處產生的雜訊到達電源線110。Z1 表示由電源線110看到的線性電壓調節器502的阻抗（即從電源線110看向線性電壓調節器502的阻抗），阻抗Z1 小於阻抗Z2 。例如，阻抗Z1 可小於10KΩ、小於5KΩ、小於1KΩ、小於100Ω或小於10Ω。在一些情況下，這種低阻抗促進電源雜訊耦合到電路202。然而，如上所述，耦合雜訊通過有源分流電路504釋放到地。
根據一些實施例，第6圖示出了電路202的實現的一種示例。在該示例中，線性電壓調節器502包括PMOS電晶體T1，以及，有源分流電路504包括運算放大器（operational amplifier，OA）602和電晶體T2。電容器Cload 用於抑制來自負載（500）和電源線（110）的高頻雜訊，特別是超出有源分流電路的最大操作速度的頻率。第6圖的電路還包括反饋電路，該反饋電路將有源分流電路耦接到線性電壓調節器，以及，該反饋電路包括電流鏡。在第6圖所示的示例中，該反饋電路包括電流鏡、低通濾波器和用於確保系統穩定性的電路。在該示例中，電阻器RLPF 和電容器CLPF 用作低通濾波器，電晶體T3、T4、T5和T6以及電流發生器IREF 用作電流鏡，以及，電阻器Rc和電容器CC 被佈置為設置系統的主導極點，從而確保系統的整體穩定性。
提供給負載500的電流（I2）、流過電晶體T1的電流（I1）和流過電晶體T2的電流（I3）滿足以下關係：I1=I2+I3。
運算放大器（OA）602和電晶體T2共同促進電源雜訊釋放到地，同時維持負載500的輸入節點處的電壓（VLOAD ）基本不變。在該示例中，運算放大器（OA）602具有耦合到電晶體T2的閘極（或基極，或控制端）的輸出端子。電晶體T2被配置為將電流I3拉到地，從而為電源雜訊提供接地路徑。運算放大器（OA）602被佈置為確保電流I3不會顯著改變作為輸入被提供到負載500的電壓。
在第6圖的實施例中，電晶體T1是PMOS電晶體。當然，其它類型的電晶體也是可以的，例如，PNP雙極結型電晶體。應當說明的是，本發明實施例對第6圖所示示例中的電晶體類型不做任何限制，其可以是CMOS類型的電晶體、雙極結型電晶體等。PMOS電晶體T1佈置成使源極耦接（直接耦接或間接耦接）到電源線，而漏極耦接（直接耦接或間接耦接）到負載500的輸入。因此，由電源線看到的電晶體T1的阻抗（即電源線看到的線性電壓調節器502的阻抗）是電晶體的源極阻抗（source impedance），以及，由負載500看到的電晶體T1的阻抗（即負載500看到的線性電壓調節器502的阻抗）是電晶體的漏極阻抗（drain impedance）。在電晶體T1由PNP雙極結型電晶體實現的另一實施例中，電源線看到的電晶體T1的阻抗（即電源線看到的線性電壓調節器502的阻抗）是電晶體的發射極阻抗和負載500看到的電晶體T1的阻抗（即負載500看到的線性電壓調節器502的阻抗）是電晶體的集電極阻抗。電晶體T1的漏極阻抗足夠大（例如，大於100Ω、1KΩ、10KΩ、100KΩ或1MΩ），以阻止負載500處產生的雜訊到達電源線。然而，同時，電源線所看到的低阻抗也為電源雜訊提供通過電晶體T1的不需要的路徑。儘管如此，通過電晶體T1的大部分（或至少一部分）電源雜訊可以通過電晶體T2釋放到地，而不會耦合到負載500。
在一些實施例中，電流I3的大小可以至少部分地通過電晶體T2相對於電晶體T3和T4（在一實施例中，電晶體T3和T4的尺寸相同）的尺寸來設置。例如，在一些實施例中，電晶體T2的尺寸是電晶體T3的尺寸的N/M倍（例如，電晶體T2的漏極和源極阱是電晶體T3的漏極和源極阱的N/M倍寬）。M表示串聯設置在電晶體T5和接地端之間的電晶體數量。在這些實施例的至少一些中，電流I3可以由以下表達式給出：I3=N*IREF 。
在一些實施例中，將N設置為大於1的值可進一步減小在負載500處產生的雜訊耦合到電源線的程度。實際上，以這種方式，流過電晶體T3和T5的電流是流過電晶體T2的電流1/N倍，以及，從電晶體T2傳遞到電晶體T3的雜訊被衰減因子N倍。在一些實施例中，N位於10至1000之間、10至500之間、10至100之間、50至1000之間，50至500之間，或50至100之間，以及其它可能的範圍。由於電阻器RLPF 和電容器CLPF 的存在，可以進一步衰減從電晶體T2到電晶體T3（並因此到電源線）的雜訊傳遞。電阻器RLPF 和電容器CLPF 可以用作低通濾波器，並且可以濾除濾波器的帶通之外的頻率，在一些實施例中包括系統的諧振頻率（參見第3圖）。
電阻器RC 和電容器CC 被選擇，以設置系統的主極點。在一些實施例中，主極點被設置得離系統的其它極點足夠遠，使得在系統的諧振頻率附近的頻率處，電路表現為單極點電路。以這種方式，電路可以表現出足夠大的相位裕度，以降低通過正反饋迴路放大電源雜訊的可能性。可選地或另外地，電阻器RC 和電容器CC 被選擇，以限制電晶體T1的源極-閘極電壓，從而進一步減小電源雜訊在高頻下耦合到負載500的程度。實際上，在這種情況下，電容器Cc有效地成為將電晶體T1的源極耦接至其閘極的短路（使得Vgs =0）。Vgs=0時，電源雜訊不會被放大。
第7圖是根據一些實施例說明第6圖的系統如何抑制雜訊的曲線示意圖。標記為702的曲線表示在沒有線性電壓調節器502和有源分流電路504的情況下將出現在負載500處的雜訊。如第7圖所示，雜訊表現出振盪行為，其頻率由系統的諧振頻率設定（例如，第3圖的諧振頻率）。標記為704的曲線表示當採用第5圖所示的線性電壓調節器502和有源分流電路504時在負載500處出現的雜訊。在這種情況下，振盪基本上被衰減掉，且耦合到負載的總雜訊顯著減少。
以上描述為本發明實施的較佳實施例。以上實施例僅用來例舉闡釋本發明的技術特徵，並非用來限制本發明的範疇。在通篇說明書及申請專利範圍當中使用了某些詞彙來指稱特定的組件。所屬技術領域中具有通常知識者應可理解，製造商可能會用不同的名詞來稱呼同樣的組件。本說明書及申請專利範圍並不以名稱的差異來作為區別組件的方式，而係以組件在功能上的差異來作為區別的基準。本發明的範圍應當參考后附的申請專利範圍來確定。在以上描述和申請專利範圍當中所提及的術語“包含”和“包括”為開放式用語，故應解釋成“包含，但不限定於…”的意思。此外，術語“耦接”意指間接或直接的電氣連接。因此，若文中描述一個裝置耦接至另一裝置，則代表該裝置可直接電氣連接於該另一裝置，或者透過其它裝置或連接手段間接地電氣連接至該另一裝置。
文中所用術語“基本”或“大致”係指在可接受的範圍內，所屬技術領域中具有通常知識者能夠解決所要解決的技術問題，基本達到所要達到的技術效果。舉例而言，“大致等於”係指在不影響結果正確性時，所屬技術領域中具有通常知識者能夠接受的與“完全等於”有一定誤差的方式。
雖然已經對本發明實施例及其優點進行了詳細說明，但應當理解的係，在不脫離本發明的精神以及申請專利範圍所定義的範圍內，可以對本發明進行各種改變、替換和變更，例如，可以通過結合不同實施例的若干部分來得出新的實施例。所描述的實施例在所有方面僅用於說明的目的而並非用於限制本發明。本發明的保護範圍當視所附的申請專利範圍所界定者為准。所屬技術領域中具有通常知識者皆在不脫離本發明之精神以及範圍內做些許更動與潤飾。
100‧‧‧片上系統（SoC） 104‧‧‧晶片 105‧‧‧導電墊 106‧‧‧多層中介層102的層 102‧‧‧多層中介層 108‧‧‧通孔 110‧‧‧電源線 111‧‧‧接地線 112‧‧‧信號線 101‧‧‧印刷電路板（PCB） 202、204‧‧‧電路 502‧‧‧線性電壓調節器 500‧‧‧負載 504‧‧‧有源分流電路200‧‧‧電壓源 LVDD‧‧‧電源線110的電感 RVDD‧‧‧電源線110的電阻 LVSS‧‧‧接地線111的電感 RVSS‧‧‧接地線111的電阻 CVDD、Cload、CC、CLPF‧‧‧電容器 T1、T2、T3、T4、T5、T6‧‧‧電晶體 602‧‧‧運算放大器 Rc、RLPF‧‧‧電阻器 702‧‧‧表示在沒有線性電壓調節器502和有源分流電路504的情況下將出現在負載500處的雜訊 704‧‧‧表示當採用線性電壓調節器502和有源分流電路504時在負載500處出現的雜訊
在下面的詳細描述中，為了說明的目的，闡述了許多具體細節，以便所屬技術領域中具有通常知識者能夠更透徹地理解本發明實施例。然而，顯而易見的是，可以在沒有這些具體細節的情況下實施一個或複數個實施例，不同的實施例或不同實施例中披露的不同特徵可根據需求相結合，而並不應當僅限於附圖所列舉的實施例。通過閱讀後續的詳細描述和實施例可以更全面地理解本發明，該實施例參照附圖給出。 第1圖是根據一些實施例示出的具有多層中介層的片上系統（SoC）的示意圖。 第2圖是根據一些實施例示出的第1圖的片上系統（SoC）具有位於電源線和接地線之間的電容器的方框示意圖。 第3圖是根據一些實施例示出的第2圖的電源線的阻抗如何隨頻率變化的曲線示意圖。 第4圖是根據一些實施例示出的第1圖的片上系統（SoC）不在電源線和接地線之間設置電容器的方框示意圖。 第5圖是根據一些實施例示出的被包括在第1圖的片上系統（SoC）中的一電路的方框示意圖。 第6圖是根據一些實施例示出的第5圖的電路的可行性實現的電路示意圖。 第7圖是根據一些實施例比較第1圖的片上系統（SoC）具有和不具有第5圖的電路的雜訊的曲線示意圖。
202‧‧‧電路
502‧‧‧線性電壓調節器
500‧‧‧負載
504‧‧‧有源分流電路

Claims (15)

  1. 一種片上系統，其中，該片上系統包括晶片和多層中介層；該晶片包括第一電路和第二電路；該多層中介層包括：接地線，用於將該第一電路和該第二電路連接到接地端子；以及，電源線，用於將該第一電路和該第二電路連接到電源；該第一電路包括：負載；線性電壓調節器，包括第一電晶體，其耦接在該電源線和該負載的輸入節點之間；有源分流電路，耦接於該輸入節點和該接地線，該有源分流電路包括第二電晶體和運算放大器，該運算放大器的兩個輸入端分別接收參考電壓和該輸入節點處的電壓，該運算放大器的輸出端耦接至該第二電晶體的控制端；以及，反饋電路，用於將該運算放大器的輸出端耦接至該第一電晶體的控制端。
  2. 根據申請專利範圍第1項所述的片上系統，其中，該線性電壓調節器具有第一阻抗和第二阻抗，該第一阻抗表示由該電源線看到的該線性電壓調節器的阻抗，以及，該第二阻抗表示由該負載看到的該線性電壓調節器的阻抗，該第一阻抗小於該第二阻抗。
  3. 根據申請專利範圍第2項所述的片上系統，其中，該第一阻抗表示該第一電晶體的源極阻抗或發射極阻抗，以及，該第二阻抗表示該第一電晶體的漏極阻抗或集電極阻抗。
  4. 根據申請專利範圍第1項所述的片上系統，其中，該線性電壓調節器包括低壓降調節器。
  5. 根據申請專利範圍第1項所述的片上系統，其中，該第一電路是 數位電路，以及，該第二電路是類比電路。
  6. 根據申請專利範圍第1項所述的片上系統，其中，該反饋電路包括低通濾波器和電流鏡，其中，該運算放大器的輸出經由該低通濾波器耦接至該電流鏡，以及，該電流鏡的輸出耦接至該第一電晶體的控制端。
  7. 根據申請專利範圍第1項所述的片上系統，其中，該電源線和該接地線之間未設有用來減少該電源線的阻抗的電容器。
  8. 一種電耦接於電源線和接地線的電路，其中，該電路包括負載和電壓調節器；該電壓調節器包括：線性電壓調節器，包括第一電晶體，其耦接在該電源線和該負載的輸入節點之間，該線性電壓調節器具有第一阻抗和第二阻抗，該第一阻抗表示由該電源線看到的該線性電壓調節器的阻抗，該第二阻抗表示由該負載看到的該線性電壓調節器的阻抗，該第一阻抗小於該第二阻抗；以及，有源分流電路，耦接於該輸入節點和該接地線，該有源分流電路包括第二電晶體和運算放大器，該運算放大器的兩個輸入端分別接收參考電壓和該輸入節點處的電壓，該運算放大器的輸出端耦接至該第二電晶體的控制端；以及，反饋電路，用於將該運算放大器的輸出端耦接至該第一電晶體的控制端。
  9. 根據申請專利範圍第8項所述的電路，其中，該第一阻抗表示該第一電晶體的源極阻抗或發射極阻抗，以及，該第二阻抗表示該第一電晶體的漏極阻抗或集電極阻抗。
  10. 根據申請專利範圍第8項所述的電路，其中，該負載是數位電路。
  11. 根據申請專利範圍第8項所述的電路，其中，該第二電晶體的控制端是該第二電晶體的閘極或基極。
  12. 根據申請專利範圍第11項所述的電路，其中，該反饋電路包括 低通濾波器，該低通濾波器耦接於該第二電晶體的閘極或基極。
  13. 根據申請專利範圍第8項所述的電路，其中，該第一電晶體包括PMOS電晶體，該PMOS電晶體耦接在該負載和該電源線之間。
  14. 根據申請專利範圍第8項所述的電路，其中，該反饋電路還包括電流鏡。
  15. 根據申請專利範圍第8項所述的電路，其中，該線性電壓調節器包括低壓降穩壓器。
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