TWI712154B

TWI712154B - 記憶體裝置

Info

Publication number: TWI712154B
Application number: TW108137894A
Authority: TW
Inventors: 江昱維; 邱家榮
Original assignee: 旺宏電子股份有限公司
Priority date: 2019-10-21
Filing date: 2019-10-21
Publication date: 2020-12-01
Also published as: TW202118011A

Abstract

記憶體裝置包括通道元件、記憶元件及電極元件。通道元件包括第一通道部、第二通道部及中間通道部。中間通道部在第一通道部與第二通道部之間。第一通道部具有相對的第一側壁通道表面與第二側壁通道表面。中間通道部具有相對的第三側壁通道表面與第四側壁通道表面。第一通道部的第一側壁通道表面與第二側壁通道表面是分別在中間通道部的第三側壁通道表面與第四側壁通道表面的外側。記憶胞定義在通道元件與電極元件之間的記憶元件中。

Description

記憶體裝置

本發明是有關於一種記憶體裝置。

隨著積體電路中元件的關鍵尺寸逐漸縮小至製程技術所能感知的極限，設計者已經開始尋找可達到更大記憶體密度的技術，藉以達到較低的位元成本(costs per bit)。

本發明係有關於一種記憶體裝置。

根據本發明之一方面，提出一種記憶體裝置。記憶體裝置包括通道元件、記憶元件及電極元件。通道元件包括第一通道部、第二通道部及中間通道部。中間通道部在第一通道部與第二通道部之間。第一通道部具有相對的第一側壁通道表面與第二側壁通道表面。中間通道部具有相對的第三側壁通道表面與第四側壁通道表面。第一通道部的第一側壁通道表面與第二側壁通道表面是分別在中間通道部的第三側壁通道表面與第四側壁通道表面的外側。記憶胞定義在通道元件與電極元件之間的記憶元件中。

根據本發明之另一方面，提出一種記憶體裝置。記憶體裝置包括通道元件、記憶元件及電極元件。記憶元件包括第一記憶部、第二記憶部及中間記憶部。中間記憶部在第一記憶部與第二記憶部之間。第一記憶部具有相對的第一外側壁記憶表面與第二外側壁記憶表面。中間記憶部具有相對的一第三外側壁記憶表面與第四外側壁記憶表面。第一記憶部的第一外側壁記憶表面與第二外側壁記憶表面是分別在中間記憶部的第三外側壁記憶表面與第四外側壁記憶表面的外側。記憶胞定義在通道元件與電極元件之間的記憶元件中。

根據本發明之又另一方面，提出一種記憶體裝置。記憶體裝置包括絕緣元件、通道元件、記憶元件及電極元件。絕緣元件具有直條紋形狀。通道元件環繞絕緣元件的側壁表面。記憶胞定義在通道元件與電極元件之間的記憶元件中。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：

100:通道元件

110:第一通道部

112:第一側壁通道表面

114:第二側壁通道表面

120:第二通道部

122:第五側壁通道表面

124:第六側壁通道表面

130:中間通道部

132:第三側壁通道表面

134:第四側壁通道表面

200:記憶元件

210:第一記憶部

212:第一外側壁記憶表面

214:第二外側壁記憶表面

220:第二記憶部

222:第五外側壁記憶表面

224:第六外側壁記憶表面

230:中間記憶部

232:第三外側壁記憶表面

234:第四外側壁記憶表面

300:電極元件

400:絕緣元件

500:柱狀元件

650:基底

651:堆疊結構

652:材料層

654:絕緣層

656:孔洞

658:材料柱

660:遮罩層

661:開口

663、671:溝槽

665、665A:開孔

669、675、681:孔洞

673:狹縫

674:絕緣膜

676:材料元件

678:第一導電通孔

680:第二導電通孔

D1:第一方向

D2:第二方向

D3:第三方向

K1、K1A、K2、K2A:尺寸

M1:第一金屬層

M2:第二金屬層

第1圖為一實施例之記憶體裝置的剖面圖。

第2圖為另一實施例之記憶體裝置的剖面圖。

第3圖為又另一實施例之記憶體裝置的剖面圖。

第4圖為再又另一實施例之記憶體裝置的剖面圖。

第5A圖至第17B圖繪示根據實施例之記憶體裝置的製造方法。

第18圖繪示根據實施例之記憶體裝置的剖面圖。

第19A圖繪示根據實施例之記憶體裝置的剖面圖。

第19B圖繪示根據實施例之記憶體裝置的剖面圖。

以下係以一些實施例做說明。須注意的是，本揭露並非顯示出所有可能的實施例，未於本揭露提出的其他實施態樣也可能可以應用。再者，圖式上的尺寸比例並非按照實際產品等比例繪製。因此，說明書和圖示內容僅作敘述實施例之用，而非作為限縮本揭露保護範圍之用。另外，實施例中之敘述，例如細部結構、製程步驟和材料應用等等，僅為舉例說明之用，並非對本揭露欲保護之範圍做限縮。實施例之步驟和結構各自細節可在不脫離本揭露之精神和範圍內根據實際應用製程之需要而加以變化與修飾。以下是以相同/類似的符號表示相同/類似的元件做說明。

請參照第1圖，其為一實施例之記憶體裝置的剖面圖。記憶體裝置包括通道元件100、記憶元件200與電極元件300。

通道元件100可具有在第一方向D1上延伸，且兩相對末端部分各自在第二方向D2上延伸超過中間部分的相對側表面的形狀配置。第一方向D1不同於第二方向D2。一實施例中，第一方向D1實質上垂直第二方向D2。舉例來說，第一方向D1為Y方向，且第二方向D2為X方向。

具體而言，通道元件100可包括第一通道部110、第二通道部120、及中間通道部130。中間通道部130可位在第一通道部110與第二通道部120之間。第一通道部110的側壁表面包括相對的第一側壁通道表面112與第二側壁通道表面114。中間通道部130具有相對的第三側壁通道表面132與第四側壁通道表面134。第二通道部120的側壁表面包括相對的第五側壁通道表面122與第六側壁通道表面124。第一側壁通道表面112、第三側壁通道表面132與第五側壁通道表面122是在通道元件100的相同一側。第二側壁通道表面114、第四側壁通道表面134與第六側壁通道表面124是在通道元件100的相同另一側。第三側壁通道表面132可位在第一側壁通道表面112與第五側壁通道表面122之間。第四側壁通道表面134可位在第二側壁通道表面114與第六側壁通道表面124之間。第一通道部110的第一側壁通道表面112與第二側壁通道表面114是分別在中間通道部130的第三側壁通道表面132與第四側壁通道表面134在第二方向D2上的外側。第二通道部120的第五側壁通道表面122與第六側壁通道表面124是分別在中間通道部130的第三側壁通道表面132與第四側壁通道表面134在第二方向D2上的外側。

中間通道部130可具有延伸在第一方向D1上的直條紋形狀。中間通道部130的第三側壁通道表面132與第四側壁通道表面134可具有延伸在第一方向D1上的平直形狀。第一通道部110可具有弓形狀，其側壁表面具有開環形狀，其中側壁表面的第一側壁通道表面112與第二側壁通道表面114具有相對的開環形狀。第二通道部120可具有弓形狀，其側壁表面具有開環形狀，其中側壁表面的第五側壁通道表面122與第六側壁通道表面124具有相對的開環形狀。

一實施例中，通道元件100可具有如第1圖所示的實心啞鈴形狀配置。詳細而言，第一通道部110可具有優弓形狀，其側壁表面具有大於180度的優弧形狀，其中側壁表面的第一側壁通道表面112與第二側壁通道表面114具有小於180度的劣弧形狀，且彎曲方向彼此相反。第二通道部120可具有優弓形狀，其側壁表面具有大於180度的優弧形狀，其中側壁表面的第五側壁通道表面122與第六側壁通道表面124具有小於180度的劣弧形狀，且彎曲方向彼此相反。中間通道部130之平直的第三側壁通道表面132可鄰接在第一側壁通道表面112與第五側壁通道表面122之間。中間通道部130之平直的第四側壁通道表面134可鄰接在第二側壁通道表面114與第六側壁通道表面124之間。第一通道部110與第二通道部120可以中間通道部130為中心對稱配置。

記憶元件200可環繞在通道元件100的側壁表面上，並可具有封閉環形狀。記憶元件200的內側壁表面可鄰接通道元件100。記憶元件200包括第一記憶部210、第二記憶部220、及中間記憶部230。中間記憶部230位在第一記憶部210與第二記憶部220之間。第一記憶部210的外側壁表面包括相對的第一外側壁記憶表面212與第二外側壁記憶表面214。中間記憶部230的外側壁表面包括相對的第三外側壁記憶表面232與第四外側壁記憶表面234。第二記憶部220的外側壁表面包括相對的第五外側壁記憶表面222與第六外側壁記憶表面224。記憶元件200之外側壁表面的第一外側壁記憶表面212、第三外側壁記憶表面232與第五外側壁記憶表面222是在記憶元件200的相同一側。記憶元件200之外側壁表面的第二外側壁記憶表面214、第四外側壁記憶表面234與第六外側壁記憶表面224是在記憶元件200的相同另一側。第三外側壁記憶表面232可位第一外側壁記憶表面212與第五外側壁記憶表面222之間。第四外側壁記憶表面234可位第二外側壁記憶表面214與第六外側壁記憶表面224之間。第一記憶部210的第一外側壁記憶表面212與第二外側壁記憶表面214是分別在中間記憶部230的第三外側壁記憶表面232與第四外側壁記憶表面234在第二方向D2上的外側。第二記憶部220的第五外側壁記憶表面222與第六外側壁記憶表面224是分別在中間記憶部230的第三外側壁記憶表面232與第四外側壁記憶表面234在第二方向D2上的外側。

中間記憶部230可具有延伸在第一方向D1上的直條紋形狀。中間記憶部230、第三外側壁記憶表面232、第四外側壁記憶表面234與內側壁記憶表面可具有延伸在第一方向D1上的平直形狀。第一記憶部210可具有開環形狀，其側壁表面(包括第一外側壁記憶表面212、第二外側壁記憶表面214、及內側壁記憶表面)也具有開環形狀。第二記憶部220可具有開環形狀，其側壁表面(包括第五外側壁記憶表面222、第六外側壁記憶表面224、及內側壁記憶表面)也具有開環形狀。

一實施例中，記憶元件200可具有如第1圖所示的啞鈴輪廓的封閉環形狀，或空心啞鈴形狀配置。詳細而言，第一記憶部210與第二記憶部220可具有優弧形狀，且彎曲方向彼此相反。中間記憶部230的兩平行直條紋可鄰接在第一記憶部210與第二記憶部220之間。第一記憶部210與第二記憶部220可以中間記憶部230為中心對稱配置。記憶元件200可具有一致的厚度。電極元件300可環繞在記憶元件200的外側壁表面上。

實施例中，記憶胞定義在通道元件100與電極元件300之間的記憶元件200中。第一通道部110可電性連接一源極電極與一汲極電極其中之一，第二通道部120可電性連接源極電極與汲極電極其中之另一。或者，第一通道部110可做為一通道源極與一通道汲極其中之一，第二通道部120可作為通道源極與通道汲極其中之另一。電極元件300可用作字元線。

如第1圖所示，通道元件100與記憶元件200可整體具有實心的啞鈴形狀。根據實施例之此記憶體構件能具有較小的單元尺寸，因此能提升記憶體裝置的記憶胞陣列密度。第一通道部110與第二通道部120具有比中間通道部130更大的面積/尺寸，因此能增進上方導電元件(例如第17A圖與第17B圖所示的第一導電通孔678)的製程對準並具有良好電性連接關係，製程操作窗(process window)大，並提高產品良率。

請參照第2圖，其為另一實施例之記憶體裝置的剖面圖。第2圖與第1圖的差異在於，記憶體裝置更包括絕緣元件400。通道元件100的中間通道部130由絕緣元件400分開為兩個中間通道部130。絕緣元件400可具有延伸在第一方向D1上的直條紋形狀。通道元件100環繞絕緣元件400的側壁表面。此實施例中，中間通道部130的第三側壁通道表面132與第四側壁通道表面134可為外側壁通道表面。中間通道部130可具有內側壁通道表面鄰接絕緣元件400。

如第2圖所示，絕緣元件400與通道元件100可整體具有實心的啞鈴形狀。絕緣元件400、通道元件100與記憶元件200可整體具有實心的啞鈴形狀。根據實施例之此記憶體構件能具有較小的單元尺寸，因此能提升記憶體裝置的記憶胞陣列密度。第一通道部110與第二通道部120具有比中間通道部130更大的面積/尺寸，因此能增進上方導電元件(例如第17A圖與第17B圖所示的第一導電通孔678)的製程對準並具有良好電性連接關係，製程操作窗大，並提高產品良率。

請參照第3圖，其為又另一實施例之記憶體裝置的剖面圖。第3圖與第2圖的差異在於，記憶體裝置更包括柱狀元件500。通道元件100的第一通道部110與第二通道部120可具有環形狀，其內側壁通道表面具有封閉環形狀並環繞柱狀元件500的側壁表面。實施例中，柱狀元件500的導電性是大於或實質上等於通道元件100的導電性。實施例中，柱狀元件500可包括相同或不同於通道元件100的通道材料(例如未摻雜或經摻雜的N型/P型的多晶矽等半導體材料)，且柱狀元件500可視為通道元件100的一部分。另一實施例中，柱狀元件500可包括電極材料(例如金屬或重摻雜的N型/P型的多晶矽等半導體材料)，其中在第一通道部110側的柱狀元件500可用做源極或汲極其中之一，第二通道部120側的柱狀元件500可用做源極或汲極其中之另一。

如第3圖所示，絕緣元件400、通道元件100與柱狀元件500可整體具有實心的啞鈴形狀。絕緣元件400、通道元件100、記憶元件200、與柱狀元件500可整體具有實心的啞鈴形狀。根據實施例之此記憶體構件能具有較小的單元尺寸，因此能提升記憶體裝置的記憶胞陣列密度。第一通道部110與柱狀元件500整體，及第二通道部120與柱狀元件500整體，具有比中間通道部130更大的面積/尺寸，因此能增進上方導電元件(例如第17A圖與第17B圖所示的第一導電通孔678)的製程對準並具有良好電性連接關係，製程操作窗大，並提高產品良率。

請參照第4圖，其為再又另一實施例之記憶體裝置的剖面圖。第4圖與第1圖的差異在於，記憶體裝置更包括柱狀元件500。

如第4圖所示，通道元件100與柱狀元件500可整體具有實心的啞鈴形狀。通道元件100、記憶元件200、與柱狀元件500可整體具有實心的啞鈴形狀。根據實施例之此記憶體構件能具有較小的單元尺寸，因此能提升記憶體裝置的記憶胞陣列密度。第一通道部110與柱狀元件500整體，及第二通道部120與柱狀元件500整體，具有比中間通道部130更大的面積/尺寸，因此能增進上方導電元件(例如第17A圖與第17B圖所示的第一導電通孔678)的製程對準並具有良好電性連接關係，製程操作窗大，並提高產品良率。

第5A圖至第17B圖繪示根據實施例之記憶體裝置的製造方法。

請參照第5A圖與第5B圖。第5A圖為記憶體裝置的縱向剖面圖，其可為沿第5B圖所示之IJ剖面線繪製。第5B圖為記憶體裝置的頂視圖。在基底650上形成堆疊結構651。堆疊結構651包括交錯堆疊的材料層652與絕緣層654。材料層652的材料不同於絕緣層654的材料。一實施例中，材料層652包括氮化物例如氮化矽。絕緣層654包括氧化物例如氧化矽。但本揭露不限於此，絕緣層654可使用其它合適的絕緣材料，材料層652可使用其它合適的材料例如介電材料或導電材料。可利用黃光微影蝕刻技術在堆疊結構651中形成孔洞656，然後形成材料柱658填充孔洞656。一實施例中，材料柱658可包括氧化物。舉例來說，材料柱658可包括利用低溫氧化製程所形成的氧化矽。但本揭露不限於此，材料柱658亦可使用其它合適的材料，例如有機介電材料等。

請參照第6A圖與第6B圖。第6A圖為記憶體裝置的縱向剖面圖，其可為沿第6B圖所示之IJ剖面線繪製。第6B圖為記憶體裝置的頂視圖。可在堆疊結構651上形成遮罩層660，遮罩層660可具有開口661露出部分的材料柱658與堆疊結構651位在材料柱658之間的部分。遮罩層660可包括利用黃光微影製程所形成的光阻。然後，可利用蝕刻製程將材料柱658與堆疊結構651被遮罩層660之開口661露出的部分移除，以形成如第7A圖與第7B圖所示的溝槽663。第7A圖為記憶體裝置的縱向剖面圖，其可為沿第7B圖所示之IJ剖面線繪製。第7B圖為記憶體裝置的頂視圖。然後，可移除遮罩層660(第6A圖與第6B圖)。移除材料柱658以形成如第8A圖與第8B圖所示的開孔665。在堆疊結構651中的開孔665可具有啞鈴形狀。第8A圖為記憶體裝置的縱向剖面圖，其可為沿第8B圖所示之IJ剖面線繪製。第8B圖為記憶體裝置的頂視圖。

請參照第9A圖與第9B圖。第9A圖為記憶體裝置的縱向剖面圖，其可為沿第9B圖所示之IJ剖面線繪製。第9B圖為記憶體裝置的橫向剖面圖，其可為沿第9A圖所示之PQ剖面線繪製。記憶元件200可形成在開孔665露出的堆疊結構651的側壁表面與基底650的上表面上，並在堆疊結構651的上表面上。記憶元件200可包括任意的電荷捕捉結構，例如一氧化物-氮化物-氧化物(ONO)結構或一氧化物-氮化物-氧化物-氮化物-氧化物(BE-SONOS)結構等。舉例來說，電荷捕捉層可使用氮化物例如氮化矽，或是其他類似的高介電常數物質包括金屬氧化物，例如三氧化二鋁(Al₂O₃)、氧化鋯(HfO₂)等。通道元件100可形成在開孔665露出之記憶元件200的側壁表面上。一實施例中，如第9A圖與第9B圖所示的通道元件100的形成方法可包括形成通道材料在記憶元件200露出的所有表面上，然後可利用非等向蝕刻或回蝕刻的方式移除通道材料位在開孔665底部的部分及堆疊結構651之上表面上的部分。通道材料經蝕刻殘留在記憶元件200之側壁表面上的部分形成通道元件100。一實施例中，通道材料包括利用諸如化學氣相沉積或物理氣相沉積等沉積方式所形成的多晶矽，但本揭露不限於此。

請參照第10A圖與第10B圖。第10A圖為記憶體裝置的縱向剖面圖，其可為沿第10B圖所示之IJ剖面線繪製。第10B圖為記憶體裝置的橫向剖面圖，其可為沿第10A圖所示之PQ剖面線繪製。絕緣元件400形成在開孔665露出的通道元件100的側壁表面與記憶元件200的上表面上，並在堆疊結構651的上表面上的記憶元件200上。絕緣元件400可包括利用例如化學氣相沉積或物理氣相沉積等合適的沉積方式形成的氧化物例如氧化矽，但本揭露不限於此。一實施例中，絕緣元件400的沉積厚度至少進行至開孔665的中間部分完全被絕緣元件400填充，開孔665相對兩末端部分可為部分填充絕緣元件400而留下孔洞669。可利用例如等向蝕刻方式，從孔洞669露出的絕緣元件400的表面進行蝕刻，直到露出通道元件100的第一通道部110與第二通道部120的內側壁通道表面，並形成如第11A圖與第11B圖所示的孔洞675。此蝕刻步驟可留下位在開孔665的中間部分中的絕緣元件400。第11A圖為記憶體裝置的縱向剖面圖，其可為沿第11B圖所示之IJ剖面線繪製。第11B圖為記憶體裝置的橫向剖面圖，其可為沿第11A圖所示之PQ剖面線繪製。

請參照第12A圖與第12B圖。第12A圖為記憶體裝置的縱向剖面圖，其可為沿第12B圖所示之IJ剖面線繪製。第12B圖為記憶體裝置的橫向剖面圖，其可為沿第12A圖所示之PQ剖面線繪製。可在孔洞675中填充柱狀元件500。一實施例中，柱狀元件500可包括導體材料或半導體材料例如多晶矽等。然後，可進行回蝕刻步驟以移除堆疊結構651之上表面上的材料。

請參照第13A圖與第13B圖。第13A圖為記憶體裝置的縱向剖面圖，其可為沿第13B圖所示之IJ剖面線繪製。第13B圖為記憶體裝置的橫向剖面圖，其可為沿第13A圖所示之PQ剖面線繪製。可利用黃光微影蝕刻製程在堆疊結構651中形成溝槽671。溝槽671可露出堆疊結構651的絕緣層654與材料層652的側表面及基底650的上表面。可利用蝕刻步驟將溝槽671露出的材料層652(即可作為犧牲層)移除，以形成如第14A圖與第14B圖所示的狹縫673。

請參照第14A圖與第14B圖。第14A圖為記憶體裝置的縱向剖面圖，其可為沿第14B圖所示之IJ剖面線繪製。第14B圖為記憶體裝置的橫向剖面圖，其可為沿第14A圖所示之PQ剖面線繪製。狹縫673可露出記憶元件200的外側壁表面、絕緣層654的上表面/下表面、與基底650的上表面。

請參照第15A圖與第15B圖。第15A圖為記憶體裝置的縱向剖面圖，其可為沿第15B圖所示之IJ剖面線繪製。第15B圖為記憶體裝置的橫向剖面圖，其可為沿第15A圖所示之PQ剖面線繪製。可形成電極元件300在狹縫673中。電極元件300可包括金屬層例如鎢(W)等等。電極元件300亦可包括具有導電性質的阻障層(barrier layer)形成在金屬層上。阻障層可例如包括氮化鉭(TaN)、氮化鈦(TiN)等等。一實施例中，可在形成介電薄膜之後形成電極元件300在介電薄膜上。介電薄膜可包括高介電係數(high K)材料例如三氧化二鋁(Al₂O₃)、二氧化鉿(HfO₂)等合適的介電材料。電極元件300在第三方向D3上藉由絕緣層654互相分開配置在記憶元件200的側壁表面上。第三方向D3不同於第一方向D1與第二方向D2。一實施例中，第三方向D3可實質上垂直第一方向D1與第二方向D2。第三方向D3可為Z方向，例如垂直於基底650的上表面的方向。

一實施例中，柱狀元件500的材料可相同於通道元件100的材料，構成記憶胞的結構可類似第2圖所示的結構，亦即柱狀元件500可作用為構成通道元件100的構件。另一實施例中，柱狀元件500的材料可不同於通道元件100的材料，構成記憶胞的結構可類似第3圖所示的結構。

實施例中，電極元件300為閘電極元件，用作字元線。記憶胞定義在通道元件100與電極元件300之間的記憶元件200中。在第三方向D3上不同階層的記憶胞電性並聯在通道元件100的第一通道部110與第二通道部120之間。記憶體裝置可包括AND型記憶體裝置。根據實施例的製造方法能以自對準的方式形成記憶體裝置，方法簡單且可降低成本。

請參照第16A圖與第16B圖。第16A圖為記憶體裝置的縱向剖面圖，其可為沿第16B圖所示之IJ剖面線繪製。第16B圖為記憶體裝置的橫向剖面圖，其可為沿第16A圖所示之PQ剖面線繪製。可形成絕緣膜674在溝槽671中。絕緣膜674可包括氧化物例如氧化矽，或氮化物例如氮化矽，或其它合適的絕緣材料。絕緣膜674可利用例如物理氣相沉積或化學氣相沉積等合適的方式形成。可形成材料元件676在絕緣膜674上，並填充溝槽671。一實施例中，材料元件676為導電元件，其可藉由絕緣膜674電性絕緣於堆疊結構中的電極元件300。此例中，可在材料元件676施加偏壓以注入電流對記憶胞進行焦耳加熱(joule heat)，可藉此提升記憶胞的效能例如耐久性(endurance)及資料保存性(retention)。另一實施例中，材料元件676為絕緣材料，例如包括氧化物如氧化矽等等，可與絕緣膜674一起作為分流元件(bypass)。

請參照第17A圖與第17B圖。第17A圖為記憶體裝置的縱向剖面圖，其可為沿第17B圖所示之IJ剖面線繪製。第17B圖為記憶體裝置的頂視圖。第一導電通孔(conductive via)678可形成在柱狀元件500上。第一金屬層M1可形成在第一導電通孔678上。第二導電通孔680可形成在第一金屬層M1上。第二金屬層M2可形成在第二導電通孔680上。一實施例中，第一通道部110是電性連接至源極，第二通道部120是電性連接至汲極。

另一實施例中，可利用類似第5A圖至第8B圖的步驟流程概念形成第18圖所示的結構。第18圖結構與第8B圖結構的差異在於，此實施例中形成在堆疊結構651中的開孔665A的中間部分在第二方向D2上具有更小的尺寸K1A(例如寬度)。舉例來說，第18圖中尺寸K1A對尺寸K2A的比值(即K1A/K2A)是小於第8B圖中開孔665之尺寸K1對尺寸K2的比值(即K1/K2)。尺寸K2A可為開孔665A的末端部分在第二方向D2上的最大尺寸(例如直徑)。

一實施例中，在第18圖所示的開孔665A中形成記憶元件200與通道元件100之後可形成如第19A圖與第19B圖所示的結構。第19A圖為記憶體裝置的縱向剖面圖，其可為沿第19B圖所示之IJ剖面線繪製。第19B圖為記憶體裝置的橫向剖面圖，其可為沿第19A圖所示之PQ剖面線繪製。第19A圖與第19B圖之實施例與第9A圖與第9B圖所示之實施例的差異在於，開孔665A的中間部分完全被記憶元件200與通道元件100填滿，故可省略第10A圖至第12B圖與形成絕緣元件400相關的步驟。一實施例中，第19A圖與第19B圖的結構可接續進行如第13A圖至第17B圖所述的製造步驟，此例構成記憶胞的結構可如第1圖所示。

另一實施例中，通道元件100可利用例如化學氣相沉積或物理氣相沉積等合適的沉積方式形成，完全填充開孔665A的中間部分，並部分填充開孔665A相對兩末端部分而留下孔洞(例如第4圖中的孔洞681)，然後，可利用柱狀元件500填充孔洞。然後可接續進行如第13A圖至第17B圖所述的製造步驟。此例構成記憶胞的結構可如第4圖所示。

根據以上揭露內容，實施例之記憶體裝置可具有提升的記憶胞陣列密度。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。