TWI710222B

TWI710222B - 高性能中繼器

Info

Publication number: TWI710222B
Application number: TW105116492A
Authority: TW
Inventors: 蕭凱; 佐國吳; 文卡翠曼耶爾
Original assignee: 美商英特爾公司
Priority date: 2015-07-17
Filing date: 2016-05-26
Publication date: 2020-11-11
Also published as: US10050623B2; US20170019105A1; DE112016003222T5; TW201705696A; WO2017014875A1

Abstract

提供一轉接驅動器裝置，其自一第一裝置接收信號，且在一差分鏈路上將該等信號轉發至一第二裝置。提供偵測電路以藉由偵測自該第二裝置於該鏈路上之端接產生的一下拉電壓而偵測該鏈路上之該第二裝置之存在，且提供下拉繼電器電路以回應於偵測到該鏈路上之該第二裝置的存在而在接腳上產生該第二裝置之該下拉電壓的一仿真版本以連接至該第一裝置。

Description

高性能中繼器

發明領域

本發明大體上係關於電腦研發領域，且更特定言之，係關於中繼器。

發明背景

半導體處理及邏輯設計上的進步已准許可存在於積體電路裝置上的邏輯數量的增加。作為推論，電腦系統組配已自系統中的單一或多個積體電路演進至存在於個別積體電路上的多個核心、多個硬體執行緒及多個邏輯處理器以及整合於此等處理器內的其他介面。處理器或積體電路通常包含單一實體處理器晶粒，其中處理器晶粒可包括任何數目個核心、硬體執行緒、邏輯處理器、介面、記憶體、控制器集線器等。

由於使更大處理能力適配於較小封裝的更大能力，較小計算裝置風行性已增加。智慧型電話、平板電腦、超薄筆記型電腦及其他使用者裝備已按指數規律成長。然而，此等較小裝置對於資料儲存及超出外觀尺寸的複雜處理兩者依賴於伺服器。因此，高性能計算市場(亦即，伺服器空間)上的需求亦已增加。舉例而言，在現代伺服器中，通常不僅存在具有多個核心的單一處理器，而且存在多個實體處理器(亦被稱作多個插口)來增加計算能力。但隨著處理能力與計算系統中的裝置數目一起增加，插口與其他裝置之間的通訊變得更關鍵。

信號中繼器及轉接驅動器電路可實施於一些系統中以對實體通道長度的限制作出補償。舉例而言，裝置可具有有限驅動能力，限制可安全地驅動信號之距離。此外，一些互連標準可指定對信號線之實體長度的限制。可將長距離線劃分成兩個或兩個以上區段，在區段之間具有緩衝器或中繼器。中繼器可包括重新定時器及轉接驅動器。

依據本發明之一實施例，係特地提出一種設備，其包含：一轉接驅動器裝置，其用以接收來自一第一裝置之信號，且在一差分鏈路上將該等信號轉發至一第二裝置；偵測電路，其用以偵測該鏈路上之該第二裝置之存在，其中偵測該第二裝置之該存在包含偵測該第二裝置於該鏈路上之端接產生的一下拉電壓；以及下拉繼電器電路，其用以回應於偵測到該鏈路上之該第二裝置的存在而在接腳上產生該第二裝置之該下拉電壓的一仿真版本以連接至該第一裝置。

100‧‧‧系統

105、1900、2000‧‧‧處理器

106‧‧‧前側匯流排(FSB)

110、1975‧‧‧系統記憶體

115‧‧‧控制器集線器

116‧‧‧記憶體介面

117、118、121、122、126、131‧‧‧輸入/輸出模組/介面

119、132‧‧‧串列連結

120‧‧‧開關/橋

125、2114‧‧‧I/O裝置

130‧‧‧圖形加速器

200‧‧‧分層協定堆疊/通訊協定堆疊

205‧‧‧異動層

206‧‧‧封包標頭/酬載

210、610a、610b‧‧‧鏈結層

211‧‧‧封包序列識別符

212‧‧‧CRC

220‧‧‧實體層

221‧‧‧邏輯子區塊

222‧‧‧電氣子區塊

223‧‧‧訊框

300‧‧‧異動描述符

302‧‧‧全域識別符欄位

304‧‧‧屬性欄位

306‧‧‧通道識別符欄位

308‧‧‧本端異動識別符欄位

310‧‧‧源識別符欄位

312‧‧‧優先級欄位

314‧‧‧預留屬性欄位

316‧‧‧定序欄位

318‧‧‧非窺探欄位

405、410‧‧‧裝置

406‧‧‧傳輸對/傳輸邏輯

407‧‧‧接收對/接收邏輯

411‧‧‧傳輸對

412‧‧‧接收對

415‧‧‧連結

416、417、418、419‧‧‧路徑

505‧‧‧雙插口組配

510‧‧‧四插口組配

515‧‧‧組配

605a、605b‧‧‧協定層

615a、615b‧‧‧路由層

620a、620b‧‧‧一致性協定層

630‧‧‧封包

635‧‧‧微片

640‧‧‧菲特

905‧‧‧偵測超序列

910‧‧‧另一超序列

1005‧‧‧L0c狀態或視窗

1010‧‧‧剩餘部分

1100、1200、1300‧‧‧簡化方塊圖

1105‧‧‧下拉電壓

1110‧‧‧傳輸器

1115‧‧‧接收器

1120、1125‧‧‧信號

1205‧‧‧轉接驅動器裝置

1305‧‧‧核心信號驅動電路

1310‧‧‧下拉偵測電路

1315‧‧‧下拉繼電器邏輯/下拉繼電器電路

1320‧‧‧Rx端點

1325‧‧‧仿真下拉電壓

1400、1500、1600、1700、1800‧‧‧電路圖

1405‧‧‧傳輸器邏輯

1410‧‧‧偵測電路/偵測電阻器

1415‧‧‧偵測電路

1420‧‧‧通道

1425‧‧‧下拉電阻器

1430、1435‧‧‧AC耦接電容器

1440‧‧‧主要驅動器電路

1605‧‧‧連結/通道

1610‧‧‧電阻器

1615‧‧‧上拉電阻器

1620‧‧‧電阻器/剩餘下拉偵測電路

1630‧‧‧偵測控制電路

1705‧‧‧開關邏輯

1901、1902、2030A、2030N‧‧‧核心

1901a、1901b‧‧‧硬體執行緒時槽/架構狀態暫存器

1902a、1902b‧‧‧架構狀態暫存器

1905‧‧‧匯流排/高速串列點對點鏈路

1910‧‧‧核心的一部分(核心上部分)/晶片上介面

1920‧‧‧分支目標緩衝器/指令轉譯緩衝器(I-TLB)

1925‧‧‧解碼模組/解碼邏輯

1926‧‧‧解碼器

1930‧‧‧分配器及重命名器區塊

1935‧‧‧重排序/引退單元

1940‧‧‧排程器及執行單元區塊

1950‧‧‧低階資料快取記憶體及資料轉譯緩衝器(D-TLB)

1976‧‧‧應用程式碼

1977‧‧‧轉譯器程式碼

1980‧‧‧圖形裝置/圖形處理器

2010‧‧‧系統代理域/系統代理電路

2012‧‧‧顯示引擎

2014‧‧‧PCIe^TM介面

2016‧‧‧直接媒體介面(DMI)

2018‧‧‧PCIe^TM橋

2020‧‧‧整合式記憶體控制器

2022‧‧‧一致性邏輯

2030‧‧‧核心域

2040A、2040N‧‧‧末級快取記憶體(LLC)

2050‧‧‧環形互連件

2052A、2052N‧‧‧環形擋板

2060‧‧‧圖形域

2065‧‧‧媒體引擎

2100‧‧‧第二系統/多處理器系統

2116‧‧‧第一匯流排

2118‧‧‧匯流排橋

2120‧‧‧第二匯流排

2122‧‧‧鍵盤及/或滑鼠

2124‧‧‧音訊I/O

2127‧‧‧通訊裝置

2128‧‧‧儲存單元

2130‧‧‧指令/程式碼及資料

2132、2134‧‧‧記憶體

2138‧‧‧高性能圖形電路

2139‧‧‧高性能圖形互連件

2150‧‧‧點對點互連件

2152、2154‧‧‧個別P-P介面

2170‧‧‧第一處理器

2172、2182‧‧‧整合式記憶體控制器單元

2176、2178、2186、2188‧‧‧點對點(P-P)介面/點對點介面電路

2180‧‧‧第二處理器

2190‧‧‧晶片組

2192‧‧‧介面電路

2194、2198‧‧‧點對點介面電路

2196‧‧‧介面

圖1說明根據一個實施例的包括串列點對點互連以連接電腦系統中之I/O裝置的系統之簡化方塊圖；圖2說明根據一個實施例的分層式協定堆疊之簡化方塊圖；圖3說明異動描述符之實施例。

圖4說明串列點對點鏈路之一實施例。

圖5說明潛在高性能互連(High Performance Interconnect；UPI)系統組配之實施例。

圖6說明與UPI相關聯的分層式協定堆疊之一實施例。

圖7說明實例狀態機之表示。

圖8說明實例電有序集之表示。

圖9說明實例控制超序列。

圖10說明具有嵌入式控制視窗之鏈結層資料串流。

圖11說明表示電連結上之下拉的簡化方塊圖。

圖12說明表示利用轉接驅動器之鏈路的簡化方塊圖。

圖13說明表示鏈路中之實例轉接驅動器的使用之簡化方塊圖。

圖14說明表示連接至端點之轉接驅動器的輸入級之第一實施之簡化電路圖。

圖15說明表示連接至端點之轉接驅動器的輸入級之第二實施之簡化電路圖。

圖16說明表示連接至另一端點之轉接驅動器的輸出級之實例實施之簡化電路圖。

圖17說明表示實例轉接驅動器之偵測繼電器電路之第一實施的簡化電路圖。

圖18說明表示實例轉接驅動器之偵測繼電器電路之第二實施的簡化電路圖。

圖19說明包括多核心處理器之計算系統之方塊圖的實施例。

圖20說明包括多核心處理器之計算系統的方塊圖之另一實施例。

圖21說明包括多個處理器插口之計算系統的區塊之實施例。

各種圖式中之類似參考編號及名稱指示類似元件。

較佳實施例之詳細說明

在以下描述中，闡述諸如以下各者之實例的眾多特定細節，以便提供對本發明之透徹理解：特定類型之處理器及系統組配、特定硬體結構、特定架構及微架構細節、特定暫存器組配、特定指令類型、特定系統組件、特定處理器管線級、特定互連層、特定封包/異動組配、特定異動名稱、特定協定交換、特定鏈路寬度、特定實施及操作等。然而，熟習此項技術者可顯而易見，無需必然使用此等特定細節來實踐本發明之標的物。在其他情況下，已避免已知組件或方法(諸如特定及替代處理器架構、用於所描述演算法之特定邏輯電路/程式碼、特定韌體程式碼、低層級互連操作、特定邏輯組配、特定製造技術及材料、特定編譯器實施、以程式碼對演算法之特定表達、特定切斷電源及閘控技術/邏輯及電腦系統之其他特定操作細節)之詳細描述，以便避免不必要地混淆本發明。

儘管可參考特定積體電路中(諸如計算平台或微處理器中)之能量節省、能量效率、處理效率等來描述以下實施例，但其他實施例適用於其他類型之積體電路及邏輯裝置。本文所述的實施例之類似技術及教示可適用於亦可得益於此等特徵之其他類型之電路或半導體裝置。舉例而言，所揭示實施例並不限於伺服器電腦系統、桌上型電腦系統、膝上型電腦、Ultrabooks^TM，而亦可用於其他裝置，諸如手持型裝置、智慧型電話、平板電腦、其他薄型筆記型電腦、系統單晶片(SOC)裝置及嵌入式應用。手持型裝置之一些實例包括蜂巢式電話、網際網路協定裝置、數位攝影機、個人數位助理(PDA)及手持型PC。此處，可應用用於高性能互連件之類似技術以增加低功率互連件中之性能(或甚至節省電力)。嵌入式應用通常包括微控制器、數位信號處理器(DSP)、系統單晶片、網路電腦(NetPC)、機上盒、網路集線器、廣域網路(WAN)交換器，或可進行下文所教示之功能及操作的任何其他系統。此外，本文所描述之設備、方法及系統不限於實體計算裝置，而是亦可係關於針對能量節省及效率之軟體最佳化。如在以下描述中可變得顯而易見，本文所述的方法、設備及系統(不管參考硬體、韌體、軟體還是其組合)之實施例可認為對於與性能考慮因素平衡的「綠色技術」未來係至關重要的。

隨著計算系統進展，計算系統中之組件正變得更複雜。用於組件之間的耦接及通訊的互連架構的複雜度亦已增大以確保滿足最佳組件操作之頻寬需求。此外，不同市場分割需要不同態樣之互連架構以適宜於各別市場。舉例而言，伺服器需要較高性能，而行動生態系統有時能夠犧牲總體性能以實現電力節省。然而，提供最高可能性能與最大電力節省為大部分網狀架構之單一目的。另外，多種不同互連件可潛在地得益於本文所述的標的物。

周邊組件互連(PCI)高速(PCIe)互連網狀架構及快速路徑互連(QPI)網狀架構以及其他實例可根據本文所述的一或多個原理以及其他實例而潛在地得到改良。PCIe之主要目標為使得來自不同供應商之組件及裝置能夠在開放式架構中互操作，從而跨越多個市場分割；用戶端(桌上型電腦及行動裝置)、伺服器(標準及企業)以及嵌入式及通訊裝置。PCI高速為針對廣泛之多種將來計算及通訊平台定義的高性能之通用I/O互連。諸如其使用模型、載入儲存架構及軟體介面的一些PCI屬性已經由其修訂版得以保持，而先前並行匯流排實施已由高度可調式之充分串列介面來替換。PCI高速之最近版本利用點對點互連、基於開關之技術及封包化協定的進展來遞送新層級的性能及特徵。電力管理、服務品質(QoS)、熱插/熱拔支援、資料完整性以及錯誤處置為由PCI高速支援之高階特徵中的一些。儘管本文之主要論述參考新的高性能互連(UPI)架構，但本文所述的本發明之態樣可適用於其他互連架構，諸如PCIe順應性架構、QPI順應性架構、MIPI順應性架構、高性能架構或其他已知互連架構。

參看圖1，說明由互連一組組件之點對點鏈路組成的網狀架構的實施例。系統100包括耦接至控制器集線器115之處理器105及系統記憶體110。處理器105可包括任何處理元件，諸如微處理器、主機處理器、嵌入式處理器、共處理器或其他處理器。處理器105經由前側匯流排(FSB)106耦接至控制器集線器115。在一個實施例中，FSB 106為如下文所描述的串列點對點互連件。在另一實施例中，鏈結106包括與不同互連件標準相容的串列差分互連架構。系統100之一或多個組件可具備實施本文中所描述的特徵之邏輯。

系統記憶體110包括任何記憶體裝置，諸如隨機存取記憶體(RAM)、非依電性(NV)記憶體，或可由系統100中之裝置存取的其他記憶體。系統記憶體110經由記憶體介面116耦接至控制器集線器115。記憶體介面之實例包括雙資料速率(DDR)記憶體介面、雙通道DDR記憶體介面及動態RAM(DRAM)記憶體介面。

在一個實施例中，控制器集線器115可包括根集線器(root hub)、根複合體(root complex)或根控制器，諸如在PCIe互連階層中。控制器集線器115之實例包括晶片組、記憶體控制器集線器(MCH)、北橋、互連件控制器集線器(ICH)、南橋，及根控制器/集線器。常常，晶片組一詞係指兩個實體分離之控制器集線器，例如，耦接至互連控制器集線器(ICH)的記憶體控制器集線器(MCH)。請注意，當前系統常常包括與處理器105整合的MCH，而控制器115以如下文所描述之類似方式與I/O裝置通訊。在一些實施例中，同級間路由視情況經由根複合體115支援。

此處，控制器集線器115經由串列鏈路119耦接至開關/橋120。輸入/輸出模組117及121(其亦可被稱作介面/埠117及121)可包括/實施分層協定堆疊，以提供控制器集線器115與開關120之間的通訊。在一個實施例中，多個裝置能夠耦接至開關120。

開關/橋120將自上游(亦即在階層中朝向根複合體向上)的裝置125至控制器集線器115及下游(亦即在階層中向下遠離根控制器)之封包/訊息自處理器105或系統記憶體110投送至裝置125。在一個實施例中，開關120被稱作多個虛擬PCI至PCI橋裝置的邏輯總成。裝置125包括待耦接至電子系統之任何內部或外部裝置或組件，諸如I/O裝置、網路介面控制器(NIC)、添加式卡、音訊處理器、網路處理器、硬碟機、儲存裝置、CD/DVD ROM、監視器、印表機、滑鼠、鍵盤、路由器、攜帶型儲存裝置、火線裝置、通用串列匯流排(USB)裝置、掃描儀，及其他輸入/輸出裝置。常常，在PCIe中，諸如裝置之俗名(vernacular)被稱作端點。儘管未具體展示，但裝置125可包括橋(例如，PCIe至PCI/PCI-X橋)以支援舊版或其他版本的裝置或此等裝置支援的互連網狀架構。

圖形加速器130亦可經由串列鏈路132耦接至控制器集線器115。在一個實施例中，圖形加速器130耦接至MCH(其耦接至ICH)。開關120且因此I/O裝置125接著耦接至ICH。I/O模組131及118亦用來實施分層協定堆疊以在圖形加速器130與控制器集線器115之間通訊。類似於上文所論述之MCH，圖形控制器或圖形加速器130本身可整合於處理器105中。

轉至圖2，說明分層協定堆疊之一實施例。分層協定堆疊200包括任何形式之分層通訊堆疊，諸如快速路徑互連(QPI)堆疊、PCIe堆疊、下一代高性能計算互連堆疊，或其他分層堆疊。在一個實施例中，協定堆疊200可包括異動層205、鏈結層210及實體層220。諸如圖1中之介面117、118、121、122、126及131的介面可表示為通訊協定堆疊200。作為通訊協定堆疊之表示亦可被稱作實施/包括協定堆疊之模組或介面。

封包可用以在組件之間傳達資訊。封包可形成於異動層205及資料鏈結層210中以將資訊自傳輸組件攜載至接收組件。由於所傳輸封包流過其他層，因此該等封包藉由用以在彼等層處處置封包的額外資訊加以擴展。在接收側，反向程序發生，且封包自其實體層220之表示變換至資料鏈結層210的表示，且最終(對於異動層封包)變換至可由接收裝置之異動層205處理的形式。

在一個實施例中，異動層205可提供裝置之處理核心與互連架構之間的介面，諸如資料鏈結層210及實體層 220。就此而言，異動層205之主要職責可包括裝配及分解封包(亦即，異動層封包，或TLP)。轉譯層205亦可管理TLP的基於信用的流動控制。在一些實施中，可利用***異動，亦即，具有在時間上分開之請求及回應的異動，從而允許鏈路攜載其他訊務，同時目標裝置收集針對回應之資料，以及其他實例。

基於信用的流動控制可用以利用互連網狀架構實現虛擬通道及網路。在一個實例中，裝置可公告針對異動層205中之接收緩衝器中之每一者的初始信用量。鏈路之相對末端處的外部裝置(諸如，圖1中之控制器集線器115)可對由每一TLP消耗之信用數目進行計數。若異動未超出信用限制，則可傳輸異動。在接收到回應之後，復原信用量。此信用方案之優勢之一個實例為信用恢復之潛時不影響性能(其限制條件為未遭遇到信用限制)，以及其他潛在優勢。

在一個實施例中，四個異動位址空間包括組配位址空間、記憶體位址空間、輸入/輸出位址空間及訊息位址空間。記憶體空間異動包括讀取請求及寫入請求中之一或多者以傳送至/自記憶體映射位置的資料。在一個實施例中，記憶體空間異動能夠使用兩種不同位址格式，例如，諸如32位元位址的短位址格式或諸如64位元位址的長位址格式。組配空間異動可用以存取連接至互連件之各種裝置之組配空間。對組配空間之異動可包括讀取請求及寫入請求。訊息空間異動(或簡稱為訊息)亦可經定義以支援互連代理之間的頻帶內通訊。因此，在一個實例實施例中，異動層205可組裝封包標頭/酬載206。

快速參看圖3，說明異動層封包描述符之實例實施例。在一個實施例中，異動描述符300可為用於攜載異動資訊的機構。就此而言，異動描述符300支援系統中異動的識別。其他潛在用途包括追蹤預設異動排序之修改，及異動與通道的關聯。舉例而言，異動描述符300可包括全域識別符欄位302、屬性欄位304及通道識別符欄位306。在所說明實例中，全域識別符欄位302描繪為包含本端異動識別符欄位308及源識別符欄位310。在一個實施例中，全域異動識別符302對於所有突出請求係唯一的。

根據一個實施，本端異動識別符欄位308為藉由請求代理產生的欄位，且對於要求該請求代理之完成的所有突出請求可為唯一的。此外，在此實例中，源識別符310唯一地識別互連階層內的請求者代理。因此，與源ID 310一起，本端異動識別符308欄位提供階層域內異動的全域識別。

屬性欄位304指定異動之特性及關係。就此而言，屬性欄位304可能用以提供允許修改異動之預設處置的額外資訊。在一個實施例中，屬性欄位304包括優先級欄位312、預留欄位314、定序欄位316及非窺探欄位318。此處，優先級子欄位312可藉由起始程序修改以指派優先級給異動。預留屬性欄位314保持預留以供將來使用或供應商定義之使用。使用優先級或安全性屬性的可能使用模型可使用預留屬性欄位來實施。

在此實例中，定序屬性欄位316用以供應輸送定序之類型的可選資訊，該定序類型可修改預設定序規則。根據一個實例實施，為「0」之定序屬性指明將應用預設定序規則，其中為「1」之定序屬性指明鬆弛定序，其中寫入可傳遞相同方向上的寫入，且讀取完成可傳遞相同方向上的寫入。窺探屬性欄位318用以判定異動是否被窺探。如圖所示，通道ID欄位306識別異動與之相關聯的通道。

返回到圖2之論述，亦被稱作資料鏈結層210之鏈結層210可充當異動層205與實體層220之間的中間級。在一個實施例中，資料鏈結層210之職責為提供用於在鏈路上的兩個組件之間交換異動層封包(TLP)的可靠機構。資料鏈結層210的一側接受由異動層205組裝的TLP，應用封包序列識別符211(亦即，識別編號或封包編號)，計算並應用錯誤偵測碼(亦即，CRC 212)，且將經修改TLP提交至實體層220從而越過實體傳輸至外部裝置。

在一個實例中，實體層220包括邏輯子區塊221及電氣子區塊222以將封包實體傳輸至外部裝置。此處，邏輯子區塊221負責實體層221之「數位」功能。就此而言，邏輯子區塊可包括準備傳出資訊以供實體子區塊222傳輸的傳輸區段，及在將接收到之資訊傳遞至鏈結層210之前識別並準備所接收資訊的接收器區段。

實體區塊222包括傳輸器及接收器。由邏輯子區塊221向傳輸器供應符號，傳輸器使該等符號串列化並傳輸至外部裝置上。接收器自外部裝置被供應有串列化符號，且將所接收信號變換成位元串流。位元串流經解串列化且供應至邏輯子區塊221。在一個實例實施例中，在傳輸/接收十位元符號的情況下，使用8b/10b傳輸程式碼。此處，特殊符號用以由訊框223向封包加訊框。此外，在一個實例中，接收器亦提供自傳入串列串流復原的符號時脈。

如上所述，儘管異動層205、鏈結層210及實體層220係參考協定堆疊之特定實施例(諸如PCIe協定堆疊)而論述，但分層協定堆疊不限於此。實際上，任何分層協定可被包括/實施且採用本文中所論述之特徵。作為一實例，表示為分層協定之埠/介面可包括：(1)組裝封包之第一層，亦即異動層；使封包排成序列之第二層，亦即鏈結層；以及傳輸封包之第三層，亦即實體層。作為一特定實例，利用如本文所描述的高性能互連分層協定。

接下來參看圖4，說明串列點對點網狀架構之實例實施例。串列點對點鏈路可包括用於傳輸串列資料之任何傳輸路徑。在所展示之實施例中，鏈路可包括兩個低電壓差分驅動信號對：傳輸對406/411及接收對412/407。因此，裝置405包括用以將資料傳輸至裝置410的傳輸邏輯406及用以自裝置410接收資料的接收邏輯407。換言之，在鏈路之一些實施中包括兩個傳輸路徑(亦即路徑416及417)及兩個接收路徑(亦即路徑418及419)。

傳輸路徑指代用於傳輸資料的任何路徑，諸如傳輸線、銅線、光學線、無線通訊通道、紅外線通訊鏈結，或其他通訊路徑。兩個裝置(諸如裝置405及裝置410)之間的連接被稱作鏈路，諸如鏈路415。鏈路可支援一個單工通道-每一單工通道表示一組差分信號對(一對用於傳輸，一對用於接收)。為了縮放頻寬，鏈結可聚集藉由xN指明的多個單工通道，其中N為任何所支援鏈路寬度，諸如1、2、4、8、12、16、32、64或更寬之鏈路寬度。

差分對可指用以傳輸差分信號的兩個傳輸路徑，諸如線416及417。作為一實例，當線416自低電壓位準雙態觸發至高電壓位準(亦即，上升邊緣)時，線417自高邏輯位準驅動至低邏輯位準，亦即下降邊緣。差分信號潛在地表明較佳電特性，諸如較佳信號完整性，亦即交叉偶合、電壓突增/負向尖峰、振鈴，以及其他實例優勢。此情形允許更好的時序視窗，其啟用更快之傳輸頻率。

在一個實施例中，可提供諸如UPI之高性能互連件。UPI可包括下一代快取一致的基於鏈路之互連件。作為一個實例，HPI可用於高性能計算平台(諸如工作站或伺服器)中，包括在PCIe或另一互連協定通常用以連接處理器、加速器、I/O裝置及類似物之系統中。然而，UPI不限於此。取而代之，可在本文中所描述的系統或平台中之任一者中利用UPI。此外，出現的個別構想可應用於其他互連件及平台，諸如PCIe、MIPI、QPI等。

為支援多個裝置，在一個實例實施中，UPI可包括不可知的指令集架構(ISA)(亦即，UPI能夠實施於多個不同裝置中)。在另一情境中，UPI亦可用以連接高性能I/O裝置，而非僅連接處理器或加速器。舉例而言，高性能PCIe 裝置可經由適當轉譯橋耦接至UPI(亦即UPI至PCIe)。此外，UPI鏈路可以各種方法(例如，星形、環形、網狀等)由許多基於UPI之裝置(諸如處理器)使用。圖5說明多個可能多插口組配之實例實施。如所描繪，雙插口組配505可包括兩個UPI鏈路；然而，在其他實施中，可利用一個UPI鏈路。為實現較大拓撲，可使用任何組配，只要識別符(ID)係可指派的且存在某一形式之虛擬路徑，以及其他額外或取代特徵。如圖所示，在一個實例中，四插口組配510具有自每一處理器至另一處理器之UPI鏈路。但在組配515中所示的八插口實施中，並非每一插口皆經由UPI鏈路直接彼此連接。然而，若虛擬路徑或通道存在於處理器之間，則支援該組配。支援處理器之範圍在原生域中包括2至32.更多數目個處理器可經由在節點控制器之間使用多個域或其他互連件來達到，以及其他實例。

HPI架構包括分層協定架構之定義，在一些實例中，其包括協定層(一致協定、非一致協定，及視情況其他基於記憶體之協定)、路由層、鏈結層及實體層。此外，HPI可進一步包含相關於電力管理器(諸如電力控制單元(PCU))、用於試驗及偵錯(DFT)之設計、故障處置、暫存器、安全性之增強，以及其他實例。圖6說明實例UPI分層協定堆疊之實施例。在一些實施中，圖6中所說明的該等層中之至少一些可為可選的。每一層處理其自身的粒度層級或資訊量(協定層605a、605b處理封包630，鏈結層610a、610b處理微片635，及實體層605a、605b處理菲特(phit)640)。應注意，在一些實施例例中，封包可基於實施而包括部分微片、單一微片或多個微片。

作為第一實例，菲特640之寬度包括鏈路寬度至位元之1對1映射(例如，20位元鏈路寬度包括20位元之菲特等)。微片可具有較大大小，諸如184、192或200位元。應注意，若菲特640的寬度為20位元，且微片635之大小為184位元，則需要小數個菲特640來傳輸一個微片635(例如，20位元的9.2菲特傳輸184位元微片635，或20位元的9.6菲特傳輸192位元微片，以及其他實例)。應注意，實體層處之基本鏈路之寬度可改變。舉例而言，每個方向之單工通道之數目可包括2、4、6、8、10、12、14、16、18、20、22、24等。在一個實施例中，鏈結層610a、610b能夠將不同異動之多個片段嵌入單一微片中，且一或多個標頭(例如，1、2、3、4)可嵌入該微片內。在一個實例中，UPI將標頭***成對應時槽以實現前往不同節點之微片中之多個訊息。

在一個實施例中，實體層605a、605b可負責資訊在實體媒體(電氣或光學等)上之快速傳送。實體鏈結在兩個鏈結層實體(諸如層605a及605b)之間可為點對點。鏈結層610a、610b可自上部層抽象出實體層605a、605b，且提供可靠地傳送資料(以及請求)且管理兩個直接連接實體之間的流程控制的能力。鏈結層亦可負責將實體通道虛擬化成多個虛擬通道及訊息類別。協定層620a、620b依賴於鏈結層610a、610b以在將協定訊息遞交至實體層605a、605b以供跨實體鏈結傳送之前將協定訊息映射至適當訊息等級及虛擬頻道。鏈結層610a、610b可支援多個訊息，諸如請求、窺探、回應、回寫、非一致資料，以及其他實例。

UPI之實體層605a、605b(或PHY)可在電氣層(亦即，連接兩個組件之電氣導體)上方及在鏈結層610a、610b之下實施，如圖6中所說明。實體層及對應邏輯可駐留在每一代理上且連接彼此分離之兩個代理(A及B)上(例如，鏈路之任一側上的裝置上)的鏈結層。本端及遠端電層係藉由實體媒體(例如，電線、導體、光學件等)連接。在一個實施例中，實體層605a、605b具有兩個主要階段：初始化及運算。在初始化期間，連接對於鏈結層不透明，且發信可涉及定時狀態與訊號交換事件之組合。在操作期間，連接對於鏈結層透明，且發信以一速度進行，其中所有單工通道作為單一鏈路一起操作。在操作階段期間，實體層將微片自代理A傳輸至代理B且自代理B傳輸至代理A。連接亦被稱作鏈結且自鏈結層抽象出包括媒體、寬度及速度之一些實體面，同時與鏈結層交換片及當前組配(例如，寬度)之控制/狀態。初始化階段包括次要階段，例如，輪詢、組配。操作階段亦包括次要階段(例如，連結電源管理狀態)。

在一個實施例中，鏈結層610a、610b可經實施以便在兩個協定或路由實體之間提供可靠資料傳送。鏈結層可自協定層620a、620b抽象出實體層605a、605b，且可負責兩個協定代理(A、B)之間的流程控制，且將虛擬通道服務提供至協定層(訊息等級)及路由層(虛擬網路)。協定層620a、620b與鏈結層610a、610b之間的介面通常可處於封包層級。在一個實施例中，鏈結層處之最小傳送單元被稱作微片，其指定位元之數目，諸如192個位元或某一其他命名。鏈結層610a、610b依賴於實體層605a、605b來將實體層605a、605b之傳送單元(菲特)訊框化成鏈結層610a、610b之傳送單元(微片)。此外，鏈結層610a、610b可在邏輯上分成兩個部分：發送器及接收器。一個實體上之發送器/接收器對可連接至另一實體上之接收器/發送器對。流程控制常常基於微片及封包兩者來執行。錯誤偵測及校正亦可能基於微片層級來執行。

在一個實施例中，路由層615a、615b可提供靈活且分散之方法以將UPI異動自源投送至目的地。該方案係靈活的，此係因為用於多個拓撲之路由演算法可經由每一路由器處之可規劃路由表指定(在一個實施例中，規劃係藉由韌體、軟體或其一組合執行)。路由功能性可分散；路由可經由一系列路由步驟進行，其中每一路由步驟係經由對源路由器、中間路由器或目的地路由器中之任一者處之表的查找定義。源處之查找可用以將UPI封包注入至UPI網狀架構中。中間路由器處之查找可用以將UPI封包自輸入埠投送至輸出埠。目的地埠處之查找可用以將目的地UPI協定代理作為目標。應注意，在一些實施中，路由層可以精簡，此係因為路由表且因此路由演算法未藉由規範具體定義。此情形允許靈活性及多種使用模型，包括將藉由系統實施定義之彈性平台架構拓撲。路由層615a、615b依賴於鏈結層610a、610b以供提供至多三個(或三個以上)虛擬網路(VN) 之使用一一在一個實例中，兩個無死鎖VN：定義於每一虛擬網路中的具有若干訊息類別之VN0及VN1。共用自適應性虛擬網路(VNA)可在鏈結層中定義，但此自適應性網路在路由概念中不可直接暴露，此係因為在其他特徵及實例中，每一訊息等級及虛擬網路可具有專用資源且保證向前發展。

在一個實施例中，UPI可包括一致性協定層620a、620b以支援代理自記憶體快取資料行。希望快取記憶體資料之代理可使用一致性協定讀取資料行以載入至其快取記憶體中。希望修改快取記憶體中之資料行的代理可在修改資料之前使用一致性協定獲取資料行之所有權。在修改資料行之後，代理可遵循協定要求而將資料行保持在其快取記憶體中，直至代理將資料行寫回至記憶體或將資料行包括於對外部請求之回應中。最後，代理可滿足外部請求以使其快取記憶體中之資料行失效。協定藉由規定所有快取代理可遵循之規則來確保資料之一致性。協定亦為不具快取記憶體之代理提供一致地讀取及寫入記憶體資料之方法。

可強制兩個條件以支援利用UPI一致性協定之異動。首先，協定可(作為一實例)基於每個位址而維持代理之快取記憶體中之資料中及彼等資料與記憶體中之資料之間的資料一致性。非正式地，資料一致性可指代理之快取記憶體中的每一有效資料行，其表示資料之最新值，且一致性協定封包中所傳輸之資料可表示當其被發送時的資料之最新值。當資料之有效複本不存在於快取記憶體中或不在傳輸中時，協定可保證資料之最新值駐留於記憶體中。其次，協定可為請求提供定義明確的提交點。針對讀取之提交點可指示何時資料可使用；且針對寫入，提交點可指示何時寫入資料全域可觀察且將藉由後續讀取載入。協定可支援針對一致性記憶體空間中之可快取及不可快取(UC)請求的此等提交點。

在一些實施中，UPI可利用嵌入時脈。時脈信號可嵌入於使用互連件傳輸之資料中。利用嵌入於資料中之時脈信號，可省略相異的且專用的時脈單工通道。舉例而言，此情形可以有用，此係因為該情形可允許裝置之更多接腳專用於資料傳送，特別在用於接腳之空間非常珍貴的系統中。

實體層

鏈路可在互連件之任一側上的兩個代理之間建立。發送資料之代理可為本端代理，且接收資料之代理可為遠端代理。狀態機可由兩個代理使用以管理鏈路之各種態樣。在一個實施例中，實體層資料路徑可將微片自鏈結層傳輸至電前端。在一個實施中，控制路徑包括狀態機(亦被稱作鏈路訓練狀態機或類似者)。狀態機之動作及自狀態之退出可取決於內部信號、定時器、外部信號或其他資訊。實際上，狀態中之一些(諸如幾個初始化狀態)可具有定時器以提供用以退出狀態之逾時值。應注意，在一些實施例中，偵測指偵測單工通道之兩個分支上的事件；但未必同時偵測。然而，在其他實施例中，偵測係指藉由參考之代理偵測事件。作為一個實例，消除彈跳係指信號之持續確證。在一個實施例中，UPI支援非功能單工通道情況下的操作。此處，可在特定狀態下丟棄單工通道。

狀態機中所定義之狀態可包括重設狀態、初始化狀態及可操作狀態，以及其他類別及子類別。在一個實例中，一些初始化狀態可具有用以在逾時時退出該狀態(實質上歸因於未能在該狀態中取得進展而中止)的輔助定時器。中止可包括更新諸如狀態暫存器之暫存器。一些狀態亦可具有用以對該狀態中的主要功能進行計時的主要定時器。可定義其他狀態，使得內部或外部信號(諸如訊號交換協定)驅動自該狀態至另一狀態之轉變，以及其他實例。

狀態機亦可經由單一步驟支援偵錯，凍結初始化中止及測試器之使用。此處，可推遲/保持狀態退出，直至偵錯軟體準備好。在一些例子中，可推遲/保持退出，直至次要逾時。在一個實施例中，動作及退出可基於訓練序列之交換。在一個實施例中，鏈路狀態機將在本端代理時脈域中運行，且自一個狀態轉變至下一個狀態將與傳輸器訓練序列邊界重合。狀態暫存器可用以反映當前狀態。

圖7說明在UPI之一個實例實施中由代理使用之狀態機的至少一部分之表示。應瞭解，包括於圖7之狀態表中的狀態包括可能狀態之非詳盡清單。舉例而言，省略某些轉變以簡化該圖。又，可組合、分開或省略一些狀態，而可添加其他狀態。此等狀態可包括：

事件重設狀態：關於暖或冷重設事件而鍵入。復原預設值。初始化計數器(例如，同步計數器)。可退出至另一狀態，諸如另一重設狀態。

定時重設狀態：用於頻帶內重設之定時狀態。可驅動預定義電氣有序集合(EOS)，以使得遠端接收器能夠偵測EOS且亦鍵入定時重設。接收器具有保留電氣設定之單工通道。可退出至代理以校準重設狀態。

校準重設狀態：在不用信號表示於單工通道上(例如，接收器校準狀態)的情況下進行校準，或關閉驅動器。可為基於定時器的處於該狀態中的預定時間量。可設定操作速度。在未啟用埠時可充當等待狀態。可包括最小駐留時間。接收器調節或差調可基於設計而發生。在逾時及/或完成校準之後可退出至接收器偵測狀態。

接收器偵測狀態：偵測單工通道上的接收器之存在。可尋找接收器端接(例如，接收器下拉***)。在設定指定值或在不設定另一指定值時可退出至校準重設狀態。在偵測到接收器或達到逾時的情況下可退出至傳輸器校準狀態。

傳輸器校準狀態：用於傳輸器校準。可為經分配用於傳輸器校準的定時狀態。可包括在單工通道上的傳信。可持續驅動EOS，諸如電閒置退出有序集合(或EIEIOS)。在完成校準或在定時器過期時可退出至依從性狀態。在計數器已過期或已發生二次逾時的情況下可退出至傳輸器偵測狀態。

傳輸器偵測狀態：限定有效傳信。可為代理完成動作時的訊號交換狀態，且基於遠端代理傳信而退出至下一狀態。接收器可限定來自傳輸器之有效傳信。在一個實施例中，接收器尋找喚醒偵測，且在於一或多個單工通道上消除彈跳的情況下在其他單工通道上尋找喚醒偵測。傳輸器驅動偵測信號。回應於消除彈跳對於所有單工通道已完成及/或逾時或在所有單工通道上之消除彈跳未完成但存在逾時的情況下，可退出至輪詢狀態。此處，一或多個監視器單工通道可保持喚醒以對喚醒信號消除彈跳。且若經消除彈跳，則其他單工通道可能被消除彈跳。此可實現低功率狀態下的電力節省。

輪詢狀態：接收器調適、初始化漂移緩衝器及鎖定位元/位元組(例如，識別符號邊界)。可抗扭斜單工通道。遠端代理可導致回應於確認訊息而退出至下一狀態(例如，鏈路寬度狀態)。輪詢可另外包括藉由鎖定至EOS之訓練序列鎖定及訓練序列標頭。可以用於最高速度之第一長度及用於慢速之第二長度給遠端傳輸器處的單工通道至單工通道扭斜封端。抗扭斜可在緩慢模式以及可操作模式下執行。接收器可具有特定最大值以抗扭斜單工通道至單工通道扭斜，諸如8、16或32扭斜間隔。接收器動作可包括潛時固定。在一個實施例中，接收器動作可在有效單工通道映射之成功抗扭斜後完成。在一個實例中，當接收具有應答之許多連續訓練序列標頭且具有應答之許多訓練序列在接收器已完成其動作之後傳輸時，可達成成功訊號交換。

鏈結寬度狀態：代理與至遠端傳輸器之最終單工通道映射通訊。接收器接收資訊且進行解碼。接收器可在第二結構中之先前單工通道映射值的檢查點之後將經組配單工通道映射記錄在一結構中。接收器亦可以應答(「ACK」)回應。可起始頻帶內重設。作為一個實例，第一狀態用以起始頻帶內重設。在一個實施例中，回應於ACK，執行至下一個狀態(諸如微片組配狀態)之退出。此外，在進入低功率狀態之前，重設信號亦可在喚醒偵測信號出現之頻率降至規定值(例如，每隔一定數目個單元間隔(UI)，諸如4KUI)以下的情況下產生。接收器可保持當前及先前單工通道映射。傳輸器可基於訓練序列具有不同值而不同單工通道群組。在一些實施例中，單工通道映射可不修改某些狀態暫存器。

微片鎖定組配狀態：藉由傳輸器進入，但該狀態在傳輸器及接收器均已激發至阻斷鏈路狀態或其他鏈路狀態時被視為激發的(亦即次要逾時案例)。在一個實施例中，傳輸器退出至鏈路狀態包括在接收行星對準信號之後開始資料序列(SDS)及訓練序列(TS)邊界。此處，接收器退出可基於接收來自遠端傳輸器之SDS。此狀態可為自代理至鏈路狀態之橋。接收器識別SDS。若將在解擾頻器之後接收之SDS初始化，則接收器可退出至阻斷鏈狀態(BLS)(或控制視窗)。若逾時發生，則退出可至重設狀態。傳輸器用組配信號來驅動單工通道。基於條件或逾時，傳輸器可退出至重設、BLS或其他狀態。

依從性狀態：自傳輸器校準狀態進入。一個裝置(充當主控裝置)可將依從性型樣發送至另一裝置(從屬裝置)，且該從屬裝置可在重新定時其至其本端時脈之後回送該型樣。可用以在回送沒有作用時表徵單工通道之某一子集上的類比前端之操作。可利用依從性狀態以用於抖動或雜訊調查、除錯、查看鏈結等。依從性狀態可用來自主控裝置之傳輸器驅動超序列。接收器尋找監視單工通道上之喚醒，對喚醒消除彈跳，放棄不良單工通道、調適及位元鎖定等。從屬傳輸器可驅動依從性型樣，直至其接收器動作完成。接著，回送被重新定時且非抗扭斜。從屬接收器進行類似監視及消除彈跳等動作。可退出至重設狀態(諸如定時重設)，或退出至回送型樣狀態以開始試驗，以及其他實例。

代理回送標號器狀態：回送標號器係代理狀態，但不同於其他代理狀態，主控及從屬動作及退出可不同。回送從屬可復原任何極性反轉及/或單工通道反轉，但不可對回送之位元解擾頻或重新擾頻。應答交換不可應用於從屬裝置，此係因為從屬裝置正在回送。由於從屬裝置可在回送到符號邊界之前抗扭斜，因此可不強迫主控裝置進行重新位元組鎖定或重新抗扭斜，但主控裝置可重新鎖定訓練序列以避免鎖定至某些假訊。用以進行此操作之手段可包括重新播種LFSR、比較TS及/或EIEOS或此等方法之某一組合。SDS之結束標記回送設置之結束及型樣產生、檢查及計數之開始。

代理回送型樣狀態(或區塊鏈路狀態)：在此狀態中，主控傳輸器可發送IBIST型樣而非控制型樣，且其接收器可檢查所接收之型樣中的錯誤。對於傳輸器調適，代理均可為主控裝置。在預定時段中，傳輸器可發送型樣且遠端接收器可比較此型樣且判定用於所接收型樣之優值或量度，其記錄於諸如暫存器之儲存元件中。比較方法及量度可視設計而定(例如，具有抖動注入之BER)。在週期的結尾，代理均可退出至反相通道之重設以檢查量度並且設置傳輸器調適之下一次反覆。

傳輸鏈路狀態：鏈路狀態。將微片發送至遠端代理。可自阻斷鏈路狀態進入，且可基於一事件(諸如逾時)返回至阻斷鏈路狀態。傳輸器傳輸微片。接收器接收微片。亦可退出至低功率鏈路狀態。在一些實施中，傳輸鏈路狀態(TLS)可被稱作L0狀態。

阻斷鏈路狀態：鏈路狀態。傳輸器及接收器以統一方式操作。可存在定時狀態，在定時狀態期間，鏈結層微片被釋放，同時實體層資訊被傳達至遠端代理。可退出至低功率鏈路狀態(或基於設計之其他鏈路狀態)。在一個實施例中，阻斷鏈路狀態(BLS)週期性地出現。週期被稱作BLS間隔且可定時，且在慢速與操作速度之間可不同。應注意，鏈結層可定期自發送片阻斷，以使得長度之實體層控制序列可諸如在傳輸鏈路狀態或部分寬度傳輸鏈路狀態期間發送。在一些實施中，阻斷鏈路狀態(BLS)可被稱作L0控制或L0c狀態。

部分寬度傳輸鏈路狀態：鏈路狀態。可藉由進入部分寬度狀態(其中在部分寬度傳輸鏈路狀態期間使鏈結之一或多個可用單工通道閒置)而節省電力。在一個實施例中，不對稱部分寬度指兩方向鏈結之每一方向具有不同寬度，在一些設計中可支援該情形。注意，速度可不更改，但寬度可更改。因此，微片可能在不同寬度下發送。在邏輯上可類似於傳輸鏈路狀態；然而，由於存在較小寬度，因此可能花費較長時間來傳輸微片。基於某些所接收及所發送之訊息可退出至(其他鏈路狀態諸如低功率鏈路狀態)，或基於其他事件而退出部分寬度傳輸鏈路狀態或鏈結阻斷狀態。在一個實施例中，傳輸器埠可以交錯方式關閉閒置單工通道以提供較佳信號完整性(亦即，雜訊減低)，如時序圖中所示。此處，可在鏈結寬度改變的時段期間利用不能夠重新嘗試的微片，諸如空值微片。對應接收器可丟棄此等空片且以交錯方式關閉閒置單工通道，以及將當前及先前單工通道地圖記錄在一或多個結構中。請注意，狀態及相關聯狀態暫存器可保持未更改。在一些實施中，部分寬度傳輸鏈路狀態可被稱作部分L0或L0p狀態。

退出部分寬度傳輸鏈路狀態：退出部分寬度狀態。在一些實施中，可以或可不是有阻斷鏈路狀態。在一個實施例中，傳輸器藉由在閒置單工通道上發送部分寬度退出型樣以訓練及抗扭斜該等部分寬度退出型樣來起始退出。作為一個實例，退出型樣以EIEOS(其經偵測且經消除彈跳至單工通道準備開始至完全傳輸鏈路狀態之進入的信號)開始，且可以閒置單工通道上之SDS或快速訓練序列(FTS)結束。退出序列期間之任何失敗(接收器動作，諸如抗扭斜在逾時之前未完成)停止至鏈結層之微片傳送，且確證重設，其藉由在下一個阻斷鏈路狀態出現時重設鏈結來處置。SDS亦可將單工通道上之擾頻器/解擾頻器初始化至適當值。

低功率鏈路狀態：為較低功率狀態。在一個實施例中，低功率鏈路狀態為比部分寬度鏈路狀態低的功率，此係因為此實施例中之發信在所有單工通道上且在兩個方向上停止。傳輸器可將阻斷鏈路狀態用於請求低功率鏈路狀態。此處，接收器可對請求進行解碼且以ACK或NAK回應；可觸發其他重設。在一些實施中，低功率鏈路狀態可被稱作L1狀態。

在UPI之一些實施中，可定義超序列，每一超序列對應於各別狀態或進入至各別狀態/自各別狀態退出。超序列可包括資料集及符號之重複序列。在一些例子中，序列可重複，直至狀態或狀態轉變完成或對應事件之傳達，以及其他實例。在一些例子中，超序列之重複序列可根據所定義頻率(諸如所定義數目個單位間隔(UI))重複。單位間隔(UI)可對應於用於在鏈結或系統之單工通道上傳輸單一位元的時間間隔。在一些實施中，重複序列可以電有序集合(EOS)開始。因此，可預期EOS之一實例根據預定義頻率重複。此等有序集合可實施為所定義的可以十六進位格式表示之16位元組程式碼，以及其他實例。在一個實例中，超序列之EOS可為EIEIOS，諸如在圖8中表示。舉例而言，EIEOS可類似低頻時脈信號(例如，預定義數目個重複的FF00或FFF000十六進位符號等)。預定義資料集合可遵循EOS，諸如預定義數目個訓練序列或其他資料。可包括鏈路狀態轉變以及初始化之狀態轉變中利用此等超序列(例如，上文所說明及揭示之彼等超序列)，以及其他實例。

在互連件之一些實施中，可諸如在重設或初始化鏈結時導致及完成串列資料鏈結之端接。此方法可將複雜度及時間引入至鏈結之初始化中。在UPI之一些實施中，可維持鏈結之端接，包括在鏈結之重設或重新初始化期間。此外，UPI可准許裝置之熱插拔。當另一裝置係經由熱插拔或以其他方式引入時，單工通道(其上添加新的遠端代理)之電壓特性將改變。本端代理可感測到單工通道電壓之此等改變(例如，下拉)，以偵測遠端代理之存在，且提示鏈結之初始化。狀態機狀態及定時器可在狀態機中定義以在不端接的情況下協調鏈結之偵測、組配及初始化。

作為一實例(例如，如在圖11中)，在接收器偵測(「RxDetect」)狀態期間，裝置之傳輸器可針對遠端接收器端接之存在而監視鏈結之單工通道，其指示在鏈結之另一端上的遠端裝置之存在。此情形可充當一種類型的訊號交換，其中接收器端接導致退出至下一狀態(例如，傳輸器校準狀態)。若在預定義時間內不會發生訊號交換，則監視裝置可中止初始化，導致在重新進入RxDetect狀態之前轉變回至重設狀態，以再次試圖識別鏈結上之遠端裝置的引入 (例如，結合由軟體起始之熱插拔事件或受控鏈結調用以及其他實例)。在RxDetect期間，將接收器端接(下拉)***所有良好的單工通道上。任何不良單工通道可在退出該狀態及轉變至另一狀態(其中在鏈結上之裝置之間傳達偵測超序列)之前被捨棄。此外，可消除彈跳由接收器端接產生之信號，此係因為針對信號之持續確證檢查單工通道。在一個實例中，消除彈跳可在對應於用於在RxDetect狀態期間監視鏈結之預定義時間的週期內出現，且可為預定義時間的倍數，以及其他實例。

在一個實施中，經由藉由接收代理篩選單工通道以用於傳入發信，HPI可支援對頻帶內重設之重新初始化而不改變端接值。發信可用以識別良好單工通道。作為一實例，可針對將藉由傳輸器裝置發送的一組預定義信號中之任一者而篩選單工通道，以促進鏈結之發現及組配。在一個實例中，可定義超序列以對應於一或多個初始化或重新初始化任務。預定義序列可包括EIEOS繼之以額外序列資料。在一些例子中，隨著單工通道之任一側上之每一裝置變為主動的，該等裝置可開始發送對應於特定初始化狀態之超序列等。在一個實施例中，可支撐兩個類型之接腳重設；通電(或「冷」)重設及暖重設。藉由軟體或在一個代理上發起(在實體或另一層中)起始之重設可在頻帶內傳達至另一代理。然而，歸因於嵌入時脈之使用，頻帶內重設可藉由使用有序集合(諸如特定的電有序集合或EIOS)至另一代理之通訊來處置。

有序集合可在初始化期間發送且實體控制序列(或「阻斷鏈路狀態」)可在初始化之後發送。區塊鏈路狀態可阻礙鏈結層發送微片。作為另一實例，可阻斷鏈結層訊務發送可在接收器處被捨棄的幾個空值微片。

在一個實例中(例如，如在圖10中)，鏈結層阻斷控制序列(亦即阻斷鏈路狀態(BLS)或L0c狀態)可包括定時狀態，在該定時狀態期間，鏈結層微片被釋放，同時PHY資訊被傳達至遠端代理。此處，傳輸器及接收器可開始區塊控制序列定時器。且在定時器期滿後，傳輸器及接收器可退出阻斷狀態且可採取其他動作，諸如退出至重設、退出至不同鏈路狀態(或其他狀態)，包括允許跨鏈結發送微片之狀態。

在一個實施例中，鏈路訓練可提供且包括發送加擾訓練序列、有序集合及控制序列中之一或多者，諸如關於所定義之超序列。訓練序列符號可包括標頭、預留部分、目標潛時、成對數目、實體單工通道映射程式碼參考單工通道或單工通道之群組及初始化狀態中之一或多者。在一個實施例中，可發送具有應答(ACK)或否定應答(NAK)之標頭，以及其他實例。作為一實例，訓練序列可作為超序列之部分而發送且可加擾。

在一個實施例中，有序集合及控制序列未加擾或交錯，且在所有單工通道上同等地、同時且完整地傳輸。有序集合之有效接收可包括檢查有序集合之至少一部分(或部分有序集合之整個有序集合)。有序集合可包括電有序集合(EOS)，諸如電閒置有序集合(EIOS)或EIEOS。超序列可包括資料序列(SDS)或快速訓練序列(FTS)之開始。此等集合及控制超序列可預定義且可具有任何型樣或十六進位表示以及任何長度。舉例而言，有序集合及超序列可具有8位元組、16位元組或32位元組等之長度。作為一實例，FTS可在退出部分寬度傳輸鏈路狀態期間另外用於快速位元鎖定。應注意，FTS定義可針對單工通道且可利用FTS之旋轉版本。

在一個實施例中，超序列可包括在訓練序列串流中***諸如EIEOS之EOS。當發信開始時，在一個實施中，單工通道以交錯方式通電。然而，此可導致初始超序列在某些單工通道上在接收器處看上去被截斷。然而，超序列可在短間隔(例如，近似一千個單位間隔(或~1KUI))上重複。訓練超序列可另外用於抗扭斜、組配中之一或多者且用於傳達初始化目標、單工通道映射等。EIEOS可用於使單工通道自非作用轉變至作用中狀態、篩選出良好單工通道、識別符號及TS邊界中之一或多者，以及其他實例。

轉而參看圖9，展示實例超序列之表示。舉例而言，可定義例示性偵測超序列905。偵測超序列805可包括單一EIEOS(或其他EOS)之重複序列繼之以特定訓練序列(TS)之預定義數目個實例。在一個實例中，可傳輸EIEOS，緊隨著TS之七個重複實例。在發送七個TS中之最後一個時，可再次發送EIEOS，繼之以TS之七個額外實例，等等。可根據特定預定義頻率重複此序列。在圖9的實例中， EIEOS可在單工通道上大約每隔一千UI(~1KUI)重現一次，繼之以偵測超序列905之剩餘部分。接收器可針對重複偵測超序列905之存在而監視單工通道，且在驗證超序列905後可得出如下結論：存在遠端代理，已添加於單工通道上(例如，熱插拔)，已喚醒或重新初始化等等。

在另一實例中，可定義另一超序列910以指示輪詢、組配或回送條件或狀態。如同實例偵測超序列905一樣，鏈結之單工通道可由用於此輪詢/組配/回送超序列910之接收器監測以識別輪詢狀態、組配狀態或回送狀態或條件。在一個實例中，輪詢/組配/回送超序列910可以EIEOS開始，繼之以TS之預定義數目個重複的實例。舉例而言，在一個實例中，EIEOS的後面可跟著TS之三十一個(31)實例，其中EIEOS大約每隔四千UI(例如，~4KUI)重複一次，以及其他實例。

可實質上在鏈結之整個初始化或重新初始化的過程中潛在地發送諸如偵測超序列905及輪詢/組配/回送超序列910等之超序列。接收器在接收及偵測特定超序列後可在一些情況下藉由在單工通道之上對傳輸器回應以相同超序列來作出回應。特定超序列由傳輸器及接收器之接收及驗證可充當確認經由超序列傳達之狀態或條件的訊號交換。舉例而言，此訊號交換(例如，利用偵測超序列905)可用以識別鏈結之重新初始化。在另一實例中，此訊號交換可用以指示電重設或低功率狀態之結束，導致返回調用對應單工通道，以及其他實例。舉例而言，可自各自傳輸偵測超序列905之傳輸器與接收器之間的訊號交換識別電重設之結束。

在另一實例中，可針對超序列監視單工通道，且單工通道結合單工通道之篩選使用超序列以用於偵測、喚醒、狀態退出及進入，以及其他事件。超序列之預定義及可預測的性質及形式可進一步用以執行初始化任務，諸如位元鎖定、位元組鎖定、消除彈跳、解擾頻、抗扭斜、調適、潛時固定、協商延遲及其他潛在用途。實際上，可針對此等事件實質上連續地監測單工通道以加速系統對此等條件作出反應及進行處理的能力。在某些狀況下，可在控制視窗(例如，L0c控制視窗)內發送超序列以觸發鏈路狀態轉變，以及其他實例。

在一些情況下，訓練序列(TS)可包括可用以結合鏈結之初始化傳達資訊的標頭及各種其他欄位(例如，酬載)。舉例而言，在一個實例中，可包括用於目標潛時、狀態、單工通道對數、單工通道映射之欄位以及其他欄位。在一些實施中，可例如藉由隨機或偽隨機二進位序列(PRBS)加擾TS之部分。在一個實例中，TS標頭可保留為明文，而例如藉由用PRBS對TS之彼等部分進行異或運算來加擾TS之剩餘部分(或酬載)，以及其他實例。

在一個實施中，TS的長度可為十六個(16)位元組，且TS標頭可佔據TS之第一位元組(亦即，位元組0)。可加擾TS酬載，且其佔據剩餘十五個位元組。在一個實例實施中，TS尾部或後綴可包括TS之最後幾個位元組。舉例而言，在一個實例中，加擾同步欄位可佔據TS之至少三個位元組，例如TS之位元組6至8。在此特定實施中，可維持TS之尾部位元(例如，位元組9至15)作為預留位元。位元組6至15中之位元可皆被設定為0。

在一些實施中，UPI可支援可利用TS標頭之使用而非用於關鍵初始化參數之TS酬載或除了TS酬載之外。在一些實施中，TS酬載可用以交換初始化參數，例如ACK及單工通道數目。亦可使用用於傳達單工通道極性之DC層級。然而，在一些實施中，UPI可在用於關鍵參數之TS標頭中實施DC平衡碼。舉例而言，在TS標頭未加擾之情況下，可定義可用TS標頭碼，以使得在TS標頭欄位中呈現的數目「1」實質上等於數目「0」。可在TS之全部剩餘部分(例如，TS酬載)中實現DC平衡，其方式為藉由對隨機或偽隨機二進位序列之位元進行異或運算來加擾TS酬載之位元。

在一個實例實施中，可利用具有至少23位元之PRBS序列(PRBS23)。可根據特定選擇的多頂式來產生PRBS。在一個實例中，可藉由類似位元大小、自接種儲存元件(諸如線性回饋移位暫存器(LFSR))產生PRBS。LFSR可為23位元菲波那扯LFSR，其能夠產生長度超過8Mb之PRBS序列。PRBS可在序列結束之後重複。在一些實施中，可使用全部PRBS23序列以加擾例如在UPI中之鏈結的初始化中使用之超序列中包括的訓練序列。

雖然可使用PRBS序列之全長，但在一些實施中，UPI可支援允許使用變化長度之可用PRBS序列(例如，使用PRBS23序列的僅一部分)。在一些實例中，裝置之控制器可指定利用PRBS序列之全長的僅一部分。此情形可為合乎需要的，例如在需要位元序列之可重複性的測試應用中，以及潛在的其他應用。基於軟體之控制器可指定待應用之PRBS的變化長度。舉例而言，裝置之BIOS可指定在鏈結上應用之PRBS長度。在一些實施中，使用PRBS序列之全長可例如為預設設置，以便最大化超長PRBS序列之益處。

傳輸鏈路狀態(TLS)中之單工通道訊務及訓練序列可用特定最小長度(例如，23位元)之PRBS加擾。應用於串流之開始晶種可在單工通道之間變化以增強鏈結上之PRBS的電益處。在一個實例實施中，可藉由實施6分接頭產生器多頂式的23位元菲波那扯LFSR產生PRBS，該多項式諸如：(x²³+x²¹+x¹⁶+x⁸+x⁵+x²+1)或(x²³+x²¹+x¹⁸+x¹⁵+x⁷+x²+1)。

單工通道數目模8之開始(擾頻器/解擾頻器初始化)晶種值可為任何值，例如，8十六進制值，其中每一1與鏈結中之單工通道的2或3相關聯。使用此等晶種可導致單工通道之間的PRBS之旋轉(或差調)。LFSR之數目可藉由使用甚至單工通道PRBS可自奇數單工通道之PRBS的異或導出之性質而減小。可不加擾EIEOS及訓練序列之標頭。每一單工通道上之超序列的入口點可在每一單工通道上之不同點處起始(例如，在傳輸器開始驅動的情況下)。此情形可使得單工通道能夠以交錯方式接通，以便減少電力遞送系統中之雜訊。實際上，每一單工通道可具有LFSR之其自身實例。差調倍數可隨接通之單工通道的數目而變化，且可在初始化期間依賴於實施。此等差調倍數可在用於部分傳輸寬度狀態退出之時序圖及定時器設定檔中指定。此外，快速訓練序列(FTS)(亦在下文論述)亦可由單工通道旋轉。

在一些情況下，加擾可減少傳輸器處之電源供應器雜訊，且提供接收器處之較豐富頻譜。擾頻器可藉由所傳輸之第一EIEOS初始化。解擾頻器可例如經由自接種與擾頻器同步。舉例而言，所接收之23位元型樣可作為晶種嵌入於TS之欄位中。在一個實例中，23位元晶種可由少量加擾同步欄位之加擾識別。接收器可利用晶種值來識別用以加擾所接收之TS的PRBS之特定位置。舉例而言，接收器可識別晶種，且將晶種載入至其自身LFSR中以與由傳輸器使用之PRBS同步。在一些情況下，接收器可讀取超序列中之多個加擾同步欄位多個多個TS以便接種其自身LFSR。然而，在偵測及與傳輸器之PRBS同步後，接收器可解擾頻TS之剩餘部分以及在鏈結之初始化期間在超序列中發送的所有後續TS，以及其他實例。

超序列可用以促進單工通道上之位元鎖定及同步。如上文所論述，可加擾超序列的至少一部分。返回到圖9之論述，可由接收器使用偵測超序列來偵測或鎖定所接收位元串流之位元及位元組邊緣，且識別在超序列中發送哪些位元組。舉例而言，EIEOS及TS標頭可保持未加擾，以輔助接收器更快速地鎖定至超序列。另外，可定義超序列以允許EIEOS(及超序列之開始)以相對較短的頻率重複(例如，更快速地允許接收器有另一次機會在未能準確地偵測第一EIEOS之情況下偵測EIEOS)。舉例而言，在一個實例中，可定義超序列以重複每一1KUI或更短。此等超序列可進一步允許在初始化期間之更隨機的轉變，以及簡化TS鎖定、潛時固定及其他動作。

另外，使EIEOS及TS標頭未加擾可允許位元組鎖定出現，且准許接收器能夠識別後續位元組及符號(包括加擾TS符號)之位置。舉例而言，可識別未加擾TS標頭之邊緣，且藉此亦識別加擾同步欄位之開始。在偵測加擾同步欄位中之PRBS晶種後，接收器將知曉以下PRBS型樣值，且亦將能夠預測後續加擾同步欄位值之值。因此，接收器在鎖定至PRBS後可進一步利用加擾同步欄位值以促進其他組配任務，諸如調適、抗扭斜及其他任務。

在多單工通道鏈路上，可在所有單工通道上藉由傳輸器同時發送符號，然而，鏈路至鏈路歪斜可顯現一些符號不會同時到達接收器處。歪斜之源可包括例如晶片差分驅動程式及接收器、印刷線路板阻抗變化、單工通道導線長度錯配以及其他實例。在一個實施例中，UPI提供用以抗扭斜單工通道之進階邏輯。作為一實例，在TS鎖定之後的TS邊界可用以抗扭斜單工通道。舉例而言，TS鎖定可用以偵測扭斜(例如，在一個單工通道上，TS比鏈路之單工通道中的另一者上之TS稍晚到達)。EIEOS亦可用以偵測扭斜。另外，使用同步的PRBS型樣之可預測性，UPI之一些實施可藉由比較酬載中之特定點期間的LFSR中之單工通道PRBS型樣而抗扭斜。

在調適的狀況下，可基於例如傳輸器與接收器之間傳輸的樣本資料在傳輸器與接收器之間調整單工通道之電特性。舉例而言，接收器調適可包括將資料模式發送至接收器之傳輸器，其中接收器處之邏輯調整接收器處之電特性以調適鏈路之單工通道。傳輸器調適可涉及傳輸器將樣本資料發送至接收器，且接收器將回饋發送至傳輸器，該回饋可由傳輸器使用以在傳輸器處進行調整調適單工通道。接收器可繼續基於在傳輸器處進行的調整將回饋發送至傳輸器。

在一個實例中，調適樣本資料可經由加擾TS資料體現。作為一個實例，固定UI型樣可用以加擾旁路至調適狀態。但藉由用PRBS23加擾TS，可在沒有旁路的情況下執行接收器調適。另外，可在時脈恢復及取樣期間減少偏移及其他錯誤。經由長PRBS序列(例如，PRBS23)提供之隨機性可證明用於調適之有效樣本串流。此外，在一些實施中，可設定單工通道以在緩慢模式中操作，以輔助邏輯分析及調適在單工通道上接收之樣本資料。在經由調適批准單工通道之特性後，可根據鏈路之初始化設置及應用調適特性。

一旦已成功地校準及組配鏈路，初始化便可結束且轉變至傳輸鏈接狀態(TLS)，在TLS中開始傳輸微片。在UPI之一些實施中，至TLS之轉變可基於系統上之行星對準。舉例而言，行星對準信號可指示轉變至TLS之機會。UPI之一些實施可利用根據行星對準發送之資料序列(SDS)符號的開始來結束初始化及至TLS之轉變。在一個實例中，可在初始化位元串流中之任何地方發送SDS。因此，接收器可連續地掃描SDS之所接收位元以促進根據行星對準之初始化的結束。

在一個實例中，實例EIEOS可模擬低頻時脈信號，諸如重複FF00信號。在一些實施中，實例SDS可包括重複F0信號。因此，在此等情況下，偵測在EIEOS之中間發送的SDS可相對容易識別，因為EIEOS內之混疊的風險可能極小。然而，TS酬載之加擾及TS資料之所得隨機性可引入一些形式的SDS之混疊之風險。在一些實施中，可產生PRBS，其將決不會在各別數目個位元之任何特定跨度之上混疊SDS或EIEIOS的一部分。此外，尾部或後綴可諸如使用TS之最後位元組或給PRBS之酬載清零而提供於TS上，以使得PRBS的後綴為異或0值，且在TS結束處在明文中實際上存在PRBS。

在一些實施中，在自組配狀態退出至TLS時，傳輸及接收LFSR可由在傳輸器與接收器之間交換的SDS重新初始化。舉例而言，在八個開始PRBS中，可分別將晶種應用於單工通道0..7、12..19及8..11(例如，僅前四個)。此外，亦可判定鏈路之單工通道反轉及單工通道之極性反轉，例如藉由比較在EIEOS之後的TS之未加擾第一位元組(例如，TS標頭)與一組可能值，以及其他實例。

在消除彈跳的狀況下，作為多種條件的結果，可在單工通道上引入暫態。舉例而言，裝置之添加或加電可將暫態引入至單工通道上。另外，電壓不規則性可由於不良單工通道品質或電故障而呈現於單工通道上。在某些狀況下，單工通道上之「彈跳」可產生誤報，諸如錯誤EIEOS。然而，在一些實施中，雖然超序列可以EIEOS開始，但定義之超序列可進一步包括額外資料序列以及將重複EIEOS之經定義頻率。結果，甚至在錯誤EIEOS出現於單工通道上的情況下，接收器處之邏輯分析器可藉由驗證使錯誤EIEOS成功之資料而判定EIEOS為誤報。舉例而言，若預期之TS或其他資料不遵循EIEOS或EIEOS在預定義超序列中的一者的預定義頻率中的一特定者內不重複，則接收器邏輯分析器可未能驗證所接收之EIEOS。因為可在將裝置添加至線時在開始時出現彈跳，所以亦可導致漏報。舉例而言，在添加至一組單工通道後，裝置可開始發送偵測超序列905以向鏈路之另一側提醒其存在，且開始鏈路之初始化。然而，在單工通道上引入的瞬變可破壞初始EIEOS、TS實例及超序列之其他資料。然而，接收裝置上之邏輯分析器可繼續監視單工通道，且識別由重複偵測超序列905中之新裝置發送的下一EIEOS，以及其他實例。

在一個實例中，傳輸裝置可試圖進入特定狀態。舉例而言，傳輸裝置可試圖啟動鏈路，且進入初始化狀態。在另一實例中，傳輸裝置可試圖退出低功率狀態，諸如L1狀態，以及其他實例。在L1狀態之一些情況下，L1狀態可充當電力節省、閒置或待用狀態。實際上，在一些實例中，主要電源供應器可在L1狀態中保持在作用中。在退出L1狀態時，第一裝置可發送與自L1狀態轉變至特定其他狀態(諸如L0傳輸鏈路狀態(TLS))相關聯的超序列。如其他實例中一樣，超序列可為EOS繼之以預定數目個TS之重複序列，以使得以特定預定義頻率重複EOS。一個實例中，偵測超序列可用以退出L1或其他低功率狀態。接收裝置可接收及驗證資料，識別超序列，且接收裝置可藉由將超序列發送回至傳輸裝置而完成與傳輸裝置之訊號交換。

在傳輸及接收裝置兩者接收到相同超序列的情況下，每一裝置可進一步執行利用超序列之額外初始化任務。舉例而言，每一裝置可利用超序列執行消除彈跳、位元鎖定、位元組鎖定、解擾頻及抗扭斜。可經由超序列中包括的TS之標頭及酬載傳達額外初始化資訊。在初始化鏈路時，可在某些狀況下發送開始資料發送(SDS)序列，中斷超序列(例如，在TS或EIEOS之中間發送)，且鏈路之任一側上的各別裝置可準備同步進入TLS。在TLS或「L0」狀態中，可終止超序列，且可利用協定堆疊之鏈結層傳輸微片。

雖然在TLS中，但實體層仍可被提供執行控制任務之有限機會。舉例而言，可在L0狀態期間在一或多個單工通道上識別位元錯誤及其他錯誤。在一個實施中，可提供控制狀態L0c。可提供L0c狀態以作為TLS內之週期性視窗，以允許實體層控制訊息在使用鏈結層之微片的串流之間發送。舉例而言，如圖10中所說明之實例中所表示，L0 狀態可細分成L0c間隔。每一L0c間隔可以L0c狀態或視窗(例如，1005)開始，其中實體層控制程式碼及其他資料可被發送。L0c間隔之剩餘部分(例如，1010)可專用於微片之發送。L0c間隔之長度及每一間隔中之L0c狀態可(例如)藉由一或多個裝置或另一基於軟體之控制器的以編程方式定義，連同其他實例。L0c狀態與L0c間隔之剩餘部分相比可按指數律地縮短。舉例而言，在一個實例中，L0c可為8UI，而L0c間隔之剩餘部分為約4KUI，連同其他實例。此可允許相對短的預定義訊息可被發送而不實質上破壞或浪費鏈路資料頻寬的視窗。

L0c狀態訊息可傳達實體層等級之多種條件。在一個實例中，一個裝置可(例如)基於超過特定臨限量之位元誤差或其他誤差而起始鏈路或單工通道之重設。此等誤差亦可在L0c視窗(諸如前述L0c視窗)中傳達。亦可利用L0c狀態以實現其他頻帶內發信，諸如供輔助或觸發其他鏈路狀態之間的轉變之用的發信。在一個實例中，L0c訊息可用以使鏈結自作用中L0狀態轉變至待用或低功率狀態(諸如L1狀態)。舉例而言，特定L0c狀態可用以傳達L1進入請求、重設請求或其他請求。請求可涉及發送對應超序列，該超序列經定義以指示自鏈路狀態進入或退出，以及其他實例。

除了使用L0c碼進行訊號交換之外(或作為替代)，可結合清零及重新初始化鏈路來發送諸如偵測超序列之超序列。進一步訊號交換可在裝置之間作為由第一裝置發送且由第二接收裝置回應之超序列出現。如上文所描述，可使用超序列以輔助鏈路之重新初始化，包括消除彈跳、位元鎖定、位元組鎖定、解擾頻及抗扭斜鏈路之單工通道。此外，裝置可利用定時器(例如，包含L0c間隔)以同步裝置及鏈路至請求狀態中之進入，以及其他實例。

在一個實施例中，平台可包括充當系統中之裝置的參考時脈之時脈。時脈可嵌入於資料中，以使得不存在單獨時脈單工通道。可自所接收的資料擷取時脈信號。在單工通道上發送之微片可經擾頻以有助於時脈恢復。作為一個實例，接收器時脈恢復單元可將取樣時脈傳遞至接收器(亦即，接收器自資料恢復時脈且使用該時脈對傳入資料取樣)。在一些實施中，接收器連續地適應傳入位元串流。藉由嵌入時脈，腳位可潛在地減少。然而，將時脈嵌入頻帶內資料中可更改藉以近似頻帶內重設之方式。在一個實施例中，可在初始化之後利用阻斷鏈路狀態(BLS)。又，可在初始化期間利用電有序集合超序列以有助於重設(例如，如上所述)，以及其他考慮因素。嵌入時脈在鏈路上之裝置之間可為共同的，且共同操作時脈可在鏈路之校準及組配期間設定。

在UPI之一些實施中，可支援鏈路上之單工通道的調適。實體層可支援接收器調適及傳輸器或發送器調適兩者。在接收器調適的情況下，單工通道上之傳輸器可將樣本資料發送至接收器，接收器邏輯可處理該樣本資料以識別單工通道之電特性及信號之品質的缺點。接收器可接著基於對所接收樣本資料之分析對單工通道之校準作出調整以使單工通道達最佳。在傳輸器調適的狀況下，接收器可再次接收樣本資料，且開發描述單工通道之品質的量度，但在此狀況下將量度傳達至傳輸器(例如，使用背通道，諸如軟體、硬體嵌入、旁頻帶或其他通道)，以允許傳輸器基於回饋對單工通道作出調整。可在使用自遠端傳輸器發送之輪詢超序列的輪詢狀態開始處起始接收器調適。類似地，傳輸器調適可藉由重複每一傳輸器參數之以下者進行。兩個代理皆可進入回送型樣狀態作為主控及傳輸指定型樣。兩個接收器皆可量測遠端代理處之彼特定傳輸器設置的量度(例如，BER)。兩個代理皆可轉至回送標號器狀態，且接著重設及使用背通道(緩慢模式TLS或旁頻帶)以交換量度。基於此等量度，可識別下一傳輸器設置。最終，可識別理想傳輸器設置且保存起來以供後續使用。

在調適時，代理之傳輸器可將隨機或偽隨機型樣傳輸至遠端接收器。在一些情況下，加擾超序列可被用作型樣。接收器處之邏輯可判定鏈路之一或多個單工通道的特性，且產生描述此等特性之量度資料。在接收器調適的狀況下，接收器可試圖基於量度判定單工通道之理想組配，且在接收器處應用此等組配。在傳輸器調適的狀況下，接收器可將量度傳達給傳輸器以供傳輸器代理使用以基於量度組配及調適單工通道。在任一情況下，在一些實施中，硬體或軟體可用以按算法次序評估不同傳輸器設置以判定理想設置。

可在使用自遠端傳輸器發送之輪詢超序列的輪詢狀態開始處起始接收器調適。類似地，傳輸器調適可藉由重複每一傳輸器參數之以下者進行。兩個代理皆可進入回送型樣狀態作為主控及傳輸指定型樣。此外，兩個接收器皆可量測遠端代理處之彼特定傳輸器設置的量度(例如，BER)。兩個代理皆可轉至回送標號器狀態，且接著重設及使用背通道(緩慢模式TLS或旁頻帶)以交換量度。基於此等量度，可識別下一傳輸器設置。最終，可識別理想傳輸器設置且保存起來以供後續使用。

利用UPI之一些系統及裝置可為確定性的，以使得其與其他系統之異動及互動(包括UPI鏈路之上的通訊)與系統或裝置上之特定事件同步。此同步可根據對應於確定性事件的行星對準點或信號而發生。舉例而言，行星對準信號可用以同步狀態轉變(包括進入連結傳輸)與裝置上之其他事件。在一些情況下，可使用同步計數器來維持與裝置之行星對準的對準。舉例而言，每一代理可包括本端同步計數器，其由行星對準信號(亦即，與同步之所有代理/層共有及同時(不同之處在於固定扭斜))初始化。此同步計數器可甚至在電源切斷或低功率狀態(例如，L1狀態)中正確地計數對準點，且可用以計時初始化程序(在重設或L1退出之後)，包括在初始化期間利用之超序列中包括的EIEOS(或其他EOS)之邊界(亦即，開始或結束)。此等超序列的大小可固定，且大於連結上之最大可能潛時。超序列中之EIEOS-TS邊界因此可被用作用於遠端同步計數器值之代理。

此外，UPI可支援主控-從屬模型，其中確定性主控裝置或系統可根據其自身行星對準時刻驅動與另一裝置之互動的時序。此外，在一些實例中，可支援主控-主控確定性。主控-主控或主控從屬確定性可確保兩個或兩個以上連結-對可在鏈結層處及上方的鎖定中。在主控-主控確定性中，每一方向自初始化之退出可由各別傳輸器控制。在主控-從屬確定性的狀況下，例如主控代理可藉由使從屬傳輸器初始化退出等待其接收器來退出初始化控制連結對(亦即在兩個方向上)之確定性，以及其他潛在實例及實施。

在一些實施中，可結合UPI環境內之維持確定性來利用同步(或「同步」)計數器。舉例而言，可實施同步計數器以計數經定義的量，諸如256或512UI。此同步計數器可由異步事件重設，且可自此(甚至可能在低功率連結狀態期間)連續地計數(順延)。基於接腳之重設(例如，加電重設、加溫重設)可為重設同步計數器之同步事件，以及其他實例。在一個實施例中，此等事件可在兩側出現，其中扭斜的程度小於(且在多數情況下小得多)同步計數器值。在初始化期間，在訓練超序列之訓練序列之前的傳輸之退出有序集(例如，EIEOS)的開始可與同步計數器之重設值(例如，同步計數器順延)對準。可在連結上之每一代理處維持此等同步計數器，以便經由維持特定連結之上的微片傳輸之恆定潛時而保留確定性。

控制序列及碼以及其他信號可與行星對準信號同步。舉例而言，EIEOS序列、BLS或L0c視窗(及包括碼)、 SDSes等可經組配以與行星對準同步。此外，同步計數器可根據外部信號(諸如來自裝置之行星對準信號)重設，以便自身與行星對準同步，以及其他實例。

可同步連結上之兩個代理的同步計數器。連結之清零、初始化或重新初始化可包括重設同步計數器以使同步計數器彼此及/或與外部控制信號(例如，行星對準信號)重新對準。在一些實施中，同步計數器可僅經由進入重設狀態而重設。在一些情況下，可諸如在至L0狀態之返回中維持確定性，而不用重設同步計數器。實情為，已經調諧至行星對準或其他確定性事件之其他信號可被用作用於重設之代理。在一些實施中，EIEOS可用於確定性狀態進入。在一些情況下，EIEOS之邊界及超序列的初始TS可用以識別同步時刻，且同步連結上之代理中的一者之同步計數器。可例如使用EIEOS之結束來避免破壞EIEOS之開始邊界的暫態之潛能，以及其他實例。

亦可在UPI之一些實施中提供潛時固定。潛時可不僅包括由用於傳達微片之傳輸線引入的潛時，並且還包括由連結另一側上之代理處理導致的潛時。可在連結之初始化期間判定單工通道之潛時。此外，亦可判定潛時之改變。自所判定之潛時，可起始潛時固定以補償此等改變，且將針對單工通道所預期之潛時傳回至恆定期望值。對於維持一些系統中之確定性，維持單工通道上之恆定潛時可為關鍵的。

在一些實施中，潛時可使用潛時緩衝器結合確定性在接收器鏈結層處固定至編程值，且藉由開始同步計數器順延上之偵測(例如，藉由發送偵測超序列)而實現。因此，在一個實例中，在輪詢及組配中傳輸之EIEOS(或其他EOS)可在同步計數器順延上出現。換言之，EIEOS可恰好與同步計數器對準，以使得在一些情況下，同步之EIEOS(或其他EOS)可至少結合某些潛時固定活動而充當用於同步計數器值自身之代理。舉例而言，接收器可將足夠潛時添加至接收之EIEOS，以使得其滿足實體層-鏈結層介面處之指定目標潛時。作為一實例，若目標潛時為96UI且抗扭斜之後的接收器EIEOS處於同步計數80UI，則可添加潛時之16UI。本質上，在給定EIEOS之同步的情況下，可基於已知發送(例如，在特定同步計數器值處)EIEOS之時與接收EIEOS之時之間的延遲判定單工通道之潛時。此外，可固定利用EIEOS之潛時(例如，藉由將潛時添加至EIEOS之傳輸以維持目標潛時等)。

可在確定性之上下文內使用潛時固定以准許外部實體(諸如提供行星對準信號之實體)與跨越兩個方向上之連結的兩個代理之實體狀態同步。此特徵可例如在欄位中之除錯問題中使用且用於支援鎖定-步驟行為。因此，此實施可包括可導致實體層轉變至兩個代理上之傳輸連結狀態(TLS)的一或多個信號之外部控制。擁有確定性能力之代理可退出TS邊界上之初始化，其在確證信號時或之後亦潛在地清潔微片邊界。主控-從屬確定性可允許主控裝置同步跨越兩個方向上之連結的主控及從屬代理之實體層狀態。若能實現，則自初始化退出之從屬傳輸器可取決於(例如，遵循或與協調其自初始化之接收器退出(除了基於確定性之其他考慮因素之外)。具有確定性能力之代理可另外擁有用於進入清潔微片上之BLS或L0c視窗的功能性，以及其他實例。

在一些實施中，UPI中之確定性可包括促使一個代理能夠基於確定性信號判定及應用延遲。主控裝置可將目標潛時之指示發送至遠端代理。遠端代理可判定單工通道上之實際潛時，且應用延遲以調整潛時以滿足目標潛時(例如，在TS中識別)。調整延遲或潛時可輔助促使在行星對準點處最終同步進入連結傳輸狀態。舉例而言，在超序列之TS酬載中，延遲值可由主控裝置傳達至從屬裝置。延遲可指定針對延遲判定之特定數目的UI。從屬裝置可基於判定之延遲而延遲進入狀態。可例如使用此等延遲來促進測試，以交錯連結之單工通道上的L0c間隔，以及其他實例。

如上文所指出，狀態退出可根據行星對準點而發生。舉例而言，可發送SDS以中斷狀態超序列可驅動自狀態至另一狀態之轉變。可對SDS之發送計時以與行星對準點重合，且在某些狀況下對行星對準信號作出回應。在其他情況下，SDS之發送可基於同步計數器值或與行星對準同步之其他信號而與行星對準點同步。可在超序列中之任何點發送SDS，在某些狀況下，中斷超序列之特定TS或EIEOS等。此情形可確保具有極少延遲之狀態轉變，同時保持與行星對準點對準，以及其他實例。

在一些實施中，諸如支援及利用UPI之連結的高速連結之長度可歸因於對實施連結之實體導線的電需求而受到限制。在一些實施中，可利用連結延伸裝置以實際上將連結區段「拼接」在一起以形成長度超過傳統約束之連結。舉例而言，在UPI系統之實施中的電驅動器/接收器可根據有限長度及頻寬之電通道而最佳化(例如，10.4Gbs下之FR4的24")。對於幾何學上較小之架構，此情形可為可接受的，但對於採用較大外觀尺寸之系統(諸如伺服器機架及其他尺寸更大的高速系統)，延伸或中繼器裝置(諸如重新定時器或轉接驅動器)可用以延伸連結之長度。此外，可引入光學連結以替換或補充電連結之區段，且藉此增加支援UPI之實體連結的距離。

如上文所指出，在UPI之一些實施中，可定義依賴於下拉之偵測的一或多個連結狀態及連結狀態機轉變，以判定連結上之遠端接收器的存在。舉例而言，如圖7之實例狀態機中所示，耦接兩個裝置之連結可在所有的三個狀態(事件重設、校準重設及接收器偵測)中在作用中。在此等閒置狀態中的一或多者中，接收器端接可用以偵測連結之另一端上的接收器之存在，且藉此提示自連結狀態退出或轉變。舉例而言，RxDetect狀態可涉及傳輸裝置監視連結之另一端上的接收器端接之連結。此情形可導致狀態轉變至自傳輸器主動地傳信資料至接收器之狀態。在一些實施中，將裝置連接至另一裝置已經連接至之連結的另一端可導致下拉電壓在連結上為明顯的。現有裝置可偵測下拉電壓，且將下拉解譯為指示連結上之伴隨裝置之存在的信號。

圖11為說明偵測連結上之另一裝置(例如，1115)之存在的一個裝置(例如，1110)之概念的簡化方塊圖1100。具體來說，在此實例中，回應於接收器***(或先前已***)其端接部及電氣連接至連結，下拉電壓1105可在將傳輸器1110連接至接收器1115之特定連結的單工通道上為明顯的(在單工通道之反向方向上)。舉例而言，在加電時，接收器之存在可導致產生下拉電壓1105。傳輸器1110可包括用於判定下拉電壓1105之特性對應於預期由在連結之另一端處端接的接收器1115產生之特性的偵測邏輯。伴隨裝置之偵測可允許其他連結初始化步驟作出進一步進展。在沒有伴隨接收器裝置(例如，1115)經偵測為存在於連結上的情況下，傳輸裝置可轉至低功率、閒置或斷電狀態。

體現下拉電壓1105之相同單工通道在連結初始化之偵測步驟之後亦可由傳輸器1110使用，以將信號1120發送至接收器1115。此等信號可包括OS、TS及結合連結之其他組配、調適及訓練發送的其他型樣。此外，在連結初始化及訓練之後，可在此等連結單工通道之上將作用中連結狀態信號中之資料自傳輸器發送至接收器。

如上文所指出，在一些情況下，由互連技術(諸如UPI)利用之高速頻率可限制(形式上或實際上)連接兩個裝置之對應連結的實體長度。諸如轉接驅動器及重新定時器之中繼器裝置在各種應用中(諸如較大系統外觀尺寸，諸如伺服器平台)的用途變得愈來愈廣泛，從而延伸各種互連件I/O上之高速資料連結之實體長度，包括諸如USB、SATA、SAS、PCIe等之實例。圖12展示簡化方塊圖1200，其展示經提供以實施連接傳輸器1110及接收器1115之連結的轉接驅動器裝置1205。在此實例中，轉接驅動器1205之接收側連接至裝置1110之傳輸器，且轉接驅動器1205之傳輸側連接至裝置1115之接收器。轉接驅動器(例如，1205)通常為類比裝置，其在向外重新驅動信號至所意欲接收器(Rx)之前改變其接收(例如，自傳輸(Tx)裝置)之輸入信號的形狀(例如，放大)。轉接驅動器可放大其接收之信號，發送經放大(或重新驅動)之信號使其沿著連結之下一分支朝向接收裝置(例如，1115)進一步向下。此信號放大或驅動可補償長通道中之任何額外損失，該等額外損失原本可超出Tx及Rx端點之驅動程式及接收器的能力。此外，隨著I/O頻寬之增加的速度超過互連之改良的速度，歸因於平台成本約束及其他因素，對於此等延伸器裝置之需求很可能繼續增加。

以圖12之實例繼續，為了支援利用經定義接收器下拉電壓之偵測的連結狀態轉變及連結組配活動，傳輸裝置(裝置A 1110)可包括下拉偵測邏輯，其經組配以識別對應於來自存在於連結上的接收裝置之預期下拉電壓的連結上之電壓。此等下拉電壓可例如充當訊號交換中之步驟以退出偵測狀態(例如，RxDetect)，且朝向作用中連結狀態作出進一步進展。然而，包括轉接驅動器(例如，1205)可干擾並漸漸損害來自裝置B 1115之下拉電壓由伴隨裝置(裝置A 1110)偵測到的能力。舉例而言，雖然裝置B 1115之端接部的***將產生具有符合在偵測狀態監視期間由裝置A預期的下拉電壓之特性的下拉電壓，但下拉電壓通常將僅在轉接驅動器1205之傳輸側處體現，且在Tx端點1110處將為不可見的。因此，可未完成訊號交換，因為在給定下拉電壓實際上由習知轉接驅動器「截斷」的情況下，未將下拉電壓遞送至Tx端點，且Tx端點1110未察覺到存在搭配物裝置。因此，可提供經改良轉接驅動器裝置，如本文中更詳細所闡述，其可允許在經改良轉接驅動器處偵測到Rx端點之下拉電壓，且將其轉送至轉接驅動器1205之接收側處的Tx，以允許實現Tx端點1110處之Rx端點1115的偵測。

轉而參看圖13之實例的簡化方塊圖1300，說明增強型轉接驅動器1205之表示。在此實例中，除了其核心信號驅動電路1305之外，轉接驅動器1205可包括(或連接至)用以將下拉電壓(例如，1105)轉送至傳輸裝置1110的額外電路，該等下拉電壓在轉接驅動器1205之傳輸接腳處體現(歸因於裝置1115之存在)。舉例而言，轉接驅動器1205可具備下拉偵測電路1310及下拉繼電器電路1315。在一個實施中，下拉偵測電路1310可經組配以辨識對應於定義包封(例如，幅值及持續時間)之下拉電壓，如針對由連結上之接收器裝置(例如，1115)產生的下拉電壓將預期。依從性下拉電壓之偵測可導致下拉偵測邏輯1310用信號發出或以其他方式觸發下拉繼電器邏輯1315，以使得產生仿真下拉電壓1325(使用下拉繼電器電路1315)，該仿真下拉電壓展現可由 Tx端點1110(或Tx端點之偵測電路)辨識為由連結上之伴隨裝置(例如，1115)顯現的下拉電壓之特性。在此下拉偵測階段期間，連結上之轉接驅動器的存在及其提供下拉電壓(例如，1325)至傳輸器之參與過程對於端點1110、1115而言實際上可為不可見的。

以圖13之實例繼續，在一些實施中，在連結上之作用中發信(例如，在連結之上將信號1120自Tx端點1110發送至Rx端點1115)期間，可停用或結束執行轉接驅動器1205之下拉支援邏輯(例如，1310、1315)。因此，在處於作用中模式時，轉接驅動器1205可預設成其習知操作模式以使用驅動器邏輯1305將所接收之信號(例如，1120)重新驅動至單工通道上，該等單工通道將轉接驅動器1205連接至Rx端點1320。如上文所指出，用以偵測下拉1105及產生其仿真版本1325之相同單工通道用於在作用中連結狀態期間傳輸及重新驅動信號1120、1125。

在某些狀況下，互連件可提供端點，該等端點使用DC耦接電層進行操作。舉例而言，UPI及UPI端點可根據DC耦接設計實施。儘管如此，但是在一些實施中，採用AC耦接之轉接驅動器可用於連接DC耦接端點之連結上。在某些狀況下，通常可需要使用AC耦接轉接驅動器。實際上，轉接驅動器之最近進展主要集中於AC耦接設計，且相比於DC耦接替代方案，AC耦接轉接驅動器可容易於實現及受信任，以及其他考慮因素。在一個實例中，基於PCIe技術之AC耦接轉接驅動器可被用作採用DC耦接之UPI端點裝置之間的轉接驅動器。然而，利用AC耦接轉接驅動器可進一步使體現於DC耦接互連件上之下拉電壓的轉送複雜化(例如，用於連結存在偵測)。舉例而言，在連結偵測階段，傳輸裝置(Tx)可較弱地向上拉動以偵測在連結之接收器(Rx)側處是否存在低阻抗端接存在。此接收器偵測可在初始開機中或在連結重設之後執行。此等連結存在偵測方案可在將諸如轉接驅動器之作用中裝置添加至連結時遭到破壞，因為將Tx端點連接至Rx端點之通道(及轉接驅動器之使用)可不透明。在此等情況下，對於Tx而言，Rx狀態(亦即其是否存在)將為未知的。

圖14說明電路圖1400，其展示端點裝置1110之傳輸器邏輯1405與AC耦接轉接驅動器1205之接收器或輸入級之間的連接。此外，圖14說明傳輸器端點1110之偵測電路(例如，1410、1415)，其用於偵測通道1420上之接收器下拉電壓。舉例而言，在端點Tx 1110上，R_{u1_p}及R_{ui_n}(1410)為用於端點上之連結偵測的上拉電阻器。在此狀況下，假設AC耦接轉接驅動器1205係針對AC耦接之連結來設計的。在圖14中，實例下拉繼電器邏輯的一部分經展示為補充慣例AC耦接轉接驅動器設計。為了促進在轉接驅動器1205之接收器接腳處下拉電壓之產生，將電阻器R_{in2_p}及R_{in2_n}(1425)添加至AC耦接轉接驅動器設計以使得能夠在轉接驅動器處創建下拉電壓，且允許由Tx端點偵測UPI連結。在此實例中，電阻器R_{in2_p}及R_{in2_n}經提供於板上，且不在轉接驅動器晶片自身上。其他電阻器R_{in1_p}及R_{in1_n}(1430) 可提供於轉接驅動器接收器處(在AC耦接電容器1435之另一側上)，該轉接驅動器接收器與轉接驅動器1205之主要驅動器電路(例如，1440)在晶片上。下拉電阻器R_{in2_p}及R_{in2_n}(1425)可定位於AC耦接電容器(1435)之前(因為電容器1435體現為在接收器偵測階段期間的開路)。此特定實施之優勢(圖14中所示)在於其對傳統AC耦接轉接驅動器設計具有最小影響，且允許舊式AC耦接轉接驅動器藉由額外電路(例如，R_{in2_p}及R_{in2_n})利用。換言之，可添加下拉電阻器R_{in2_p}及R_{in2_n}(1425)以補充更習知轉接驅動器設計之功能性。另一方面，因為轉接驅動器之額外組件(例如，晶片外電阻器R_{in2_p}及R_{in2_n}(1425))在板上或在封裝中，所以此實例具有在通道中引入額外不連續處，增加板面積及對材料成本進行計費之潛能，以及其他實例問題。

圖15為電路圖1500，其說明對實例AC耦接轉接驅動器之接收側電路的圖14中所示的增強之替代實施。在圖15的實例中，下拉電阻器1425經設置於晶片上作為增強型轉接驅動器裝置封裝，而非設置在轉接驅動器晶片外之下拉電阻器R_{in2_p}及R_{in2_n}。因此，AC耦接電容器1430(亦即，DC阻斷電容器)亦被整合至轉接驅動器晶片中。此轉接驅動器設計可使板佈局更簡單且更緊湊(例如，藉由前述超機載組件)。然而，在一些應用中，晶片上電容器可不能夠經組配有足夠大的電容。因此，在一些情況下，額外電路可具備圖15中所示的晶片上設計，例如用以處理DC漂移相關及其他因素。

將下拉電阻器R_{in2_p}及R_{in2_n}(1425)之值添加至轉接驅動器1205之輸入(或Rx)級可經組配以不僅提供對應於經定義接收器偵測狀態之下拉電壓，而且亦可經組配以用於阻抗線匹配。電阻器R_{in1_p}及R_{in2_p}以及R_{in1_n}及R_{in2_n}表示差分對通道之兩個分支的下拉及上拉電阻器，且並行地形成至轉接驅動器之輸入處的電阻性端接。可選擇電阻器之值以使得R_{in1_p}及R_{in2_p}之並行電阻的標稱值等於由各別互連規範定義之線阻抗(例如，UPI中之42.5歐姆)；R_{in2_p}之電阻值在正確DC共同模式級之傳輸器調整範圍內；且相同值將用於R_{in1_n}及R_{in2_n}(差分對之互補分支上的電阻器)。作為一個實例，對於50歐姆線阻抗，四個轉接驅動器電阻器之電阻性值可為R_{in1_p}=R_{in2_p}=R_{in1_n}=R_{in2_n}=100歐姆，但可使用其他電阻值。

此外，可不僅針對線阻抗匹配選擇下拉電阻器1425之值，並且基於在傳輸器1110處使用之下拉偵測電路的性質。舉例而言，為了產生由傳輸器1110偵測電路偵測之較佳或經定義下拉電壓「信號」，下拉電阻器(例如，1425)及偵測電阻器(例如，1410)之電阻器值之間的較大差異可為期望的。偵測電阻器(例如，1410)R_{u1_p}及R_{d1_p}可實際上形成分壓器，其中下拉電阻器R_{in2_p}及R_{in2_n}(1425)處於偵測模式(例如，在單工通道上不存在發信時)。在不存在下拉電壓時，由傳輸器1110之偵測電路偵測之電壓可經解譯為邏輯「1」，其中下拉電壓經解譯為邏輯「0」(指示伴隨端點之存在)。此外，可選擇此等偵測電阻器R_{u1_p}及R_{d1_p}(1410)之值(例如，在千歐姆範圍中)以便對傳輸器之端接阻抗具有極小影響(且在作用中發信期間汲取極少或不汲取電流)。

在上文之實例中，低阻抗DC端接可始終存在於增強型AC耦接轉接驅動器1205之輸入處(例如，經由佈建下拉電阻器1425)。因此，增強型轉接驅動器可實際上始終處於作用中模式，以使得在連結初始化時或在重設之後，UPI Tx端點(例如，1110)始終能見到低阻抗端接，開始Tx校準，及接著傳輸訓練型樣。在沒有轉接驅動器的情況下，習知接收器偵測充當訊號交換以輔助使兩個端點同步。舉例而言，在端點裝置進入Rx偵測連結狀態時，端點可等待直至其看到線上之下拉電壓(及偵測遠端接收器端點)為止。遠端接收器端點之偵測可對應於亦進入Rx偵測(或其他對應)連結狀態之遠端接收器端點。然而，在利用增強型轉接驅動器之實施中，傳輸器端點將偵測轉接驅動器端接，且移動至後續連結狀態，其中交換訓練序列。同步兩個端點之訊號交換可接著經由交換其他連結狀態中之訓練序列而實現，以及其他實例。側接著經由訓練序列進行。

轉而參看圖16，展示電路圖1600，其說明下拉偵測電路具備諸如在圖13的實例中引入的增強型轉接驅動器。在圖16中，展示實現轉接驅動器1205之輸出級與UPI Rx端點裝置1115之間的存在偵測之電路的第一實例實施。在此實例中，電路具備轉接驅動器以允許轉接驅動器輸出偵測連結(例如，1605)上是否存在UPI Rx裝置。本質上，電路類似於UPI Tx裝置之下拉偵測邏輯中使用的電路，因為增強型轉接驅動器1205及Tx端點(例如，1110)兩者皆經組配以偵測對應於遠端端點端接之預期下拉電壓。在此特定實例中，R_{rx_p}及R_{rx_n}(1610)為Rx端點1115處之晶片上下拉端接電阻器，且(如同增強型轉接驅動器處提供之下拉邏輯一樣)，Rx端點之電阻器1610的標稱值可等於或近似於線阻抗(例如，42.5歐姆)。

轉接驅動器1205之下拉電壓偵測電路可包括上拉電阻器R_{u2_p}及R_{u2_n}(1615)，其在此實例中在轉接驅動器晶片1205內部。在一個實施中，轉接驅動器上拉電阻器R_{u2_p}及R_{u2_n}(1615)可具有相對較高的電阻器值(例如，在千歐姆範圍中)。另外，轉接驅動器1205之下拉電壓偵測電路可進一步包括電阻器R_{d2_p}及R_{d2_n}(1620)及R_{2_n}及R_{2_p}(在1625處)，其連同上拉電阻器R_{u2_p}及R_{u2_n}(1615)一起形成電阻性分壓器或階梯。轉接驅動器下拉電壓偵測電路中之電阻器網路可防止DC電壓在接收器端點處之低阻抗端接不存在時超過定義最大位準。R_{2_p}及R_{2_n}可提供於板上，與DC阻斷電容器(在1625處)並行地添加以在偵測模式期間提供DC路徑。舉例而言，在偵測模式中(且在不存在通道1605上之高速發信的情況下)時，電容器可充當開路，其中R_{2_p}及R_{2_n}提供在電容器周圍的DC路徑。在某些狀況下，R_{2_p}及R_{2_n}之電阻可相對較高(例如，在千歐姆範圍中)，以使得其對作用中狀態高速信號具有極少影響(類似於穿越於電容器之上的AC信號(其類似於在高速發信期間的短路))。在某些狀況下，電阻器R_{2_p}及R_{2_n}以及對應DC阻斷電容器可在轉接驅動器晶片1205之外提供，其中剩餘下拉偵測電路(例如，1615、1620)提供於晶片之外。或者，DC阻斷電容器及平行的電阻器(在1625處)可被整合至轉接驅動器設計中，其中另一下拉偵測電路用以簡化板佈局，以及其他考慮因素。

如應瞭解，遠端端接可能並不始終存在於轉接驅動器1205之接收器接腳處。舉例而言，在諸如熱插拔之實施中，Rx端點裝置有時可不存在於線上，使通道上之轉接驅動器的使用變複雜。在不存在遠端端點(例如，在熱插拔情形中)時，Tx端點將一直試圖繼續進行初始化，但將始終不合格(歸因於下游遠端接收器端點之不存在),從而導致誤差之報告(例如，至系統管理軟體)。為了更適當地處理此情形，可將偵測狀態自轉接驅動器之輸出級轉送至轉接驅動器之輸入，以使得Tx端點可正確地偵測遠端Rx端點之存在，諸如在圖13的實例中。

如圖16之實例中所示，轉接驅動器1205之下拉偵測邏輯可包括偵測控制電路DET_{2_p}及DET_{2_n}(1630)。在對應於遠端接收器端接之下拉電壓由轉接驅動器1205之下拉偵測邏輯偵測到的情況下，可導致偵測控制電路DET_{2_p}及DET_{2_n}(1630)產生下拉偵測信號。可將下拉偵測信號傳遞至轉接驅動器1205之接收側處的下拉繼電器邏輯。舉例而言，轉而參看圖17，展示電路圖1700，其包括在轉接驅動器1205處之下拉電阻器1425(類似於圖14至圖15之實例)，且包括耦接至轉接驅動器1205之偵測控制電路DET_{2_p}及DET_{2_n}(1630)以選擇性地「啟動」或「啟用」轉接驅動器1205 之下拉電阻器1425的開關邏輯1705。

在此實例中，在轉接驅動器之輸出級偵測到Rx端點之存在時，將下拉偵測信號饋送至開關邏輯1705以接通開關S_P及S_n，且又建立經由下拉電阻器1425至「下拉」電流之DC電流路徑。此情形導致在轉接驅動器輸入接腳處出現電壓階躍，且此電壓階躍沿著通道1420向下傳播至Tx端點1110之輸出接腳(及下拉電壓偵測邏輯)。在給定下拉電阻器1425及AC耦接電容器1435之定向的情況下，接通開關S_P及S_n將產生與對應於轉接驅動器電阻器R_{u1_p}及R_{u1_n}、R_{in1_p}及R_{in1_n}及R_{in2_p}及R_{in_n}以及AC耦接電容器1435之值的電阻器-電容器(RC)時間常數相稱的電壓階躍。舉例而言，在轉接驅動器1205之接收接腳處產生(及在Tx端點1110之輸出接腳處偵測到)的電壓最終將歸因於RC時間常數之性質而返回至V_{cc_EndPoint}。

因此，為了產生具有能夠解譯為遠端接收器端接之下拉電壓的特性之電壓階躍，可選擇轉接驅動器電阻器及AC耦接電容器1435之適當值以得到實現此電壓階躍之時間常數。在此等實施中，可選擇電容器及電阻器之值，以使得時間常數足夠長以完成Rx偵測及開始初始化。舉例而言，在一些實施中，可定義Rx偵測狀態以使得在最小時間持續時間內存在(及偵測到)下拉電壓時出現肯定偵測。因此，可選擇時間常數以對應於Rx偵測狀態之定義。在接收器裝置端接被成功地轉送至轉接驅動器1205之上的傳輸端點1110時，可繼續進一步進展，且可完成剩餘初始化步驟。在一些情況下，此等後續初始化步驟可不再涉及接收器偵測，且可允許關閉Tx端點(及轉接驅動器)中之下拉電壓偵測電路。

在一些實施中，在完成偵測狀態且轉變至發信狀態(例如，後續組配連結狀態或作用中連結狀態)之後，可「接通」用於阻抗匹配之轉接驅動器1205之電阻器(例如，1430)，因為經由傳入高速信號「短接」AC耦接電容器。在一個實例中，轉接驅動器1205可具備電閒置偵測，該電閒置偵測能夠感測傳輸之高速資料的幅值。此邏輯可用以接通轉接驅動器1205(包括阻抗匹配端接部)之主要驅動器電路(例如，1440)以允許轉接驅動器1205自下拉偵測及繼電器模式完全轉變至其核心信號重新驅動模式。此外，開關S_P、S_n可接著在初始化完成時閉合。

雖然圖17之實例展示晶片外(及機載)之AC耦接/DC阻斷電容器1435，但替代設計可提供在封裝中或晶片上之DC阻斷電容器1435。在電容器在晶片上之情況下，可提供DC漂移校正電路及其他組件。

轉而參看圖18，展示電路圖1800，其類似於結合圖17之實例所展示及描述之電路圖。在圖18的實例中，可由轉接驅動器1205使用直接DC路徑偵測以用於將Rx端點偵測轉送至對應Tx端點(例如，1110)。在此狀況下，在轉接驅動器之輸出級偵測到Rx端點之存在時，偵測控制電路DET_{2_p}及DET_{2_n}(1630)可再次產生下拉偵測信號以接通開關S_P及S_n，從而導致在R_{u1_p}及R_{in2_p}與R_{u1_n}及R_{in2_n}之間建立 DC電流路徑，且導致在轉接驅動器1205之輸入接腳處體現實質上穩定之下拉電壓。下拉電壓傳播至Tx端點之輸出接腳，其觸發Tx端點中之偵測電路，好像在轉接驅動器之輸入處存在接收器DC低阻抗一樣。如同前述實例一樣，下拉電壓之偵測可允許繼續進行進一步連結初始化步驟。此外，在圖18中所示之實例中，開關邏輯1705及對應下拉電阻器1425中的每一者可在晶片上或封裝上具備轉接驅動器電路1440。在某些狀況下，此情形可導致亦在晶片上佈建具有剩餘轉接驅動器下拉繼電器邏輯之AC耦接電容器1435，以及其他實例。

應瞭解，可在高性能互連件中提供其他細節及特徵，該高性能互連件包括利用光學連結以延伸實體通道之實施。舉例而言，通道的一部分可為光學通道，而非電通道。舉例而言，多個轉接驅動器可串列地提供，且轉接驅動器之間的通道的一部分可為光學通道。在轉接驅動器之「鏈」的狀況下，鏈中之每一轉接驅動器可擁有下拉偵測及下拉繼電器邏輯以允許由端點接收器之端接產生的下拉電壓經由鏈傳播至端點傳輸器，這與上文之實例一致。此外，諸如UPI之高性能互連件(HPI)可應用在美國專利申請案第14/060,191號中所描述之一或多個特徵及原理，該專利申請案之標題為「高性能互連件」，其以引用之方式併入本文中。

UPI可併入於任何多種計算裝置及系統中，包括大型機、伺服器系統、個人電腦、行動電腦(諸如平板電腦、智慧型電話、個人數位系統等)、智慧型電氣設備、遊戲或娛樂控制台及機上盒，以及其他實例。舉例而言，參看圖19，描繪包括多核心處理器之計算系統的方塊圖之實施例。處理器1900包括任何處理器或處理裝置，諸如微處理器、嵌入式處理器、數位信號處理器(DSP)、網路處理器、手持型處理器、應用處理器、共處理器、系統單晶片(SOC)或其他裝置，以執行程式碼。在一個實施例中，處理器1900包括至少兩個核心，即核心1901及1902，該等兩個核心可包括不對稱核心或對稱核心(所說明實施例)。然而，處理器1900可包括可為對稱或不對稱的任何數目個處理元件。

在一個實施例中，處理元件指支援軟體執行緒的硬體或邏輯。硬體處理元件之實例包括：執行緒單元、執行緒時槽、執行緒、程序單元、內容脈絡、內容脈絡單元、邏輯處理器、硬體執行緒、核心及/或任何其他元件，其能夠保持針對處理器的狀態，諸如執行狀態或架構狀態。換言之，在一個實施例中，處理元件指能夠獨立地與諸如軟體執行緒、作業系統、應用程式或其他程式碼的程式碼相關聯的任何硬體。實體處理器(或處理器插口)通常指積體電路，其潛在地包括任何數目個其他處理元件，諸如核心或硬體執行緒。

核心常常指位於積體電路上之能夠維持獨立架構狀態的邏輯，其中每一獨立維持之架構狀態與至少一些專用執行資源相關聯。與核心形成對比，硬體執行緒通常指位於積體電路上的能夠維持獨立架構狀態之任何邏輯，其中獨立維持之架構狀態共用對執行資源的存取。如可看出，當某些資源經共用且其他資源專用於架構狀態時，硬體執行緒與核心的命名法之間的線重疊。又常常地，核心及硬體執行緒由作業系統檢視作為個別邏輯處理器，其中作業系統能夠個別地排程對每一邏輯處理器進行的操作。

如在圖19中說明，實體處理器1900包括兩個核心，即核心1901及1902。此處，核心1901及1902被視為對稱核心，亦即，具有相同組配、功能單元及/或邏輯的核心。在另一實施例中，核心1901包括無序處理器核心，而核心1902包括有序處理器核心。然而，核心1901及1902可個別地選自任何類型之核心，諸如本機核心、軟體管理核心、經調適以執行本機指令集架構(ISA)的核心、經調適以執行轉譯指令集架構(ISA)之核心、共同設計之核心，或其他已知核心。在異質核心環境(亦即，不對稱核心)中，某形式之轉譯(此二進位轉譯)可用以在一個或兩個核心上排程或執行程式碼。又對於進一步論述，說明於核心1901中之功能單元在下文更詳細地描述，此係因為核心1902中之單元在所描繪之實施例中以類似方式操作。

如所描繪，核心1901包括兩個硬體執行緒1901a及1901b，該等硬體執行緒亦可被稱作硬體執行緒時槽1901a及1901b。因此，諸如作業系統之軟體實體在一個實施例中潛在地將處理器1900視為四個單獨處理器，亦即，能夠同時執行四個軟體執行緒的四個邏輯處理器或處理元件。如上文間接地提到，第一執行緒與架構狀態暫存器 1901a相關聯，第二執行緒與架構狀態暫存器1901b相關聯，第三執行緒可與架構狀態暫存器1902a相關聯，且第四執行緒可與架構狀態暫存器1902b相關聯。此處，架構狀態暫存器(1901a、1901b、1902a及1902b)中之每一者可被稱作處理元件、執行緒時槽或執行緒單元，如上文所描述。如所說明，架構狀態暫存器1901a在架構狀態暫存器1901b中複寫，因此針對邏輯處理器1901a及邏輯處理器1901b的個別架構狀態/內容脈絡能夠被儲存。在核心1901中，諸如分配器及重命名區塊1930中之指令指標及重命名邏輯的其他較小資源亦可經複寫用於執行緒1901a及1901b。諸如重排序/引退單元1935中之重新排序緩衝器、ILTB 1920、載入/儲存緩衝器及佇列的一些資源可經由分割共用。潛在地完全共用諸如通用內部暫存器、頁表基址暫存器、低位準資料快取及資料TLB 1915、執行單元1940及無次序單元1935之部分之其他資源。

處理器1900常常包括其他資源，該等資源可經充分共用、經由分割共用，或由處理元件專用/專用於處理元件。在圖19中，說明具有處理器之例示性邏輯單元/資源的純粹例示性處理器的實施例。應注意，處理器可包括或省略此等功能單元中的任一者，以及包括任何其他已知功能單元、邏輯或並未描繪的韌體。如所說明，核心1901包括簡化代表性無序(out-of-order；OOO)處理器核心。但在不同實施例中可利用有序處理器。OOO核心包括用以預測待執行/採用之分支的分支目標緩衝器1920，以及用以儲存用於指令之位址轉譯條目的指令轉譯緩衝器(I-TLB)1920。

核心1901進一步包括耦接至提取單元1920以解碼所提取元素之解碼模組1925。在一個實施例中，提取邏輯包括分別與執行緒時槽1901a、1901b相關聯的個別定序器。通常，核心1901與第一ISA相關聯，其定義/指定可在處理器1900上執行之指令。常常，為第一ISA之部分的機器程式碼指令包括指令之一部分(被稱作作業碼)，其參考/指定待執行的指令或操作。解碼邏輯1925包括自其作業碼辨識出此等指令並在管道中傳遞經解碼指令以供由第一ISA定義之處理的電路。舉例而言，如下文更詳細地論述，解碼器1925在一個實施例中包括經設計或經調適以辨識特定指令諸如交易指令的邏輯。作為由解碼器1925進行之辨識的結果，架構或核心1901採用特定預定義動作以執行與適當指令相關聯之任務。重要的是請注意，本文中所描述之任務、區塊、操作及方法中的任一者可回應於單一或多個指令而執行；指令中的一些可為新指令或舊指令。請注意，在一個實施例中，解碼器1926辨識同一ISA(或其子集)。作為替代方案，在異質核心環境中，解碼器1926辨識第二ISA(第一ISA的子集或截然不同之ISA)。

在一個實例中，分配器及重命名器區塊1930包括分配器以預留資源，諸如用以儲存指令處理結果之暫存器檔案。然而，執行緒1901a及1901b潛在地具有無序執行能力，其中分配器及重命名器區塊1930亦預留其他資源，諸如用以追蹤指令結果之重排序緩衝器。單元1930亦可包括暫存器重命名器以將程式/指令參考暫存器重命名至處理器1900內部的其他暫存器。重排序/引退單元1935包括組件(諸如上文所提及的重排序緩衝器、載入緩衝器及出處緩衝器)以支援無序執行及無序執行之指令的稍後有序引退。

排程器及執行單元區塊1940在一個實施例中包括排程器單元以在執行單元上排程指令/操作。舉例而言，浮點指令在具有可用浮點執行單元之執行單元的一埠上排程。與執行單元相關聯之暫存器檔案亦經包括以儲存資訊指令處理結果。例示性執行單元包括浮點執行單元、整數執行單元、跳轉執行單元、載入執行單元、儲存執行單元及其他已知執行單元。

低階資料快取記憶體及資料轉譯緩衝器(D-TLB)1950耦接至執行單元1940。資料快取記憶體用以儲存新近使用/經操作之元素(諸如，資料運算元)，該等元素潛在地保持在記憶體一致性狀態下。D-TLB儲存新近虛擬/線性位址至實體位址的轉譯。作為特定實例，處理器可包括頁表結構以將實體記憶體斷開成多個虛擬頁。

此處，核心1901及1902共用對較高階或更高階(further-out)快取記憶體(諸如，與晶片上介面1910相關聯之二階快取記憶體)之存取。請注意，較高階或更高階指自執行單元增加或變得更遠離執行單元之快取記憶體層級。在一個實施例中，較高階快取記憶體為末階資料快取記憶體(處理器1900上的記憶體階層中的最末快取記憶體)，諸如第二或第三階資料快取記憶體。然而，較高階快取記憶體並非如此受限，此是由於其可與指令快取記憶體相關聯或包括指令快取記憶體。追蹤快取記憶體(一類型之指令快取記憶體)替代地可在解碼器1925之後耦接以儲存最近解碼之追蹤。此處，指令潛在地指巨型指令(亦即，由解碼器辨識之通用指令)，其可被解碼成多個微指令(微操作)。

在所描繪組配中，處理器1900亦包括晶片上介面模組1910。歷史上，在下文更詳細地描述之記憶體控制器已包括於在處理器1900外部的計算系統中。在此情境下，晶片上介面1910將與諸如以下各者的在處理器1900外部的裝置通訊：系統記憶體1975、晶片組(常常包括記憶體控制器集線器以連接至記憶體1975，及I/O控制器集線器以連接周邊裝置)、記憶體控制器集線器、北橋或其他積體電路。且在此情境下，匯流排1905可包括任何已知互連，諸如多分路匯流排、點對點互連、串列互連、並行匯流排、一致性(例如，快取記憶體一致性)匯流排、分層協定架構、差分匯流排及GTL匯流排。

記憶體1975可專用於處理器1900或與系統中之其他裝置共用。數種類型之記憶體1975的常見實例包括DRAM、SRAM、非依電性記憶體(NV記憶體)及其他已知儲存裝置。應注意，裝置1980可包括圖形加速器、耦接至記憶體控制器集線器之處理器或卡、耦接至I/O控制器集線器之資料儲存器、無線收發器、快閃裝置、音訊控制器、網路控制器或其他已知裝置。

然而，最近，由於更多邏輯及裝置整合於諸如 SOC的單一晶粒上，因此此等裝置中之每一者可併入於處理器1900上。舉例而言，在一個實施例中，記憶體控制器集線器與處理器1900在同一封裝體及/或晶粒上。此處，核心的一部分(核心上部分)1910包括用於與諸如記憶體1975或圖形裝置1980之其他裝置介接的一或多個控制器。包括用於與此等裝置介接之互連件及控制器的組配常常被稱作核心上組配(或非核心組配)。作為一實例，晶片上介面1910包括用於晶片上通訊之環形互連件，及用於晶片外通訊的高速串列點對點連結1905。又，在SOC環境中，甚至更多裝置(諸如網路介面、共處理器、記憶體1975、圖形處理器1980及任何其他已知電腦裝置/介面)可整合於單一晶粒或積體電路上以提供具有高功能性及低電力消耗的小型外觀尺寸。

在一個實施例中，處理器1900能夠執行編譯程式、最佳化及/或轉譯器程式碼1977以編譯、轉譯及/或最佳化應用程式碼1976，以支援本文中所描述之設備及方法或與其介接。編譯程式常常包括程式或程式集合以將原始本文/程式碼轉譯成目標本文/程式碼。通常，程式/應用程式碼藉由編譯程式的編譯以多個階段及多個遍次進行，以將高階程式設計語言程式碼轉換成低階機器或組合語言程式碼。又，單一遍次編譯程式可仍用於簡單編譯。編譯程式可利用任何已知編譯技術並執行任何已知編譯程式操作，諸如詞彙分析、預處理、剖析、語義分析、程式碼產生、程式碼轉換及程式碼最佳化。

較大編譯程式常常包括多個階段，但最常見地此等階段包括於兩個通用階段內：(1)前端，亦即大體而言語法處理、語義處理及一些轉換/最佳化可發生之處，及(2)後端，亦即大體上分析、轉換、最佳化及程式碼產生發生之處。一些編譯程式指中間編譯程式，其說明編譯程式之前端與後端之間的描繪的模糊化。因此，對編譯程式之***、關聯、產生或其他操作的提及可發生於前述階段或遍次中之任一者中以及編譯程式的任何其他已知階段或遍次中。作為例示性實例，編譯程式在一或多個編譯階段中潛在地***操作、呼叫、函式等，諸如在編譯之前端階段中***呼叫/操作，且接著在變換階段期間將呼叫/操作變換成較低層級程式碼。應注意，在動態編譯期間，編譯程式之程式碼或動態最佳化程式碼可***此等操作/調用，以及在執行階段期間最佳化程式碼以供執行。作為特定例示性實例，二元程式碼(已編譯程式碼)在執行階段期間可經動態最佳化。此處，程式碼可包括動態最佳化程式碼、二元程式碼或其組合。

類似於編譯程式，諸如二元轉譯程式之轉譯程式靜態或動態地轉譯程式碼以最佳化及/或轉譯程式碼。因此，對程式碼、應用程式碼、程式碼或其他軟體環境之執行的參考可指：(1)動態或靜態地執行編譯程式程式、最佳化程式碼最佳化程式或轉譯程式以編譯程式碼、維持軟體結構、執行其他操作、最佳化程式碼，或轉譯程式碼；(2)、執行包括操作/調用之主要程式碼諸如已經最佳化/編譯的應用程式碼；(3)執行與主要程式碼相關聯的諸如庫之其他程式碼以保持軟體結構、執行其他軟體相關操作或最佳化程式碼；或(4)其組合。

現參看圖20，展示了多核心處理器之一實施例的方塊圖。如圖20之實施例中所示，處理器2000包括多個域。具體言之，核心域2030包括多個核心2030A至2030N，圖形域2060包括具有媒體引擎2065之一或多個圖形引擎，以及系統代理域2010。

在各種實施例中，系統代理域2010處置功率控制事件及功率管理，以使得域2030及2060之個別單元(例如核心及/或圖形引擎)可獨立地控制以根據給定單元中正在發生的活動(或不活動)而在適當功率模式/等級(例如，主動式、渦輪、睡眠、休眠、深睡眠或其他進階組配功率介面式狀態)下動態地操作。域2030及2060中之每一者可在不同電壓及/或功率下操作，且此外，域內之個別單元各自可能在獨立頻率及電壓下操作。應注意，儘管僅展示具有三個域，但應理解，本發明之範疇在此方面並無限制，且其他實施例中可存在額外域。

如圖所示，除各種執行單元及額外處理元件以外，每一核心2030進一步包括低階快取記憶體。此處，各種核心彼此耦接且耦接至由末級快取記憶體(LLC)2040A至2040N的多個單元或片段形成的共用快取記憶體；此等LLC常常包括儲存及快取控制器功能性且在核心當中以及可能在圖形引擎當中共用。

如所見，環形互連件2050將核心耦接在一起，且經由多個環形擋板2052A至2052N(各自處於核心與LLC片段之間的耦接處)來提供核心域2030、圖形域2060與系統代理電路2010之間的互連。如圖20中所見，互連件2050用以攜載各種資訊，包括位址資訊、資料資訊、應答資訊以及窺探/無效資訊。儘管說明環形互連件，但可利用任何已知的晶粒上互連件或網狀架構。作為例示性實例，可以類似方式利用如上文所述之網狀架構中的一些(例如，另一晶粒上互連件、晶片上系統網狀架構(OSF)、進階微控制器匯流排架構(AMBA)互連件、多維網狀物網狀架構，或其他已知互連架構)。

如進一步所描繪，系統代理域2010包括顯示引擎2012，其用以提供對相關聯顯示器的控制及至相關聯顯示器之介面。系統代理域2010可包括其他單元，諸如：提供至系統記憶體(例如，用多個DIMM實施之DRAM)之介面的整合式記憶體控制器2020；用以執行記憶體一致性操作的一致性邏輯2022。多個介面可存在以實現處理器與其他電路系統之間的互連。舉例而言，在一個實施例中，提供至少一個直接媒體介面(DMI)2016介面，以及一或多個PCIe^TM介面2014。顯示引擎及此等介面通常經由PCIe^TM橋2018耦接至記憶體。再此外，為了提供其他代理(諸如額外處理器或其他電路系統)之間的通訊，可提供一或多個其他介面。

現參看圖21，展示根據本發明之實施例的第二系統2100之方塊圖。如圖21中所示，多處理器系統2100為點對點互連系統，且包括經由點對點互連件2150耦接之第一處理器2170及第二處理器2180。處理器2170及2180中之每一者可為某一版本之處理器。在一個實施例中，2152及2154為串列點對點一致性互連網狀架構的部分，諸如高性能架構。結果，本文中所描述的概念可實施於UPI架構內。

雖然僅展示兩個處理器2170、2180，但應理解，本發明之範疇不限於此。在其他實施例中，一或多個額外處理器可存在於給定處理器中。

展示處理器2170及2180，其分別包括整合式記憶體控制器單元2172及2182。處理器2170亦包括點對點(P-P)介面2176及2178作為其匯流排控制器單元之一部分；類似地，第二處理器2180包括P-P介面2186及2188。處理器2170、2180可使用P-P介面電路2178、2188經由點對點(P-P)介面2150交換資訊。如圖21中所展示，IMC 2172及2182將處理器耦接至各別記憶體(亦即，記憶體2132及記憶體2134)，其可為本端附接至各別處理器之主記憶體之部分。

處理器2170、2180各自使用點對點介面電路2176、2194、2186、2198經由個別P-P介面2152、2154與晶片組2190交換資訊。晶片組2190亦沿著高性能圖形互連件2139經由介面電路2192與高性能圖形電路2138交換資訊。

共用快取記憶體(未圖示)可包括於兩個處理器中之任一者中或在兩個處理器外部；又經由P-P互連件與處理器連接，使得可將兩個處理器中之任一者或兩者之本端快取記憶體資訊儲存於共用快取記憶體中(若處理器置放於低功率模式中)。

晶片組2190可經由介面2196耦接至第一匯流排2116。在一個實施例中，第一匯流排2116可為周邊組件互連(PCI)匯流排，或諸如PCI高速匯流排或另一第三代I/O互連件匯流排之匯流排，但本發明之範疇不限於此。

如圖21中所展示，各種I/O裝置2114連同匯流排橋2118一起耦接至第一匯流排2116，該匯流排橋將第一匯流排2116耦接至第二匯流排2120。在一個實施例中，第二匯流排2120包括低接腳計數(LPC)匯流排。在一個實施例中，包括(例如)以下各者的各種裝置耦接至第二匯流排2120：鍵盤及/或滑鼠2122、通訊裝置2127及儲存單元2128(諸如磁碟機或常常包括指令/程式碼及資料2130的其他大容量儲存裝置)。此外，音訊I/O 2124經展示耦接至第二匯流排2120。應注意，在所包括之組件及互連架構改變的情況下，其他架構係可能的。舉例而言，替代圖21的點對點架構，系統可實施多分接頭匯流排或其他此類架構。

雖然已關於有限數目個實施例描述了本文中之概念，但熟習此項技術者將瞭解自本發明的眾多修改及變化。希望隨附申請專利範圍涵蓋如屬於本發明之真實精神及範疇內的所有此等修改及變化。

設計可經歷各種階段，自建立至模擬至製造。表示設計之資料可用多種方式表示設計。首先，如在模擬中可用的，可使用硬體描述語言(HDL)或另一功能描述語言來表示硬體。另外，可在設計程序之一些階段處產生具有邏輯及/或電晶體閘之電路層級模型。此外，在某一階段，大部分設計達到表示各種裝置在硬體模型中之實體置放的資料之層級。在使用習知半導體製造技術之狀況下，表示硬體模型之資料可為指定各種特徵在用於用以產生積體電路之遮罩的不同遮罩層上之存在或不存在的資料。在一些實施中，此資料可以諸如圖形資料系統II(GDS II)、打開圖片系統互換標準(OASIS)或類似格式的資料庫檔案格式而加以儲存。

在一些實施中，在其他實例中，基於軟體之硬體模型及HDL及其他功能描述語言物件可包括暫存器傳送語言(RTL)檔案。此等物件可為機器可剖析的，以使得設計工具可接受HDL物件(或模型)、剖析HDL物件以獲得所描述硬體之屬性且自物件判定實體電路及/或晶片上佈局。設計工具之輸出可用以製造實體裝置。舉例而言，設計工具可自HDL物件(諸如，在可經實施以便實現HDL物件中所模型化之系統的其他屬性中，匯流排寬度、暫存器(包括大小及類型)、記憶體區塊、實體連結路徑、網狀架構拓撲)判定各種硬體及/或韌體元件的組配。設計工具可包括用於判定系統單晶片(SoC)及其他硬體裝置之拓撲及網狀架構組配的工具。在一些例子中，HDL物件可用作為用於開發可藉由製造裝備使用以製造所描述硬體的模型及設計檔案之基礎。實際上，可提供HDL物件本身以作為至用以產生所描述硬體的製造系統軟體的輸入。

在設計之任何表示中，資料可儲存於任何形式之機器可讀媒體中。記憶體或磁性或光學儲存裝置(諸如，光碟)可為用以儲存資訊之機器可讀媒體，該資訊係經由經調變或以其他方式產生以傳輸此資訊之光波或電波傳輸。當傳輸指示或攜載程式碼或設計之電載波時，就執行電信號之複製、緩衝或重新傳輸而言，產生新副本。因此，通訊提供者或網路提供者可至少臨時將體現本發明之實施例之技術的物件(諸如，編碼成載波之資訊)儲存於有形機器可讀媒體上。

如本文所使用之模組係指硬體、軟體及/或韌體之任何組合。作為一實例，模組包括與非暫時性媒體相關聯之硬體(諸如，微控制器)，該非暫時性媒體儲存經調適以由微控制器執行之程式碼。因此，在一個實施例中，對模組之參考指硬體，具體言之，該硬體經組配以辨識及/或執行待保持於非暫時性媒體上之程式碼。此外，在另一實施例中，對模組之使用係指包括程式碼之非暫時性媒體，具體言之，該程式碼經調適以由微控制器執行以執行預定操作。且因為可進行推斷，因此在又一實施例中，術語模組(在此實例中)可指微控制器及非暫時性媒體之組合。常常，說明為單獨邊界之模組邊界通常變化且有可能重疊。舉例而言，第一模組及第二模組可共用硬體、軟體、韌體或其組合，同時有可能保持一些獨立硬體、軟體或韌體。在一實施例中，術語邏輯之使用包括硬體，諸如電晶體、暫存器或其他硬體，諸如可規劃邏輯裝置。

在一個實施例中，片語「經組配以」之使用指配置、放在一起、製造、供出售、引入及/或設計設備、硬體、邏輯或元件以執行所指明或所判定任務。在此實例中，若並未在操作中之設備或其元件經設計、耦接及/或互連以執行該所指明任務，則該設備或其元件仍「經組配以」執行所指明任務。作為純粹例示性實例，邏輯閘可在操作期間提供0或1。但「經組配以」提供啟用信號至時脈的邏輯閘不包括可提供1或0的每個可能邏輯閘。實情為，邏輯閘極為以某一方式耦接的邏輯閘，以使得在操作期間1或0輸出將啟用時脈。再一次應注意，術語「經組配以」之使用並不需要操作，而實情為，集中於設備、硬體及/或元件之潛伏狀態，其中在潛伏狀態下，設備、硬體及/或元件經設計以在設備、硬體及/或元件正操作時執行特定任務。

此外，在一實施例中，片語「能夠」及或「可操作以」之使用係指某一設備、邏輯、硬體及/或元件，其係按使得能夠按指定方式使用設備、邏輯、硬體及/或元件之方式設計。應注意，如上文所提及，在一個實施例中，以、能夠或可操作以之使用指設備、邏輯、硬體及/或元件之潛在狀態，其中該設備、邏輯、硬體及/或元件並未在操作中，但其係以使得能夠以指定方式使用設備之方式進行設計。

如本文所使用，值包括數字、狀態、邏輯狀態或二進位邏輯狀態之任何已知表示。常常，邏輯位準、邏輯值(logic value)或邏輯值(logical value)之使用亦被稱作1及0，其簡單地表示二進位邏輯狀態。舉例而言，1係指高邏輯位準且0係指低邏輯位準。在一實施例中，諸如電晶體或快閃記憶體胞元之儲存裝置胞元可能能夠保持單一邏輯值或多個邏輯值。然而，已使用電腦系統中之值之其他表示。舉例而言，十進位數字十亦可表示為二進位值1010及十六進位字母A。因此，值包括能夠保留在電腦系統中之資訊的任何表示。

此外，可藉由值或值之部分來表示狀態。作為一實例，諸如邏輯一之第一值可表示預設或初始狀態，而諸如邏輯零之第二值可表示非預設狀態。另外，在一實施例中，術語重設及設定分別係指預設及經更新值或狀態。舉例而言，預設值潛在地包括高邏輯值(亦即重設)，而更新值潛在地包括低邏輯值(亦即設置)。應注意，可利用值之任何組合來表示任何數目個狀態。

上文所闡述之方法、硬體、軟體、韌體或程式碼集合之實施例可經由可由處理元件執行的儲存於機器可存取、機器可讀、電腦可存取或電腦可讀媒體上之指令或程式碼來實施。非暫時性機器可存取/可讀媒體包括提供(亦即，儲存及/或傳輸)呈由諸如電腦或電子系統之機器可讀之形式的資訊的任何機構。舉例而言，非暫時性機器可存取媒體包括隨機存取記憶體(RAM)，諸如靜態RAM(SRAM)或動態RAM(DRAM)；ROM；磁性或光學儲存媒體；快閃記憶體裝置；電儲存裝置；光學儲存裝置；聲學儲存裝置；用於保持自暫時性(傳播)信號(例如，載波、紅外線信號、數位信號)接收之資訊的其他形式之儲存裝置；等，該等非暫時性機器可存取媒體應區別於非暫時性媒體，非暫時性媒體可自非暫時性機器可存取媒體接收資訊。

用以規劃邏輯以執行本發明之實施例的指令可儲存於系統中之記憶體(諸如，DRAM、快取記憶體、快閃記憶體或其他儲存裝置)內。此外，該等指令可經由網路或藉助於其他電腦可讀媒體來散佈。因此，機器可讀媒體可包括用於儲存或傳輸呈可由機器(例如，電腦)讀取之形式之資訊的任何機制，但不限於磁碟片、光碟、緊密光碟、唯讀記憶體(CD-ROM)及磁光碟、唯讀記憶體(ROM)、隨機存取記憶體(RAM)、可抹除可規劃唯讀記憶體(EPROM)、電可抹除可規劃唯讀記憶體(EEPROM)、磁卡或光學卡、快閃記憶體或用於在網際網路上經由電、光學、聲學或其他形式之傳播信號(例如，載波、紅外線信號、數位信號等)傳輸資訊中使用的有形的機器可讀儲存裝置。因此，電腦可讀媒體包括適合於以可由機器(例如，電腦)讀取之形式儲存或傳輸電子指令或資訊的任何類型之有形機器可讀媒體。

以下實例係關於根據本說明書之實施例。一或多個實施例可提供一種方法、系統、機器可讀儲存裝置、機器可讀媒體及設備，其包括：一轉接驅動器裝置，其用以自一第一裝置接收信號，且在一差分鏈路上將該等信號轉發至一第二裝置；偵測電路，其用以藉由偵測自該第二裝置於該連結上之端接產生的一下拉電壓，偵測該連結上之該第二裝置之存在；以及下拉繼電器電路，其用以回應於偵測到該連結上之該第二裝置的存在而在接腳上產生該第二裝置之該下拉電壓的一仿真版本以連接至該第一裝置。

在一個實例中，該仿真電壓對應於可由該第一裝置識別以判定在該連結上存在該第二裝置之一電壓。

在一個實例中，該仿真電壓對應於針對一接收器偵測連結狀態定義之一電壓。

在一個實例中，該仿真電壓將導致自該接收器偵測連結狀態至定義於一連結狀態機中之另一連結狀態之一轉變。

在一個實例中，該另一連結狀態包含在進入一作用中連結狀態之前的另一連結訓練狀態。

在一個實例中，該轉接驅動器裝置中斷在該連結上該下拉電壓自該第二裝置至該第一裝置之電氣式傳播。

在一個實例中，該轉接驅動器裝置包含一AC耦接轉接驅動器，且該等第一及第二裝置中的每一者包含DC耦接裝置。

在一個實例中，該下拉電壓及該仿真下拉電壓中的每一者包含DC電壓。

在一個實例中，該仿真下拉電壓包含具有一對應時間常數之一電壓脈衝。

在一個實例中，該仿真下拉電壓包含一實質上穩定的DC信號。

在一個實例中，在該轉接驅動器之一接收側上提供一第一AC耦接電容器，且在該轉接驅動器之一傳輸側上提供一第二AC耦接電容器。

在一個實例中，該等第一及第二AC耦接電容器中的至少一者被整合於該轉接驅動器裝置中。

在一個實例中，該下拉繼電器電路包含用以產生該電壓之兩個或兩個以上下拉電阻器，及使得能夠回應於使用該偵測電路對該第二裝置之該下拉電壓的該偵測而產生該仿真下拉電壓之對應開關。

在一個實例中，該下拉繼電器電路耦接至該偵測電路。

在一個實例中，該第二AC耦接電容器包含兩個或兩個以上電容器，且該偵測電路包含兩個或兩個以上上拉電阻器、用以形成具有該等兩個或兩個以上上拉電阻器之一分壓器的兩個或兩個以上第二電阻器，及與該等兩個或兩個以上第二AC耦接電容器並聯連接以在一偵測模式期間提供圍繞該等第二AC耦接電容器之一DC路徑的兩個或兩個以上特定電阻器。

在一個實例中，該分壓器導致回應於該下拉電壓之偵測而產生一信號以啟用該下拉繼電器電路。

在一個實例中，該偵測電路及下拉繼電器電路中之一者的至少一部分經設置於該轉接驅動器裝置之晶片外。

在一個實例中，該偵測電路及該下拉繼電器電路經設置於該轉接驅動器裝置之晶片上。

一或多個實施例可提供一種方法、系統、機器可讀儲存裝置、機器可讀媒體及設備，其包括：AC耦接轉接驅動器電路，其用以進行以下操作：在輸入接腳處接收來自一連結上之一第一端點裝置的信號；放大該等所接收之信號；以及在輸出接腳上轉發該等經放大之信號。可提供偵測電路以偵測對應於一第二端點裝置於該連結上之端接的該等輸出接腳上之DC下拉電壓。可提供下拉繼電器電路以回應於該下拉電壓之一實例之偵測而產生對應於一接收器偵測狀態的一仿真下拉電壓，其中該下拉電壓產生於該等輸入接腳上，藉由在該接收器偵測狀態內之該第一端點裝置偵測。

一或多個實施例可提供一種系統，其包括：一DC耦接第一裝置；以及在一差分鏈路上連接至該第一裝置之一AC耦接轉接驅動器。該轉接驅動器可包括：偵測電路，其用以偵測使用該連結與該第一裝置通訊之一第二裝置，其中該偵測電路偵測指示該第二裝置之存在的一下拉電壓；以及下拉繼電器電路，其用以回應於該下拉電壓之偵測而產生該下拉電壓之一仿真版本，以用於呈現給該連結上之該第一裝置。該下拉電壓之該仿真版本可為可由該第一裝置識別以判定存在該第二裝置的一DC電壓。

在一個實例中，該第一裝置包含狀態機邏輯，該狀態機邏輯用以判定在一接收器偵測狀態期間是否存在該第二裝置，且該接收器偵測狀態為複數個連結組配狀態中的一者。

在一個實例中，該狀態機邏輯進一步初始化該連結以用於該等第一與第二裝置之間的高速通訊。

在一個實例中，該系統亦包括第二裝置。

在一個實例中，該第二裝置為可熱插拔的。

貫穿於本說明書中的對「一個實施例」或「一實施例」的參考意謂結合實施例所描述的特定特徵、結構或特性包含於本揭露內容的至少一個實施例中。因此，片語「在一個實施例中」或「在一實施例中」貫穿本說明書在各處之出現未必皆參考同一實施例。此外，在一或多個實施例中，具體特點、結構或特徵可以任何適合方式組合。

在前述說明書中，已參考特定例示性實施例給出詳細描述。然而，以下情形將為顯而易見的：可在不偏離如所附申請專利範圍中所闡述的本發明之更廣泛精神及範疇之情況下，對本發明作出各種修改及改變。因此，應在例示性意義上而非限制性意義上看待說明書及圖式。此外，實施例及其他例示性語言之前述使用未必參考同一實施例或同一實例，而可參考不同及相異實施例，以及有可能參考同一實施例。

1105:下拉電壓

1110:傳輸器

1115:接收器

1120:信號

1205:轉接驅動器裝置

1300:簡化方塊圖

1305:核心信號驅動電路

1310:下拉偵測電路

1315:下拉繼電器邏輯/下拉繼電器電路

1320:Rx端點

1325:仿真下拉電壓

Claims

一種用於電腦系統的設備，其包含：一轉接驅動器裝置，用以經由該轉接驅動器裝置之數個第一接腳接收來自一第一裝置的數個信號，並經由該轉接驅動器裝置之數個第二接腳將該等信號轉發給在一差分鏈路上的一第二裝置，其中，該轉接驅動器裝置包含一AC耦接轉接驅動器，且該等第一及第二裝置皆包含一DC耦接裝置；偵測電路，用以偵測該鏈路上之該第二裝置的存在，其中，用於偵測該第二裝置之存在的作業包含：偵測在該等第二接腳上之由於該第二裝置在該鏈路上之端接所產生的一下拉電壓；以及下拉繼電器電路，用以因應偵測到該鏈路上之該第二裝置的存在，利用該轉接驅動器裝置之一電壓源而在該等第一接腳上產生該第二裝置之該下拉電壓的一仿真版本，其中，該下拉電壓之該仿真版本可使該第一裝置識別出該鏈路上之該第二裝置的存在。
如請求項1之設備，其中，該仿真電壓對應於可受該第一裝置識別以判定該第二裝置在該鏈路上之存在的一電壓。
如請求項2之設備，其中，該仿真電壓對應於針對一接收器偵測鏈路狀態所定義的一電壓。
如請求項3之設備，其中，該仿真電壓會導致從該接收器偵測鏈路狀態至於一鏈路狀態機中有所定義的另一鏈路狀態的轉變。
如請求項4之設備，其中，該另一鏈路狀態包含：在進入一作用中鏈接狀態之前的另一鏈路訓練狀態。
如請求項1之設備，其中，該轉接驅動器裝置中斷該下拉電壓在該鏈路上之從該第二裝置至該第一裝置的電氣式傳播。
如請求項1之設備，其中，該下拉電壓及該仿真下拉電壓均包含DC電壓。
如請求項7之設備，其中，該仿真下拉電壓包含具有一對應時間常數的一電壓脈衝。
如請求項7之設備，其中，該仿真下拉電壓包含一實質穩定DC信號。
如請求項1之設備，其進一步包含：在該轉接驅動器裝置之接收側上的一第一AC耦接電容器、以及在該轉接驅動器裝置之傳輸側上的一第二AC耦接電容器。
如請求項10之設備，其中，該等第一及第二AC耦接電容器中有至少一者係被整合在該轉接驅動器裝置中。
如請求項10之設備，其中，該下拉繼電器電路包含：用於產生該電壓的二或更多個下拉電阻器、及對應開關，用以使得該仿真下拉電壓能夠由於利用該偵測電路偵測到該第二裝置之該下拉電壓而被產生。
如請求項12之設備，其中，該下拉繼電器電路與該偵測電路耦接。
如請求項10之設備，其中：該第二AC耦接電容器包含二或更多個電容器，並且該偵測電路包含二或更多個上拉電阻器、用於連同該等二或更多個上拉電阻器而形成一分壓器的二或更多個第二電阻器、以及二或更多個特定電阻器，該等二或更多個特定電阻器與該等二或更多個第二AC耦接電容器並聯連接，以在一偵測模式當中提供在該等第二AC耦接電容器周圍的一DC路徑。
如請求項14之設備，其中，該分壓器可由於偵測到該下拉電壓而使得用於啟用該下拉繼電器電路的一信號被產生。
如請求項1之設備，其中，該偵測電路及該下拉繼電器電路其中一者有至少一部分係被設置在該轉接驅動器裝置的一晶片之外。
如請求項1之設備，其中，該偵測電路及該下拉繼電器電路係被設置在該轉接驅動器裝置之晶片上。
如請求項1之設備，其中：該下拉電壓之該仿真版本係以定義於一互連協定中的特性所產生，以致使該第一裝置從於該互連協定之一鏈路狀態機中有所定義的一接收器偵測狀態轉變成於該鏈路狀態機中有所定義的一傳輸鏈路狀態；並且該轉接驅動器裝置可偵測在一作用中鏈接狀態中所進行的發信作業、並可停用該下拉繼電器電路以使得該轉接驅動器裝置能夠在該傳輸鏈路狀態當中將來自該第一裝置的該等信號轉發給該第二裝置。
如請求項18之設備，其中，該傳輸鏈路狀態包含於該鏈路狀態機中有所定義的一鏈路訓練狀態，並且，在該傳輸鏈路狀態當中從該第一裝置到該第二裝置的該等信號包含訓練序列。
一種用於電腦系統的設備，其包含：AC耦接轉接驅動器電路，用以：於該驅動器電路之輸入接腳上接收來自一鏈路上之一第一端點裝置的數個信號，該第一端點裝置包含一DC耦接裝置；放大所接收到的該等信號；以及於該驅動器電路之輸出接腳上將經放大的該等信號轉發給在該鏈路上的一第二端點裝置，該第二端點裝置包含另一DC耦接裝置；偵測電路，用以偵測在該等輸出接腳上之對應於該第二端點裝置在該鏈路上之端接的DC下拉電壓；以及下拉繼電器電路，用以因應於偵測到該下拉電壓的出現而在該等輸入接腳上產生對應於一接收器偵測狀態的一仿真下拉電壓，以使該仿真下拉電壓能在該接收器偵測狀態內被該第一端點裝置偵測到。
一種電腦系統，其包含：一DC耦接第一裝置；以及在一差分鏈路上與該第一裝置連接的一AC耦接轉接驅動器，該轉接驅動器包含：偵測電路，用以偵測要使用該鏈路而與該第一裝置通訊的一DC耦接第二裝置，該偵測電路可偵測指出該第二裝置之存在的一下拉電壓；及下拉繼電器電路，用以因應於該下拉電壓被偵測到而產生該下拉電壓的一仿真版本，以呈現給該鏈路上之該第一裝置，其中，該下拉電壓之該仿真版本包含可受該第一裝置識別以判定該第二裝置之存在的一DC電壓。
如請求項21之電腦系統，其中，該第一裝置包含用於在一接收器偵測狀態當中判定該第二裝置是否存在的狀態機邏輯，該接收器偵測狀態為複數個鏈路組配狀態中之一者。
如請求項22之電腦系統，其中，該狀態機邏輯進一步可針對在該等第一與第二裝置之間的高速通訊而初始化該鏈路。
如請求項21之電腦系統，其進一步包含該第二裝置。
如請求項21之電腦系統，其中，該第二裝置可熱插拔。