TWI709230B - 半導體設備及其製造方法，以及設計半導體設備的佈局的方法 - Google Patents

半導體設備及其製造方法，以及設計半導體設備的佈局的方法 Download PDF

Info

Publication number
TWI709230B
TWI709230B TW108135092A TW108135092A TWI709230B TW I709230 B TWI709230 B TW I709230B TW 108135092 A TW108135092 A TW 108135092A TW 108135092 A TW108135092 A TW 108135092A TW I709230 B TWI709230 B TW I709230B
Authority
TW
Taiwan
Prior art keywords
channel structure
dummy channel
region
dummy
stepped
Prior art date
Application number
TW108135092A
Other languages
English (en)
Other versions
TW202107687A (zh
Inventor
韓玉輝
Original Assignee
大陸商長江存儲科技有限責任公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 大陸商長江存儲科技有限責任公司 filed Critical 大陸商長江存儲科技有限責任公司
Application granted granted Critical
Publication of TWI709230B publication Critical patent/TWI709230B/zh
Publication of TW202107687A publication Critical patent/TW202107687A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本發明提供了半導體設備。該半導體設備包括：基底、多個閘極層和多個絕緣層。多個閘極層和多個絕緣層交替地堆疊在基底的第一區之上，並以階梯台階形式堆疊在基底的第二區之上。半導體設備還包括：佈置在第一區之上並穿過多個閘極層和多個絕緣層的溝道結構。該溝道結構和多個閘極層以串聯配置方式形成電晶體的疊層，其中多個閘極層是用於電晶體的疊層的多個閘極。該半導體設備還包括：第一虛設溝道結構、第二虛設溝道結構，以及第三虛設溝道結構。

Description

半導體設備及其製造方法，以及設計半導體設備的佈局的方 法
本發明係有關於一種半導體設備，尤其是關於一種垂直記憶體設備。其中提供了在樓梯狀區中的虛設溝道結構的佈局設計。該佈局設計滿足特定距離要求，以便在犧牲閘極被移除時支撐該樓梯狀區。此外，本發明內容提供了技術來在佈局設計中提高虛設溝道結構的密度，例如，在蝕刻用於虛設溝道結構的虛設溝道孔時，減輕蝕刻載入效應的影響。
垂直設備技術(例如立體(3D)NAND快閃記憶體技術等)可以實現較高的資料儲存密度，而不需要較小的記憶體單元體積。在一些示例中，3D NAND記憶體設備包括核心區和樓梯狀區。核心區包括交替的閘極層和絕緣層的疊層，交替的閘極層和絕緣層的疊層用於形成垂直堆疊的記憶體單元。樓梯狀區包括階梯台階形式的相應的閘極層，以便於形成對相應閘極層的接觸結構。該接觸結構用於將驅動電路系統連接到相應的閘極層，以用於控制堆疊的記憶體單元。
本發明內容的各方面提供了半導體設備。所述半導體設備包括：基底、多個閘極層和多個絕緣層。所述多個閘極層和所述多個絕緣層交替地堆疊在所述基底的第一區之上，並以階梯台階形式堆疊在所述基底的第二區之上。所述半導體設備還包括：佈置在所述第一區之上並穿過所述多個閘極層和所述多個絕緣層的溝道結構。所述溝道結構和所述多個閘極層以串聯配置方式形成電晶體的疊層，其中所述多個閘極層是用於所述電晶體的疊層的多個閘極。所述半導體設備還包括：第一虛設溝道結構，其穿過所述階梯台階形式的第一階梯區來佈置、第二虛設溝道結構，其穿過相鄰於所述第一階梯區的所述階梯台階形式的第二階梯區來佈置，以及第三虛設溝道結構，其佈置在所述第一階梯區和所述第二階梯區之間的邊界處。
根據本發明內容的各方面，所述半導體設備還包括：第四虛設溝道結構，其穿過所述階梯台階形式的所述第一階梯區來佈置，以及第五虛設溝道結構，其穿過所述階梯台階形式的所述第二階梯區來佈置。所述第一虛設溝道結構和所述第二虛設溝道結構佈置在第一行中，所述第四虛設溝道結構和所述第五虛設溝道結構佈置在第二行中，以及所述第三虛設溝道結構佈置在所述第一行和所述第二行之間。
根據本發明內容的各方面，所述半導體設備還包括：第一接觸結構，其在離所述第三虛設溝道結構的大於在所述第一虛設溝道結構和所述第一接觸結構之間的距離的一段距離處佈置在所述第一階梯區之上；並且第二接觸結構，其在離所述第三虛設溝道結構的大於在所述第二虛設溝道結構和所述第二接觸結構之間的距離的一段距離處佈置在所述第二階梯區之上。所述第一接觸 結構和所述第二接觸結構分別導電地連接到在所述多個閘極層中的第一閘極層和第二閘極層。所述第三虛設溝道結構是佈置在所述第一接觸結構和所述第二接觸結構之間的。
在一些實施例中，在各個虛設溝道結構和各個接觸結構之間的最小距離大於或等於第一限制。
在一些實施例中，在兩個鄰近虛設溝道結構之間的最大距離小於或等於第二限制。
在一些實施例中，所述溝道結構和所述第三虛設溝道結構是由相同的材料形成的。
在一些實施例中，所述第三虛設溝道結構具有圓形形狀。
本發明內容的各方面提供了製造半導體設備的方法。該方法將多個虛設閘極層和多個絕緣層交替地堆疊在所述半導體設備的基底的第一區和第二區之上，在所述基底的所述第二區之上將所堆疊的虛設閘極層和絕緣層形成為階梯台階形式，以及形成在所述基底的所述第一區之上的溝道結構和在所述基底的所述第二區之上的虛設溝道結構。所述虛設溝道結構包括：穿過所述階梯台階形式的第一階梯區佈置的第一虛設溝道結構、穿過相鄰於所述第一階梯區的所述階梯台階形式的第二階梯區佈置的第二虛設溝道結構，以及在所述第一階梯區和所述第二階梯區之間的邊界處佈置的第三虛設溝道結構。
在一些實施例中，使用修整蝕刻技術來形成在所述第二區之上的所堆疊的虛設閘極層和絕緣層的所述階梯台階形式。
在一些實施例中，所述第一虛設溝道結構和所述第二虛設溝道結構相鄰於在所述第一階梯區和所述第二階梯區之間的所述邊界。
根據本發明內容的各方面，該方法進一步利用多個閘極層代替所述多個虛設閘極層，並在所述基底的所述第二區之上形成接觸結構以導電地連接所述多個閘極層。所述接觸結構包括分別導電地連接到在所述多個閘極層中的第一閘極層和第二閘極層的第一接觸結構和第二接觸結構。
在一些實施例中，所述第一接觸結構在離所述第三虛設溝道結構的大於在所述第一虛設溝道結構和所述第一接觸結構之間的距離的一段距離處佈置在所述階梯台階形式的所述第一階梯區之上；並且所述第二接觸結構在離所述第三虛設溝道結構的大於在所述第二虛設溝道結構和所述第二接觸結構之間的距離的一段距離處佈置在所述階梯台階形式的所述第二階梯區之上。
在一些實施例中，在各個虛設溝道結構和各個接觸結構之間的最小距離大於或等於第一限制。
在一些實施例中，在兩個鄰近虛設溝道結構之間的最大距離小於或等於第二限制。
在一些實施例中，所述溝道結構和所述第三虛設溝道結構是由相同 的材料形成的。
在一些實施例中，所述第三虛設溝道結構具有圓形形狀。
本發明內容的各方面提供了用於設計半導體設備的佈局的方法。所述方法在所述佈局的第一區和第二區中佈置交替的閘極層和絕緣層的疊層。所述交替的閘極層和絕緣層的疊層具有在所述第二區中的階梯台階形式。所述方法還在所述佈局的所述第二區中佈置穿過所述階梯台階形式的第一階梯區的第一虛設溝道結構、穿過相鄰於所述第一階梯區的所述階梯台階形式的第二階梯區的第二虛設溝道結構，以及在所述第一階梯區和所述第二階梯區之間的邊界處的第三虛設溝道結構。
根據本發明內容的各方面，所述方法在所述佈局的所述第一區中佈置穿過所述交替的閘極層和絕緣層的疊層的溝道結構。所述方法還在所述佈局的所述第二區中佈置在所述階梯台階形式的所述第一階梯區中並相鄰於所述第一虛設溝道結構的第一接觸結構，以及在所述階梯台階形式的所述第二階梯區中並相鄰於所述第二虛設溝道結構的第二接觸結構。
100:半導體設備
101:基底
104:絕緣層
104(A):絕緣層
104(B):絕緣層
104(C):絕緣層
104(D):絕緣層
104(E):絕緣層
104(F):絕緣層
104(G):絕緣層
104(H):絕緣層
104(I):絕緣層
105:閘極層
105(A):閘極層
105(B):閘極層
105(C):閘極層(第二閘極層)
105(D):閘極層(第一閘極層)
105(E):閘極層
105(F):閘極層
105(G):閘極層
105(H):閘極層
105(I):閘極層
110:核心區(第一區)
111:溝道結構
111(A):溝道結構
111(B):溝道結構
111(C):溝道結構
112:閘極介電層
113:半導體層
114:絕緣層
115:第一端結構
116:第二端結構
120:樓梯狀區(第二區)
140:階梯區
141:虛設溝道結構
141(A):虛設溝道結構
141(B):虛設溝道結構
145:接觸結構
150:階梯區(第一階梯區)
151:虛設溝道結構
151(A):虛設溝道結構(第一虛設溝道結構)
151(B):虛設溝道結構
155:接觸結構(第一接觸結構)
160:階梯區(第二階梯區)
161:虛設溝道結構
161(A):虛設溝道結構(第二虛設溝道結構)
161(B):虛設溝道結構
165:接觸結構(第二接觸結構)
171:虛設溝道結構
171(A):虛設溝道結構(第三虛設溝道結構)
171(B):虛設溝道結構
200:流程
S210:步驟
S220:步驟
S230:步驟
S240:步驟
S250:步驟
300:遮罩
310:核心區域
311:圓形形狀
320:樓梯狀區域
321:圓形形狀
400:流程
S410:步驟
S420:步驟
S430:步驟
503(A):犧牲層(虛設閘極層)
503(B):犧牲層(虛設閘極層)
503(C):犧牲層(虛設閘極層)
503(D):犧牲層(虛設閘極層)
503(E):犧牲層(虛設閘極層)
503(F):犧牲層(虛設閘極層)
503(G):犧牲層(虛設閘極層)
503(H):犧牲層(虛設閘極層)
503(I):犧牲層(虛設閘極層)
511(A):溝道孔
511(B):溝道孔
511(C):溝道孔
551(A):虛設溝道孔
551(B):虛設溝道孔
561(A):虛設溝道孔
561(B):虛設溝道孔
571(A):虛設溝道孔
D1:最小距離
D2:最大距離
當與附圖一起閱讀時，從下面的具體實施方式最好地理解本發明內容的各方面。要注意的是，根據在工業中的標準慣例，沒有按比例繪製各種特徵。事實上，為了論述清楚，可以任意增大或減小各種特徵的尺寸。
圖1A和1B示出根據本發明內容的一些實施例的半導體設備的水平橫截面視圖和垂直橫截面視圖。
圖2示出概述根據本發明內容的一些實施例的用於製造半導體的示例性佈局設計過程的流程圖。
圖3示出根據本發明內容的一些實施例的用於製造半導體設備的示例性遮罩。
圖4示出概述根據本發明內容的一些實施例的用於製造半導體設備的示例性製造過程的流程圖。
圖5示出根據本發明內容的一些實施例的在製造過程期間的半導體設備的水平橫截面視圖
儘管討論了特定的配置和排列，但是應當理解，這僅僅是出於例示說明的目的而進行的。相關領域的技術人員將認識到，在不背離本發明的主旨和範圍的情況下，能夠使用其他配置和排列。對於相關領域的技術人員顯而易見的是，本發明還能夠被用在各種其他應用中。
應當注意，在說明書中對“一個實施例”、“實施例”、“示例性實施例”、“一些實施例”等的引用指示所描述的實施例能夠包括特定特徵、結構或特性，但是不一定各個實施例都包括所述特定特徵、結構或特性。此外，這樣的短語不一定代表同一實施例。此外，當結合實施例來描述特定特徵、結 構或特性時，無論是否明確描述，相關領域技術人員將知道結合其他實施例來實現這些特徵、結構或特性。
通常，術語能夠至少部分地根據在上下文中的使用來理解。例如，如在本文中所使用的術語“一個或多個”至少部分地取決於上下文能夠被用於以單數意義來描述任何特徵、結構或特性，或者能夠被用於以複數意義來描述特徵、結構或特性的組合。類似地，例如“一”、“一個”或“該”的術語同樣能夠至少部分地基於上下文被理解為傳達單數用法或者傳達複數用法。另外，術語“基於”能夠至少部分地取決於上下文被理解為不一定旨在傳達一組排他性因素，而是可以替代地允許存在不一定明確描述的其他因素。
應當容易理解，本發明中的“...上”、“...上方”和“...之上”的含義應當以最寬泛的方式來解釋，使得“...上”不僅意指直接在事物上，而且還包括在事物上並且在其之間具有中間特徵或層的含義。此外，“...上方”或“...之上”不僅意指在事物的“上方”或“之上”，而且還能夠包括在事物的“上方”或“之上”並且在其之間沒有中間特徵或層(即，直接在事物上)的含義。
此外，為了便於描述，可以在本文使用例如“在……之下”、“在……下方”、“下”、“在……上方”、“上”等空間相對術語來描述如圖所示的一個元件或特徵與另一個(或多個)元件或特徵的關係。除了附圖中所示的取向之外，空間相對術語旨在涵蓋元件在使用或操作步驟中的不同取向。設備可以以其他方式定向(旋轉90度或在其他取向上)並且同樣可以相應地解釋本文使用的空間相關描述詞。
如在本文中所使用的，術語“基底”代表向其上添加後續材料層的材料。基底包括“頂”表面和“底”表面。基底的頂表面通常是形成半導體元件的地方，並且因此，除非另有說明，否則半導體元件被形成在基底的頂側。底表面與頂表面相對，並且因此，基底的底側與基底的頂側相對。基底自身能夠被圖案化。添加在基底的頂部上的材料能夠被圖案化或者能夠保持未圖案化。此外，基底能夠包括寬範圍的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。備選地，基底能夠由非導電材料製成，例如玻璃、塑膠或藍寶石晶圓。
如在本文中所使用的，術語“層”代表包括具有厚度的區域的材料部分。層具有頂側和底側，其中，層的底側相對靠近基底並且頂側相對遠離基底。層能夠在整個下層結構或上層結構上延伸，或者能夠具有小於下層結構或上層結構的範圍的範圍。此外，層能夠是均勻或不均勻連續結構的區域，其厚度小於連續結構的厚度。例如，層能夠位於連續結構的頂表面和底表面處或者其之間的任何一組水平平面之間。層能夠水平、垂直和/或沿著錐形表面延伸。基底能夠是層，能夠在其中包括一個或多個層，和/或能夠在其上、其之上和/或在其之下具有一個或多個層。層能夠包含多個層。例如，互連層能夠包括一個或多個導電層和接觸層(在其中形成有接觸、互連線和/或垂直互連接入(VIA))以及一個或多個介電層。
如在本文中所使用的，術語“標稱/名義上”代表在產品或過程的設計階段期間所設置的部件或過程步驟的特性或參數的期望值或目標值，以及高於和/或低於期望值的值的範圍。值的範圍可能是由於製造過程或公差的微小變化而引起的。如在本文中所使用的，術語“約”指示能夠基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“約” 能夠指示給定量的值，其例如在值的10-30%內變化(例如，值的±10%、±20%或±30%)。
如在本文中所使用的，術語“3D記憶體件”代表在橫向取向的基底上具有垂直取向的儲存單元電晶體串(在本文中被稱為“儲存串”，例如NAND儲存串)使得儲存串相對於基底在垂直方向上延伸的半導體元件。如在本文中所使用的，術語“垂直”或“垂直地”意指名義上垂直於基底的側表面。
如在本文中使用的，階梯(或樓梯)結構指的是包括至少兩個水平表面(例如，沿著x-y平面)和至少兩個(例如，第一和第二)垂直表面(例如，沿著z軸)的一組表面，使得各水平表面鄰接從水平表面的第一邊緣向上延伸的第一垂直表面，以及鄰接從水平表面的第二邊緣向下延伸的第二垂直表面。“台階”或“階梯”指的是在一組鄰接的表面的高度上的垂直移位。在本公開內容中，術語“階梯”和術語“台階”指的是階梯結構的一個層次且可互換地被使用。在本公開內容中，水平方向可以指的是與基底(例如，提供製造平台用於形成在其之上的結構的基底)的頂表面平行的方向(例如，x軸或y軸)，以及垂直方向可以指的是垂直於結構的頂表面的方向(例如，z軸)。
下面的公開內容提供了用於實現所提供的主題的不同特徵的諸多不同的實施例或示例。下面描述組件和佈置的特定示例以簡化本發明內容。這些當然僅僅是示例且並非旨在進行限制。例如，在接下來的描述中第一特徵在第二特徵之上或在其上的形成，可以包括在其中第一特徵和第二特徵直接接觸地形成的實施例，且還可以包括在其中另外的特徵可以在第一特徵和第二特徵之間形成，以使得第一特徵和第二特徵可以不直接接觸的實施例。此外，本發明 內容可以在各種示例中重複附圖標記和/或字母。該重複是為了簡單和清楚的目的，且本身並不規定在各種實施例和/或所論述的配置之間的關係。
根據本發明內容的各方面，垂直記憶體設備(例如，3D NAND記憶體)可以包括在記憶體設備的基底的第一區之上的核心區。該核心區是例如在記憶體設備的基底的第一區之上的閘極層和絕緣層的疊層(例如，交替的閘極層和絕緣層)。閘極層和絕緣層的疊層可以延伸到基底的第二區。在基底的第二區之上的閘極層和絕緣層的疊層具有階梯台階形式，且還可以被稱為樓梯狀區。
垂直記憶體設備還包括：佈置在第一區之上的溝道結構。該溝道結構可以是在第一區中的多個溝道結構中的一個溝道結構。該溝道結構穿過閘極層和絕緣層來延伸，以便以串聯配置方式形成電晶體的疊層，其中閘極層是電晶體的疊層的閘極。該電晶體的疊層形成垂直記憶體設備的記憶體單元串。該記憶體單元串包括例如相對於基底的主表面在垂直方向上串聯地佈置的多個記憶體單元、串選擇電晶體和地選擇電晶體。各個記憶體單元可以儲存資料。
各種製造技術(例如前閘極製程製造技術、閘極最後製造技術等)可以用於製造垂直記憶體設備。前閘極製程製造技術比記憶體單元的溝道結構更早地形成記憶體單元的閘極。前閘極製程製造技術使用犧牲層(也被稱為虛設閘極層)來便於記憶體單元的溝道結構的形成，並在溝道結構的形成之後利用記憶體單元的閘極代替犧牲層。為了利用閘極代替犧牲層，移除犧牲層並隨後形成閘極層。當犧牲層被移除時，在核心區中的記憶體單元的溝道結構可以提供支撐以防止核心區倒塌。類似於在核心區中的溝道結構，在樓梯狀區中的虛設溝道結構可以提供支撐以當犧牲層被移除時例如在犧牲層的移除期間或之 後防止樓梯狀區倒塌。
當資料儲存密度提高時，在閘極層和絕緣層的疊層中使用的層的數量可以增加，且因此疊層可以是相對厚的。然而，在厚膜結構中成功地形成虛設溝道結構可能是有挑戰性的。由於蝕刻載入效應(其為在蝕刻過程的蝕刻速率和待蝕刻的被曝露區域之間的關係)在厚膜結構中的虛設溝道結構可能是蝕刻不足的，且在一些情況下(例如當虛設溝道結構在較不密集的區域中時)，用於蝕刻虛設溝道結構的虛設溝道孔可能是不完全打開的。
本發明內容的各方面提供了在樓梯狀區中的虛設溝道結構的佈局設計。該佈局設計滿足某些距離要求，以便在犧牲閘極被移除時支撐該樓梯狀區。此外，本發明內容提供了技術來在佈局設計中提高虛設溝道結構的密度，例如，在蝕刻用於虛設溝道結構的虛設溝道孔時減輕蝕刻載入效應的影響。
圖1A示出根據本發明內容的一些實施例的示例性半導體設備100的水平橫截面視圖，而圖1B示出垂直橫截面視圖。示例性半導體設備100包括基底101和在基底101上形成的電路。基底101的主表面例如在X方向和Y方向上延伸。水平橫截面(例如，X-Y平面)平行於基底101的主表面，以及垂直橫截面(例如，X-Z平面)垂直於基底101的主表面。圖1A示出用於產生圖1B中的垂直橫截面視圖的線B-B’；而圖1B示出用於產生圖1A中的水平橫截面視圖的線A-A’。
示例性半導體設備100可以是任何適當的設備，例如記憶體電路、具有在半導體晶片上形成的記憶體電路的半導體晶片(或裸晶)、具有在半導體晶圓上形成的多個半導體裸晶的半導體晶圓、半導體晶片的疊層、包括在封裝基 底上組裝的一個或多個半導體晶片的半導體封裝等。基底101可以是任何適當的基底(例如矽(Si)基底、鍺(Ge)基底、矽鍺(SiGe)基底和/或絕緣體上矽(SOI)基底)。基底101可以包括半導體材料，例如第IV族半導體、第III-V族化合物半導體或第II-VI族氧化物半導體。第IV族半導體可以包括Si、Ge或SiGe。基底101可以是大塊晶圓或磊晶層。
在各種實施例中，示例性半導體設備100包括在基底101上形成的立體(3D)NAND記憶體電路系統。示例性半導體設備100可以包括其它適當的電路系統(未示出)(例如在基底101或其它適當的基底上形成的邏輯電路系統、電源電路系統等)並與3D NAND記憶體電路系統適當地耦合。通常，3D NAND記憶體電路系統包括記憶體陣列和週邊電路系統(例如，位址解碼器、驅動電路、感測放大器等)。記憶體陣列在核心區110中形成為垂直記憶體單元串的陣列。週邊電路系統在週邊區(未示出)中形成。除了核心區110和週邊區以外，示例性半導體設備100還包括樓梯狀區120，在其中佈置到在垂直記憶體單元串中的記憶體單元的閘極的接觸結構。在垂直記憶體單元串中的記憶體單元的閘極相應於NAND記憶體架構的字元線。
特別地，在圖1A和圖1B的示例中，示例性半導體設備100的核心區110包括交替地堆疊以形成電晶體的疊層的閘極層105(例如，105(A)、105(B)、105(C)、105(D)、105(E)、105(F)、105(G)、105(H)、105(I))和絕緣層104(例如，104(A)、104(B)、104(C)、104(D)、104(E)、104(F)、104(G)、104(H)、104(I))。然而，可以利用閘極層和絕緣層的其它順序或組合。
在一些示例中，電晶體的疊層包括記憶體單元和選擇電晶體(例如地選擇電晶體、串選擇電晶體等)。閘極層105相應於電晶體的閘極。在一示例中，閘極層105(A)相應於地選擇電晶體的閘極，閘極層105(I)相應於串選擇電晶體的閘極，以及其它閘極層105(B)-105(H)相應於與地選擇電晶體和串選擇電晶體垂直地堆疊的記憶體單元的閘極。閘極層105(B)-105(H)還可以被稱為在記憶體架構中的字元線。閘極層105可以包括一個或多個閘極疊層材料(例如高介電常數(高k)閘極絕緣體層、金屬閘極(MG)電極等)。絕緣層104由絕緣材料(例如氮化矽、二氧化矽等)製成。
在核心區110中，形成多個溝道結構111(例如，111(A)、111(B)、111(C))。在一些實施例中，多個溝道結構111中的各個溝道結構111具有在垂直於基底101的主表面的方向的Z方向中延伸的支柱形狀。多個溝道結構111可以沿著X方向和Y方向彼此分開地佈置，且可以佈置在某個適當的陣列形狀(例如沿著X方向和Y方向的矩陣陣列形狀、沿著X或Y方向的之字形陣列形狀、蜂窩(例如，六邊形)陣列形狀等)中。在一些實施例中，多個溝道結構111中的各個溝道結構111具有在X-Y平面中的圓形形狀和在X-Z平面中的支柱形狀。
在一些實施例中，多個溝道結構111中的各個溝道結構111由多種材料形成。例如，多個溝道結構111中的各個溝道結構111包括閘極介電層112、半導體層113和絕緣層114。這些材料也可以具有在X-Y平面中的圓形形狀，並在Z方向上延伸。閘極介電層112形成在溝道結構111的側壁上，並包括多個層(例如從側壁順序地堆疊的穿隧絕緣層(例如，氧化矽)、電荷儲存層(例如，氮化矽)和阻擋絕緣層(例如，氧化矽))。在一示例中，閘極介電層112具有氧化物-氮化物-氧化物(ONO)疊層結構。半導體層113可以是任何適當的半導體材料(例 如多晶矽或單晶矽)，且半導體材料可以是未摻雜的或可以包括p型或n型摻雜劑。絕緣層114由絕緣材料(例如氧化矽和/或氮化矽)形成，和/或可以被形成為氣隙。
溝道結構111包括其它適當的元件。例如，各個溝道結構111包括第一端結構115和第二端結構116。在一些實施例中，第一端結構115和第二端結構116由任何適當的半導體材料(例如多晶矽或單晶矽)形成，且半導體材料可以是未摻雜的或可以包括p型或n型摻雜劑。在一些示例中，第一端結構115是地選擇電晶體的源極，而第二端結構116是串選擇電晶體的汲極。
此外，在圖1A和圖1B的示例中，閘極層105和絕緣層104的疊層延伸到示例性半導體設備100的樓梯狀區120內。樓梯狀區120包括多個階梯區(例如，階梯區140、階梯區150和階梯區160)以便於形成與閘極層105的多個接觸結構(例如，接觸結構145、接觸結構155和接觸結構165)。多個接觸結構用於連接驅動電路系統，例如在疊層中的電晶體的相應的閘極的週邊電路系統中的字元線驅動電路系統、地選擇驅動電路系統、串選擇驅動電路系統等。
要注意的是，階梯區140、階梯區150和階梯區160可以包括相同或不同數量的堆疊的閘極層和絕緣層。在一示例中，階梯區140、階梯區150和階梯區160包括相同數量的堆疊的閘極層和絕緣層。在另一示例中，階梯區140和150包括相同數量的堆疊的閘極層和絕緣層，但階梯區160包括不同數量的堆疊的閘極層和絕緣層。在另一示例中，階梯區140和階梯區160包括相同數量的堆疊的閘極層和絕緣層，但階梯區150包括不同數量的堆疊的閘極層和絕緣層。在圖1A和圖1B的示例中，階梯區150和階梯區160包括不同數量的堆疊的閘極層和絕緣 層，但階梯區140不限於包括相同或不同數量的堆疊的閘極層和絕緣層。
在一些示例中，在樓梯狀區120的不同階梯區處選擇性地移除疊層的頂部。在圖1A和圖1B的示例中，在階梯區150處，移除在閘極層105(D)之上的疊層的頂部；在階梯區160處，移除在閘極層105(C)之上的疊層的頂部。因此，可以透過單個蝕刻過程來形成用於形成接觸結構155和接觸結構165的接觸孔。該蝕刻過程被配置為在例如階梯區中的各個階梯區的相應的頂閘極層處停止。也就是說，針對階梯區150的接觸孔在閘極層105(D)處停止；以及針對階梯區160的接觸孔在閘極層105(C)處停止。當接觸孔被填充有金屬以形成接觸結構155和165時，該接觸結構155與閘極層105(D)導電地連接，以及接觸結構165與閘極層105(C)導電地連接。
根據本發明內容的各方面，多個虛設溝道結構穿過樓梯狀區120的不同的階梯區來形成，以當犧牲層被移除時支撐樓梯狀區120免於倒塌。參考圖1A，虛設溝道結構141(例如，虛設溝道結構141(A)和141(B))穿過階梯區140來形成在接觸結構145周圍，虛設溝道結構151(例如，虛設溝道結構151(A)和151(B))穿過階梯區150來形成在接觸結構155周圍，以及虛設溝道結構161(例如，虛設溝道結構161(A)和161(B))穿過階梯區160來形成在接觸結構165周圍。
在一些實施例中，虛設溝道結構和接觸結構的佈局滿足某些距離要求。在一實施例中，在接觸結構和相鄰於接觸結構的虛設溝道結構之間的最小距離大於或等於第一距離。可以預先確定第一距離以防止在虛設溝道結構和相鄰的接觸結構之間的重疊。在圖1A和圖1B的示例中，在接觸結構155和虛設溝道 結構151(A)(或虛設溝道結構151(B))之間的最小距離大於或等於距離D1。
在一些相關的示例中，為了避免對在樓梯狀區120中的虛設溝道結構141、虛設溝道結構151和虛設溝道結構161等的蝕刻不足，虛設溝道孔的孔區域(例如，相應於直徑)被放大。然而，當在接觸結構和相鄰於接觸結構的虛設溝道結構之間的距離被保持為恒定距離(例如，被允許的最小距離D1)時，虛設溝道結構的經放大的虛設溝道孔區域可能導致接觸結構的較小的接觸孔區域，以及因此，引起較高的接觸電阻和擊穿的較大風險。例如，在虛設溝道結構151(A)和接觸結構155之間的距離被保持為被允許的最小距離D1，因而放大虛設溝道結構151(A)的虛設溝道孔區域可以導致接觸結構155的較小的接觸孔區域。
根據本發明內容的各方面，除了在接觸結構周圍的虛設溝道結構以外，還穿過樓梯狀區佈置另外的虛設溝道結構，以支撐樓梯狀區並避免由於蝕刻載入效應而引起的蝕刻不足。
在一些實施例中，另外的虛設溝道結構佈置在樓梯狀區的兩個相鄰階梯區之間。在一實施例中，第一現有虛設溝道結構和第二現有虛設溝道結構分別穿過樓梯狀區的第一階梯區和第二階梯區來佈置，以及另外的虛設溝道結構佈置在第一階梯區和第二階梯區之間的邊界處。例如，另外的虛設溝道結構與邊界交叉。第二階梯區以樓梯狀區的階梯台階形式相鄰於第一階梯區。
在圖1A和圖1B的示例中，第一現有虛設溝道結構151(A)穿過第一階梯區150來佈置，第二現有虛設溝道結構161(A)穿過相鄰於第一階梯區150 的第二階梯區160來佈置，以及另外的虛設溝道結構171(A)佈置在第一階梯區150和第二階梯區160之間的邊界處。因此，透過添加另外的虛設溝道結構，在階梯區中的虛設溝道結構的密度可以得到提高而不縮小在階梯區中的接觸結構的接觸孔區域。
然而，要注意的是，由於過程變化，另外的虛設溝道結構可以不確切地在兩個不同的階梯區之間的邊界處。在具有大過程變化的過程中，另外的虛設溝道結構可以佈置得更靠近兩個不同的階梯區中的一個階梯區。在一些實施例中，另外的虛設溝道結構佈置在兩個不同的階梯區中的一個階梯區中，但在邊界的預先確定的距離內。
在一些實施例中，另外的虛設溝道結構與接觸結構交替地佈置在樓梯狀區中的現有虛設溝道結構的第一行和第二行之間的行中。在一實施例中，現有虛設溝道結構的第一行和第二行彼此對齊，且交替的另外的虛設溝道結構和接觸結構的行以與現有虛設溝道結構的第一行和/或第二行偏移的方式來佈置。
在圖1A和圖1B的示例中，虛設溝道結構的第一行是包括現有虛設溝道結構141(A)和151(A)的行，以及虛設溝道結構的第二行是包括現有虛設溝道結構141(B)和151(B)的行。因此，另外的虛設溝道結構171(B)可以佈置在兩個接觸結構145和接觸結構155之間。要注意的是，如果階梯區140和階梯區150在階梯台階的同一層次中，則另外的虛設溝道結構171(B)佈置在與現有虛設溝道結構141和虛設溝道結構151相同的層次中。然而，如果階梯區140和階梯區150是階梯台階的不同層次，則另外的虛設溝道結構171(B)可以佈置在 階梯區140和階梯區150之間的邊界處。
在圖1A中，現有虛設溝道結構141、虛設溝道結構151和虛設溝道結構161被安排為具有關於接觸結構145、接觸結構155和接觸結構165的對稱圖案。要注意的是，現有虛設溝道結構141、151和161等可以被安排為具有關於接觸結構145、接觸結構155和接觸結構165的對稱圖案或非對稱圖案。此外，各個接觸結構具有在圖1A中的四個相鄰的現有虛設溝道結構。然而，只要對虛設溝道結構而言滿足最大持續距離要求，在本發明內容中不限制針對接觸結構的相鄰溝道結構的數量。最大持續距離要求限制在兩個虛設溝道結構之間的最大距離，以支撐在最大持續距離內的樓梯狀區。在一示例中，最大持續距離要求需要在兩個虛設溝道結構之間的最大距離小於或等於第二限制。可以預先確定第二限制以確保足夠的支撐而沒有倒塌。在圖1A和圖1B的示例中，在兩個虛設溝道結構之間的最大距離是D2。此外，在本發明內容中不限制虛設溝道孔的形狀，雖然圖1A中的虛設溝道孔具有圓形形狀。
根據本發明內容的各方面，後閘極製程用於形成示例性半導體設備100，且虛設溝道結構(例如，虛設溝道結構151、虛設溝道結構161和虛設溝道結構171)在樓梯狀區120中形成，以支撐樓梯狀區120。在後閘極製程期間，犧牲層(在圖1B中未示出且將在圖5中示出)最初代替閘極層105來被使用，因此初始疊層包括在核心區110和樓梯狀區120中交替地沉積在基底101上的犧牲層和絕緣層104。此外，例如透過在不同的階梯台階處選擇性地移除疊層的頂部來在樓梯狀區120中形成階梯台階。在一示例中，透過修整和蝕刻過程來形成階梯台階。然後，在核心區110中形成溝道結構111，以及在樓梯狀區120中形成虛設溝道結構151、虛設溝道結構161和虛設溝道結構171。
此外，犧牲層由閘極層105代替以形成在核心區110中的電晶體的閘極。在一示例中，閘極線狹縫(gate line slot，GLS)被蝕刻為在疊層中的溝槽。到犧牲層的蝕刻劑經由GLS被塗敷以移除犧牲層。在一示例中，犧牲層由氮化矽製成，且熱硫酸(H2SO4)經由GLS被塗敷以移除犧牲層。此外，經由GLS，形成在核心區中的電晶體的閘極。在一示例中，閘極由高k介電層、膠層和金屬層形成。高k介電層可以包括提供相對大的介電常數的任何適當的材料(例如氧化鉿(HfO2)、氧化鉿矽(HfSiO4)、氮氧化鉿矽(HfSiON)、氧化鋁(Al2O3)、氧化鑭(La2O3)、氧化鉭(Ta2O5)、氧化釔(Y2O3)、氧化鋯(ZrO2)、氧化鍶鈦(SrTiO3)、氧化鋯矽(ZrSiO4)、氧化鉿鋯(HfZrO4)等)。膠層可以包括耐熔金屬(例如鈦(Ti)、鉭(Ta)和它們的氮化物，例如TiN、TaN、W2N、TiSiN、TaSiN等)。金屬層包括具有高導電性的金屬(例如鎢(W)、銅(Cu)等)。
要注意的是，當犧牲層被移除時，溝道結構111支撐在核心區110中的絕緣層104的疊層，且虛設溝道結構151、虛設溝道結構161和虛設溝道結構171等支撐在樓梯狀區120中的絕緣層104的疊層。
在一實施例中，虛設溝道結構151、虛設溝道結構161和虛設溝道結構171等與溝道結構111一起形成，以及因此，虛設溝道結構151、161和171等由與溝道結構111相同的材料形成。在另一實施例中，虛設溝道結構151、虛設溝道結構161和虛設溝道結構171等例如使用遮罩層由與溝道結構111不同的材料形成，以區分開核心區110和樓梯狀區120。
圖2示出概述根據本發明內容的實施例的示例性方法200的流程圖。 方法200用於產生半導體設備(例如，3D NAND記憶體設備)的佈局設計以及然後，製造根據該佈局設計的半導體設備。方法200開始並繼續進行到步驟S210。
在步驟S210處，方法200在佈局的第一區和第二區中佈置交替的閘極層和絕緣層的疊層，交替的閘極層和絕緣層的疊層以階梯台階形式佈置在第二區中。
在圖1A和圖1B的示例中，交替的閘極層105和絕緣層104的疊層佈置在第一區(也就是上述核心區)110和第二區(也就是上述樓梯狀區)120中。第二區120具有階梯台階形式。
在步驟S220處，方法200在佈局的第一區中形成穿過交替的閘極層和絕緣層的疊層的溝道結構。該溝道結構和閘極層形成電晶體的疊層，其中閘極層是電晶體的閘極。電晶體的疊層可以用作記憶體設備的記憶體單元以儲存資料。電晶體的疊層還包括地選擇電晶體和串選擇電晶體等。
在圖1A和圖1B的示例中，溝道結構111穿過交替的閘極層105和絕緣層104的疊層佈置在第一區110中。
在步驟S230處，方法200在佈局的第二區中，在階梯台階形式的第一階梯區中佈置第一接觸結構以連接到第一閘極層，以及在階梯台階形式的第二階梯區中佈置第二接觸結構以連接到第二閘極層，其中第二階梯區相鄰於第一階梯區。
在圖1A和圖1B的示例中，第一接觸結構155佈置在第一階梯區150中以連接第一閘極層105(D)，以及第二接觸結構165佈置在第二階梯區160中以連接第二閘極層105(C)。第二階梯區160相鄰於第一階梯區150。
在步驟S240處，方法200在佈局的第二區中佈置穿過第一階梯區並相鄰於第一接觸結構的第一虛設溝道結構以及穿過第二階梯區並相鄰於第二接觸結構的第二虛設溝道結構。在一實施例中，在虛設溝道結構中的一個虛設溝道結構和相鄰於虛設溝道結構中的一個虛設溝道結構的接觸結構中的一個接觸結構之間的最小距離大於或等於第一限制。此外，在虛設溝道結構中的兩個虛設溝道結構之間的最大距離小於或等於第二限制。可以根據過程規則來預先確定第一限制和第二限制。
在圖1A和圖1B的示例中，第一虛設溝道結構151(A)穿過第一階梯區150並相鄰於第一接觸結構155來佈置，以及第二虛設溝道結構161(A)穿過第二階梯區160並相鄰於第二接觸結構165來佈置。在第一接觸結構155和第一虛設溝道結構151(A)之間的最小距離是D1。在第一虛設溝道結構151(A)和151(B)之間的最大距離是D2。D1和D2兩者都根據過程規則來被預先確定。
在步驟S250處，方法200在佈局的第二區中在第一階梯區和第二階梯區之間的邊界處佈置第三虛設溝道結構。
在圖1A和圖1B的示例中，第三虛設溝道結構171(A)佈置在第一階梯區150和第二階梯區160之間的邊界處。如上所述，要注意的是，由於大過程變化，第三虛設溝道可以不確切地佈置在該邊界處。替代地，第三虛設溝道可 以佈置得更靠近兩個階梯區中的一個階梯區。
在步驟S260處，方法200根據所佈置的結構來產生佈局檔。佈局可以具有多個層，例如用於限定在第一區中的溝道結構和在第二區中的虛設溝道結構的溝道層、用於限定在第二區中的接觸結構的接觸層等。然後方法200終止。
在一些實施例中，佈局檔用於製造半導體設備(例如示例性半導體設備100)。在一示例中，根據該佈局檔來產生一組遮罩。然後，在後閘極製程中使用該組遮罩以製造示例性半導體設備100。
圖3示出根據本發明內容的一些實施例的示例性遮罩300。遮罩300根據在佈局中的溝道層來產生。遮罩300包括相應於核心區110的核心區域310和相應於樓梯狀區120的樓梯狀區域320。核心區域310包括限定溝道孔和溝道結構的形狀的多個圓形形狀311。樓梯狀區域320包括限定虛設溝道孔和虛設溝道結構的形狀的多個圓形形狀321。遮罩300用於創建在核心區110中的溝道孔和在樓梯狀區120中的虛設溝道孔。
圖4示出概述根據本發明內容的一些實施例的示例性方法400的流程圖。方法400用於根據一組遮罩在後閘極製程期間製造半導體設備。方法400開始並繼續進行到S410。
在步驟S410處，方法400在半導體設備的基底的第一區和第二區之上堆疊多個虛設閘極層和多個絕緣層。在一些實施例中，交替地堆疊多個虛設閘極層和多個絕緣層。
在步驟S420處，方法400在基底的第二區之上將堆疊的虛設閘極層和絕緣層形成為階梯台階形式。在一實施例中，使用修整蝕刻技術來形成在第二區之上的堆疊的虛設閘極層和絕緣層的階梯台階形式。
在步驟S430處，方法400形成在基底的第一區之上的溝道結構和在基底的第二區之上的虛設溝道結構。虛設溝道結構包括穿過階梯台階形式的第一階梯區佈置的第一虛設溝道結構、穿過相鄰於第一階梯區的階梯台階形式的第二階梯區佈置的第二虛設溝道結構，以及佈置在第一階梯區和第二階梯區之間的邊界處的第三虛設溝道結構。第一和第二階梯區可以相應於階梯台階的不同層次。然後方法400終止。
在一實施例中，第一虛設溝道結構和第二虛設溝道結構佈置為相鄰於在第一階梯區和第二階梯區之間的邊界。
在一些實施例中，方法400利用多個閘極層代替多個虛設閘極層，並在基底的第二區之上形成接觸結構以導電地連接多個閘極層。
在一實施例中，接觸結構包括分別導電地連接在多個閘極層中的第一閘極層和第二閘極層的第一接觸結構和第二接觸結構。
在一實施例中，第一接觸結構佈置在階梯台階形式的第一階梯區之上並相鄰於第一虛設溝道結構，以及第二接觸結構佈置在階梯台階形式的第二階梯區之上並相鄰於第二虛設溝道結構。
在一實施例中，在各個虛設溝道結構和各個接觸結構之間的最小距離大於或等於第一限制。
在一實施例中，在兩個鄰近虛設溝道結構之間的最大距離小於或等於第二限制。
在一實施例中，溝道結構和虛設溝道結構是由相同的材料形成的。
在一實施例中，虛設溝道結構中的一個虛設溝道結構被形成為具有圓形形狀。
圖5示出根據本發明內容的一些實施例的在溝道蝕刻過程之後的後閘極製程期間的示例性半導體設備100的水平橫截面視圖。在一示例中，溝道蝕刻過程根據遮罩300來產生溝道孔和虛設溝道孔。根據圖1B中的線A-A’來產生水平橫截面視圖。
在後閘極製程期間，犧牲層(還被稱為虛設閘極層)503(例如，503(A)、503(B)、503(C)、503(D)、503(E)、503(F)、503(G)、503(H)、503(I))最初代替閘極層105被使用，因而初始疊層包括在核心區110和樓梯狀區120中交替地沉積在基底101上的犧牲層503和絕緣層104。此外，例如透過在不同階梯台階處選擇性地移除疊層的頂部來在樓梯狀區120中形成階梯台階。在一示例中，適當地執行平坦化過程以得到相對平坦的表面。
然後，微影技術可以用於根據遮罩300來限定在微影膠和/或硬遮罩層中的圖案，且蝕刻技術可以用於將圖案傳送到犧牲層503和絕緣層104的疊層中。因此，在核心區110中形成溝道孔511(A)、511(B)、511(C)，以及在樓梯狀區120中形成虛設溝道孔551(A)、551(B)、561(A)、561(B)和571(A)。
此後，在溝道孔中形成溝道結構，以及在虛設溝道孔中形成虛設溝道結構。在一些實施例中，虛設溝道結構可以與溝道結構一起形成，因而虛設溝道結構由與溝道結構相同的材料形成。在一些實施例中，虛設溝道結構由與溝道結構不同的材料形成。
在一示例中，形成溝道結構111和虛設溝道結構151、161和171。在核心區110中形成溝道結構111，以及在樓梯狀區120中形成虛設溝道結構151、161和171。在一些實施例中，虛設溝道結構151、161和171可以由與溝道結構111相同的材料形成。在一些實施例中，虛設溝道結構151、161和171可以由與溝道結構111不同的材料形成。
在一些實施例中，閘極線狹縫(GLS)用於利用閘極層105代替犧牲層503。在一示例中，GLS被蝕刻為疊層中的溝槽。到犧牲層的蝕刻劑經由GLS被塗敷以移除犧牲層。犧牲層由氮化矽製成，且熱硫酸(H2SO4)經由GLS被塗敷以移除犧牲層。此外，經由GLS，形成在核心區中的電晶體的閘極疊層。在一示例中，閘極疊層由高k介電層、膠層和金屬層形成。高k介電層可以包括提供相對大的介電常數的任何適當的材料(例如氧化鉿(HfO2)、氧化鉿矽(HfSiO4)、氮氧化鉿矽(HfSiON)、氧化鋁(Al2O3)、氧化鑭(La2O3)、氧化鉭(Ta2O5)、氧化釔(Y2O3)、氧化鋯(ZrO2)、氧化鍶鈦(SrTiO3)、氧化鋯矽(ZrSiO4)、氧 化鉿鋯(HfZrO4)等)。膠層可以包括耐熔金屬(例如鈦(Ti)、鉭(Ta)和它們的氮化物，例如TiN、TaN、W2N、TiSiN、TaSiN等)。金屬層包括具有高導電性的金屬，例如鎢(W)、銅(Cu)等。
後閘極製程繼續以例如利用隔板材料(例如，氧化矽)和公共源極材料(例如，鎢)填充GLS以形成接觸結構145、接觸結構155和接觸結構165等，並形成金屬跡線等。
前文概述幾個實施例的特徵，使得本領域中的技術人員可以更好地理解本發明內容的各方面。本領域中的技術人員應認識到的是，其可以容易地使用本發明內容作為用於設計或修改用於實施相同的目的和/或實現本文所介紹的實施例的相同優點的其它過程和結構的基礎。本領域中的技術人員還應認識到的是，這樣的等效結構不偏離本發明內容的精神和範圍，以及它們可以做出各種改變、替代和變更而不偏離本發明內容的精神和範圍。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:半導體設備
110:核心區(第一區)
111(A):溝道結構
111(B):溝道結構
111(C):溝道結構
120:樓梯狀區(第二區)
140:階梯區
141(A):虛設溝道結構
141(B):虛設溝道結構
145:接觸結構
150:階梯區(第一階梯區)
151(A):虛設溝道結構(第一虛設溝道結構)
151(B):虛設溝道結構
155:接觸結構(第一接觸結構)
160:階梯區(第二階梯區)
161(A):虛設溝道結構(第二虛設溝道結構)
161(B):虛設溝道結構
165:接觸結構(第二接觸結構)
171(A):虛設溝道結構(第三虛設溝道結構)
171(B):虛設溝道結構

Claims (20)

  1. 一種半導體設備，包括：一基底；多個閘極層和多個絕緣層，其交替地堆疊在所述基底的一第一區之上，所述多個閘極層和所述多個絕緣層以階梯台階形式堆疊在所述基底的一第二區之上；一溝道結構，其佈置在所述第一區之上並穿過所述多個閘極層和所述多個絕緣層，並且所述溝道結構和所述多個閘極層以串聯配置方式形成一電晶體的疊層，其中所述多個閘極層是用於所述電晶體的疊層的多個閘極；一第一虛設溝道結構，其穿過所述階梯台階形式的一第一階梯區來佈置；一第二虛設溝道結構，其穿過相鄰於所述第一階梯區的所述階梯台階形式的一第二階梯區來佈置；以及一第三虛設溝道結構，其佈置在所述第一階梯區和所述第二階梯區之間的邊界處，其中所述第三虛設溝道結構與所述第一虛設溝道結構以及所述第二虛設溝道結構具有相同結構。
  2. 根據請求項1所述的半導體設備，還包括：一第四虛設溝道結構，其穿過所述階梯台階形式的所述第一階梯區來佈置；以及一第五虛設溝道結構，其穿過所述階梯台階形式的所述第二階梯區來佈置，其中所述第一虛設溝道結構和所述第二虛設溝道結構佈置在一第一行中，所述第四虛設溝道結構和所述第五虛設溝道結構佈置在一第二行中，並且所述第三虛設溝道結構佈置在所述第一行和所述第二行之間。
  3. 根據請求項1所述的半導體設備，還包括：一第一接觸結構，其在離所述第三虛設溝道結構的一段距離處，所述距離大於所述第一虛設溝道結構和所述第一接觸結構之間的距離，並佈置在所述第一階梯區之上；以及一第二接觸結構，其在離所述第三虛設溝道結構的的一段距離處，所述距離大於所述第二虛設溝道結構和所述第二接觸結構之間的距離，並佈置在所述第二階梯區之上。
  4. 根據請求項3所述的半導體設備，其中，所述第一接觸結構和所述第二接觸結構分別導電地連接到在所述多個閘極層中的第一閘極層和第二閘極層。
  5. 根據請求項3所述的半導體設備，其中，所述第三虛設溝道結構是佈置在所述第一接觸結構和所述第二接觸結構之間的。
  6. 根據請求項3所述的半導體設備，其中，在各個虛設溝道結構和各個接觸結構之間的最小距離大於或等於一第一限制。
  7. 根據請求項1所述的半導體設備，其中，在兩個鄰近虛設溝道結構之間的最大距離小於或等於一第二限制。
  8. 根據請求項1所述的半導體設備，其中，所述溝道結構和所述第三虛設溝道結構是由相同的材料形成的。
  9. 根據請求項1所述的半導體設備，其中，所述第三虛設溝道結構具有圓形形狀。
  10. 一種製造半導體設備的方法，包括：將多個虛設閘極層和多個絕緣層交替地堆疊在所述半導體設備的一基底的一第一區和一第二區之上；在所述基底的所述第二區之上將所堆疊的虛設閘極層和絕緣層形成為階梯台階形式；以及形成在所述基底的所述第一區之上的一溝道結構和在所述基底的所述第二區之上的一虛設溝道結構，所述虛設溝道結構包括：穿過所述階梯台階形式的一第一階梯區佈置的一第一虛設溝道結構、穿過相鄰於所述第一階梯區的所述階梯台階形式的一第二階梯區佈置的一第二虛設溝道結構，以及在所述第一階梯區和所述第二階梯區之間的邊界處佈置的一第三虛設溝道結構，其中所述第三虛設溝道結構與所述第一虛設溝道結構以及所述第二虛設溝道結構具有相同結構。
  11. 根據請求項10所述的方法，其中，使用一修整蝕刻技術來形成在所述第二區之上的所堆疊的虛設閘極層和絕緣層的所述階梯台階形式。
  12. 根據請求項10所述的方法，其中，所述第一虛設溝道結構和所述第二虛設溝道結構相鄰於在所述第一階梯區和所述第二階梯區之間的所述邊界。
  13. 根據請求項10所述的方法，還包括：利用多個閘極層代替所述多個虛設閘極層；以及在所述基底的所述第二區之上形成一接觸結構以導電地連接所述多個閘極層，所述接觸結構包括分別導電地連接到在所述多個閘極層中的一第一閘極層和一第二閘極層的一第一接觸結構和一第二接觸結構。
  14. 根據請求項13所述的方法，其中，所述第一接觸結構在離所述第三虛設溝道結構的一段距離處，所述距離大於所述第一虛設溝道結構和所述第一接觸結構之間的距離，並佈置在所述階梯台階形式的所述第一階梯區之上；並且所述第二接觸結構在離所述第三虛設溝道結構的一段距離處，且所述距離大於所述第二虛設溝道結構和所述第二接觸結構之間的距離，並佈置在所述階梯台階形式的所述第二階梯區之上。
  15. 根據請求項13所述的方法，其中，在各個虛設溝道結構和各個接觸結構之間的最小距離大於或等於一第一限制。
  16. 根據請求項10所述的方法，其中，在兩個鄰近虛設溝道結構之間的最大距離小於或等於一第二限制。
  17. 根據請求項10所述的方法，其中，所述溝道結構和所述第三虛設溝道結構是由相同的材料形成的。
  18. 根據請求項10所述的方法，其中，所述第三虛設溝道結構具有圓形形狀。
  19. 一種用於設計半導體設備的佈局的方法，包括：在所述佈局的一第一區和一第二區中佈置交替的閘極層和絕緣層的疊層，所述交替的閘極層和絕緣層的疊層具有在所述第二區中的一階梯台階形式；在所述佈局的所述第二區中佈置穿過所述階梯台階形式的一第一階梯區的一第一虛設溝道結構；在所述佈局的所述第二區中佈置穿過相鄰於所述第一階梯區的所述階梯台階形式的一第二階梯區的一第二虛設溝道結構；以及在所述佈局的所述第二區中佈置在所述第一階梯區和所述第二階梯區之間的邊界處的一第三虛設溝道結構，其中所述第三虛設溝道結構與所述第一虛設溝道結構以及所述第二虛設溝道結構具有相同結構。
  20. 根據請求項19所述的方法，還包括：在所述佈局的所述第一區中佈置穿過所述交替的閘極層和絕緣層的疊層的一溝道結構；在所述佈局的所述第二區中佈置在所述階梯台階形式的所述第一階梯區中並相鄰於所述第一虛設溝道結構的一第一接觸結構；以及在所述佈局的所述第二區中佈置在所述階梯台階形式的所述第二階梯區中並相鄰於所述第二虛設溝道結構的一第二接觸結構。
TW108135092A 2019-08-14 2019-09-27 半導體設備及其製造方法，以及設計半導體設備的佈局的方法 TWI709230B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
PCT/CN2019/100590 WO2021026819A1 (en) 2019-08-14 2019-08-14 Vertical memory devices
WOPCT/CN2019/100590 2019-08-14

Publications (2)

Publication Number Publication Date
TWI709230B true TWI709230B (zh) 2020-11-01
TW202107687A TW202107687A (zh) 2021-02-16

Family

ID=68927577

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108135092A TWI709230B (zh) 2019-08-14 2019-09-27 半導體設備及其製造方法，以及設計半導體設備的佈局的方法

Country Status (4)

Country Link
US (2) US11665899B2 (zh)
CN (1) CN110622311A (zh)
TW (1) TWI709230B (zh)
WO (1) WO2021026819A1 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10804094B2 (en) 2016-05-06 2020-10-13 Applied Materials, Inc. Methods of depositing SiCON with C, O and N compositional control
KR20210082976A (ko) * 2019-12-26 2021-07-06 삼성전자주식회사 수직형 비휘발성 메모리 소자 및 그 제조방법
KR20220059122A (ko) * 2020-11-02 2022-05-10 삼성전자주식회사 반도체 장치 및 이를 포함하는 대용량 데이터 저장 시스템
CN112701123B (zh) * 2020-12-25 2022-05-10 长江存储科技有限责任公司 半导体器件及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109496356A (zh) * 2018-10-11 2019-03-19 长江存储科技有限责任公司 垂直存储器件
TWI667774B (zh) * 2019-01-02 2019-08-01 大陸商長江存儲科技有限責任公司 具有貫穿階梯接觸的立體儲存裝置及其形成方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102422087B1 (ko) * 2015-09-23 2022-07-18 삼성전자주식회사 수직형 메모리 장치 및 이의 제조 방법
KR102634947B1 (ko) * 2016-08-18 2024-02-07 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR102343847B1 (ko) * 2017-04-25 2021-12-28 삼성전자주식회사 3차원 반도체 메모리 장치
KR102570901B1 (ko) * 2017-11-20 2023-08-25 삼성전자주식회사 3차원 반도체 소자
CN110024126B (zh) * 2019-02-26 2020-06-26 长江存储科技有限责任公司 三维存储器件及其形成方法
CN110246843B (zh) * 2019-06-27 2020-10-27 长江存储科技有限责任公司 一种3d nand存储器件
KR20210008983A (ko) * 2019-07-15 2021-01-26 삼성전자주식회사 3차원 반도체 소자
KR20210082976A (ko) * 2019-12-26 2021-07-06 삼성전자주식회사 수직형 비휘발성 메모리 소자 및 그 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109496356A (zh) * 2018-10-11 2019-03-19 长江存储科技有限责任公司 垂直存储器件
TWI667774B (zh) * 2019-01-02 2019-08-01 大陸商長江存儲科技有限責任公司 具有貫穿階梯接觸的立體儲存裝置及其形成方法

Also Published As

Publication number Publication date
US11665899B2 (en) 2023-05-30
US20210050368A1 (en) 2021-02-18
TW202107687A (zh) 2021-02-16
WO2021026819A1 (en) 2021-02-18
CN110622311A (zh) 2019-12-27
US20220005828A1 (en) 2022-01-06

Similar Documents

Publication Publication Date Title
TWI704679B (zh) 垂直記憶體元件與方法
TWI709230B (zh) 半導體設備及其製造方法，以及設計半導體設備的佈局的方法
TWI748374B (zh) 垂直記憶體件
CN111968987B (zh) 三维存储器及其制造方法
US11081408B2 (en) Methods for wafer warpage control
US11948894B2 (en) Vertical memory devices
US11696444B2 (en) Semiconductor device and method of fabrication thereof
TW202211450A (zh) 半導體元件及其形成方法
US20240107759A1 (en) Memory system, semiconductor device and fabrication method therefor
US20230132530A1 (en) Methods of forming semiconductor devices
TWI793422B (zh) 三維記憶體裝置及其製作方法
KR20240113933A (ko) 메모리 셀의 스트링을 포함하는 메모리 어레이 및 메모리 셀의 스트링을 포함하는 메모리 어레이를 형성하는 데 사용되는 방법