TWI704626B - Semiconductor chip - Google Patents
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Abstract
Description
本發明涉及半導體晶片。 The present invention relates to semiconductor wafers.
關於將半導體晶片安裝到基板的方法之一，有使用了凸塊的倒裝晶片(flip chip)技術。在倒裝晶片技術中，為了防止半導體晶片與基板的連接不良，此外，為了緩解施加於各個凸塊的應力而提高連接的可靠性，要求將各個凸塊的高度對齊。例如，假若凸塊的高度不同，則在將半導體晶片安裝到基板時，高度低的凸塊不與基板側的焊盤接觸，有可能在半導體晶片與基板的電連接產生不良情況。 As one of the methods of mounting a semiconductor wafer on a substrate, there is a flip chip technology using bumps. In flip-chip technology, in order to prevent poor connection between the semiconductor chip and the substrate, and to relieve stress applied to the bumps and improve the reliability of the connection, it is required to align the heights of the bumps. For example, if the bumps have different heights, when mounting the semiconductor wafer on the substrate, the bumps with a low height do not contact the pads on the substrate side, which may cause defects in the electrical connection between the semiconductor wafer and the substrate.
關於這一點，例如，在專利文獻1中公開了如下結構，即，根據形成在半導體基板上的中間層的厚度，按每個凸塊調整焊料的塗敷量而改變凸塊的體積。根據該結構，因為從半導體器件的表面到凸塊的頂點的高度對齊，所以能夠避免半導體封裝件與基板的連接的不良情況。 In this regard, for example,
[在先技術文獻] [Prior Technical Literature]
[專利文獻] [Patent Literature]
專利文獻1：日本特開2007-96198號公報 Patent Document 1: Japanese Patent Application Publication No. 2007-96198
在上述的倒裝晶片技術中，近年來，為了應對電子設備的小型 化以及高密度化，開始採用與焊料凸塊相比能夠小徑化以及窄間距化且散熱特性以及電特性也優異的Cu柱凸塊。在該Cu柱凸塊中，一般來說，通過鍍覆施工法連續形成Cu層以及焊料層。因此，焊料的塗敷量被作為基底的Cu層的面積所限制，所以難以像上述的專利文獻1所示的那樣按每個凸塊調整焊料的塗敷量。此外，若焊料的體積按每個凸塊不同，則間距窄的情況下的焊料的控制是特別困難的。 In the above-mentioned flip chip technology, in recent years, in order to cope with the miniaturization and high density of electronic devices, Cu, which can be reduced in diameter and pitch compared with solder bumps, and has excellent heat dissipation characteristics and electrical characteristics, has been adopted. Post bumps. In this Cu stud bump, generally, a Cu layer and a solder layer are continuously formed by a plating method. Therefore, the amount of solder applied is limited by the area of the Cu layer as the base, so it is difficult to adjust the amount of solder applied per bump as shown in
本發明是鑒於這樣的情形而完成的，其目的在於，提供一種不依賴於焊料的塗敷量的控制而使凸塊高度對齊的半導體晶片。 The present invention has been completed in view of such circumstances, and its object is to provide a semiconductor wafer in which bump heights are aligned independently of the control of the amount of solder applied.
為了達成這樣的目的，本發明的一個側面涉及的半導體晶片具備：半導體基板，具有主面；第一電極，形成在半導體基板的主面上；第二電極，形成在半導體基板的主面上；第一絕緣層，形成在第一電極的一部分上；第一凸塊，形成在第一電極的另一部分以及第一絕緣層上，與第一電極電連接；以及第二凸塊，形成在第二電極上，在半導體基板的主面的俯視下具有比第一凸塊的面積大的面積，形成第一凸塊的面比形成第二凸塊的面高。 In order to achieve such an object, a semiconductor wafer according to one aspect of the present invention includes: a semiconductor substrate having a main surface; a first electrode formed on the main surface of the semiconductor substrate; and a second electrode formed on the main surface of the semiconductor substrate; A first insulating layer is formed on a part of the first electrode; a first bump is formed on another part of the first electrode and the first insulating layer, and is electrically connected to the first electrode; and a second bump is formed on the first electrode The two electrodes have an area larger than the area of the first bump in a plan view of the main surface of the semiconductor substrate, and the surface where the first bump is formed is higher than the surface where the second bump is formed.
本發明的一個側面涉及的半導體晶片具備：半導體基板，具有主面；第一電極，形成在半導體基板的主面上；第二電極，形成在半導體基板的主面上；第一絕緣層，形成在第一電極的一部分上；第一凸塊，形成在第一電極的另一部分以及第一絕緣層上，並且與第一電極電連接；以及第二凸塊，形成在第二電極上，並且在半導體基板的主面的俯視下具有比第一凸塊的面積大的面積，從半導體基板的主面到第一凸塊的上表面的半導體基板的主面的法線方向上的距離的最大值與從半導體基板的主面到第二凸塊的上表面的法線方向上的距離的最大值相等。 A semiconductor wafer according to one aspect of the present invention includes: a semiconductor substrate having a main surface; a first electrode formed on the main surface of the semiconductor substrate; a second electrode formed on the main surface of the semiconductor substrate; and a first insulating layer formed On a part of the first electrode; a first bump formed on another part of the first electrode and the first insulating layer and electrically connected to the first electrode; and a second bump formed on the second electrode, and The main surface of the semiconductor substrate has an area larger than the area of the first bump in the plan view, and the distance in the normal direction of the main surface of the semiconductor substrate from the main surface of the semiconductor substrate to the upper surface of the first bump is the largest The value is equal to the maximum value of the distance in the normal direction from the main surface of the semiconductor substrate to the upper surface of the second bump.
本發明的一個側面涉及的半導體晶片具備：半導體基板，具有主面；第一半導體層，形成在半導體基板的主面上，不構成電晶體；第二半導體層，形成在半導體基板的主面上，構成電晶體的基極層；第四絕緣層，形成在第一半導體層上；第一凸塊，形成在第四絕緣層上；以及第二凸塊，形成在第二半導體層上，在半導體基板的主面的俯視下，第二凸塊的面積大於第一凸塊的面積。 A semiconductor wafer according to one aspect of the present invention includes: a semiconductor substrate having a main surface; a first semiconductor layer formed on the main surface of the semiconductor substrate and does not constitute a transistor; and a second semiconductor layer formed on the main surface of the semiconductor substrate , Constituting the base layer of the transistor; a fourth insulating layer, formed on the first semiconductor layer; first bumps, formed on the fourth insulating layer; and second bumps, formed on the second semiconductor layer, In a plan view of the main surface of the semiconductor substrate, the area of the second bump is larger than the area of the first bump.
根據本發明，能夠提供一種不依賴於焊料的塗敷量的控制而使凸塊高度對齊的半導體晶片。 According to the present invention, it is possible to provide a semiconductor wafer in which bump heights are aligned independently of the control of the amount of solder applied.
10‧‧‧半導體基板 10‧‧‧Semiconductor substrate
11、12‧‧‧主面 11, 12‧‧‧Main side
20‧‧‧回路形成區域 20‧‧‧Circuit forming area
21‧‧‧電晶體 21‧‧‧Transistor
22、23‧‧‧電極 22, 23‧‧‧ electrode
24‧‧‧鍍覆種子層 24‧‧‧Plating seed layer
30‧‧‧Cu柱凸塊 30‧‧‧Cu pillar bump
31‧‧‧Cu層 31‧‧‧Cu layer
32‧‧‧焊料層 32‧‧‧Solder layer
40~42‧‧‧絕緣層 40~42‧‧‧Insulation layer
43‧‧‧開口部 43‧‧‧Opening
50~64‧‧‧絕緣層 50~64‧‧‧Insulation layer
70~76‧‧‧半導體層 70~76‧‧‧Semiconductor layer
80‧‧‧基極層 80‧‧‧Base layer
81‧‧‧射極層 81‧‧‧Emitter layer
82‧‧‧集極電極 82‧‧‧ Collector electrode
83‧‧‧基極電極 83‧‧‧Base electrode
84‧‧‧射極電極 84‧‧‧Emitter electrode
90、91‧‧‧絕緣層 90、91‧‧‧Insulation layer
92‧‧‧隔離層 92‧‧‧Isolation layer
100‧‧‧半導體晶片 100‧‧‧Semiconductor chip
110‧‧‧金屬層 110‧‧‧Metal layer
120‧‧‧薄膜電阻元件(TFR) 120‧‧‧Thin Film Resistance Element (TFR)
130、131‧‧‧絕緣層 130、131‧‧‧Insulation layer
200、300‧‧‧抗蝕劑 200, 300‧‧‧resist
210、310‧‧‧開口部 210, 310‧‧‧ opening
圖1是本發明的第一實施方式涉及的半導體晶片100A的俯視圖。 FIG. 1 is a plan view of a
圖2是圖1的II-II線剖視圖。 Fig. 2 is a cross-sectional view taken along line II-II in Fig. 1.
圖3是表示了面積不同的四個Cu柱凸塊的厚度的測定值的曲線圖。 Fig. 3 is a graph showing measured values of the thickness of four Cu stud bumps with different areas.
圖4是示出與絕緣層的佔有率相應的Cu柱凸塊的加高量的模擬結果的曲線圖。 FIG. 4 is a graph showing the simulation result of the heightening amount of the Cu stud bump corresponding to the occupation ratio of the insulating layer.
圖5是本發明的第二實施方式涉及的半導體晶片100B的俯視圖。 FIG. 5 is a plan view of the
圖6是圖5的VI-VI線剖視圖。 Fig. 6 is a sectional view taken along the line VI-VI in Fig. 5.
圖7是本發明的第三實施方式涉及的半導體晶片100C的剖視圖。 FIG. 7 is a cross-sectional view of a
圖8A是本發明的第四實施方式涉及的半導體晶片100D的俯視圖。 FIG. 8A is a plan view of a
圖8B是本發明的第五實施方式涉及的半導體晶片100E的俯視圖。 FIG. 8B is a plan view of the
圖8C是本發明的第六實施方式涉及的半導體晶片100F的俯視圖。 FIG. 8C is a plan view of the
圖8D是本發明的第七實施方式涉及的半導體晶片100G的俯視圖。 FIG. 8D is a plan view of the
圖9A是示出本發明的第一實施方式涉及的半導體晶片100A的製造方法的順序的圖。 FIG. 9A is a diagram showing the procedure of the method of manufacturing the
圖9B是示出本發明的第一實施方式涉及的半導體晶片100A的製造方法的順序的圖。 FIG. 9B is a diagram showing the procedure of the method of manufacturing the
圖9C是示出本發明的第一實施方式涉及的半導體晶片100A的製造方法的順序的圖。 FIG. 9C is a diagram showing the procedure of the method of manufacturing the
圖9D是示出本發明的第一實施方式涉及的半導體晶片100A的製造方法的順序的圖。 FIG. 9D is a diagram showing the procedure of the method of manufacturing the
圖9E是示出本發明的第一實施方式涉及的半導體晶片100A的製造方法的順序的圖。 FIG. 9E is a diagram showing the procedure of the method of manufacturing the
圖9F是示出本發明的第一實施方式涉及的半導體晶片100A的製造方法的順序的圖。 FIG. 9F is a diagram showing the procedure of the method of manufacturing the
圖9G是示出本發明的第一實施方式涉及的半導體晶片100A的製造方法的順序的圖。 FIG. 9G is a diagram showing the procedure of the method of manufacturing the
圖9H是示出本發明的第一實施方式涉及的半導體晶片100A的製造方法的順序的圖。 FIG. 9H is a diagram showing the procedure of the method of manufacturing the
圖9I是示出本發明的第一實施方式涉及的半導體晶片100A的製造方法的順序的圖。 FIG. 9I is a diagram showing the procedure of the method of manufacturing the
圖9J是示出本發明的第一實施方式涉及的半導體晶片100A的製造方法的順序的圖。 FIG. 9J is a diagram showing the procedure of the method of manufacturing the
圖10是本發明的第八實施方式涉及的半導體晶片100H的俯視圖。 FIG. 10 is a plan view of a
圖11是圖10的XI-XI線剖視圖。 Fig. 11 is a cross-sectional view taken along line XI-XI in Fig. 10.
圖12是本發明的第九實施方式涉及的半導體晶片100I的剖視圖。 FIG. 12 is a cross-sectional view of a semiconductor wafer 100I according to a ninth embodiment of the present invention.
圖13是示出由於半導體層70以及金屬層110的***而造成的Cu柱凸塊的加 高量的模擬結果的曲線圖。 Fig. 13 is a graph showing a simulation result of the increase of the Cu stud bump due to the insertion of the
圖14A是本發明的第十實施方式涉及的半導體晶片100J的俯視圖。 FIG. 14A is a plan view of a
圖14B是本發明的第十一實施方式涉及的半導體晶片100K的俯視圖。 FIG. 14B is a plan view of the
圖14C是本發明的第十二實施方式涉及的半導體晶片100L的俯視圖。 FIG. 14C is a plan view of the
圖14D是本發明的第十三實施方式涉及的半導體晶片100M的俯視圖。 FIG. 14D is a plan view of the
圖14E是本發明的第十四實施方式涉及的半導體晶片100N的俯視圖。 FIG. 14E is a plan view of the
圖14F是本發明的第十五實施方式涉及的半導體晶片100O的俯視圖。 FIG. 14F is a plan view of the semiconductor wafer 100O according to the fifteenth embodiment of the present invention.
圖15是圖14F的XV-XV線剖視圖。 Fig. 15 is a cross-sectional view taken along line XV-XV in Fig. 14F.
圖16是本發明的第十六實施方式涉及的半導體晶片100P的剖視圖。 FIG. 16 is a cross-sectional view of a
圖17是本發明的第十七實施方式涉及的半導體晶片100Q的剖視圖。 FIG. 17 is a cross-sectional view of a
圖18A是示出本發明的第九實施方式涉及的半導體晶片100I的製造方法的順序的圖。 FIG. 18A is a diagram showing the procedure of the method of manufacturing the semiconductor wafer 100I according to the ninth embodiment of the present invention.
圖18B是示出本發明的第九實施方式涉及的半導體晶片100I的製造方法的順序的圖。 FIG. 18B is a diagram showing the procedure of the method of manufacturing the semiconductor wafer 100I according to the ninth embodiment of the present invention.
圖18C是示出本發明的第九實施方式涉及的半導體晶片100I的製造方法的順序的圖。 FIG. 18C is a diagram showing the procedure of the method of manufacturing the semiconductor wafer 100I according to the ninth embodiment of the present invention.
圖18D是示出本發明的第九實施方式涉及的半導體晶片100I的製造方法的順序的圖。 FIG. 18D is a diagram showing the procedure of the method of manufacturing the semiconductor wafer 100I according to the ninth embodiment of the present invention.
圖18E是示出本發明的第九實施方式涉及的半導體晶片100I的製造方法的順序的圖。 FIG. 18E is a diagram showing the procedure of the method of manufacturing the semiconductor wafer 100I according to the ninth embodiment of the present invention.
圖18F是示出本發明的第九實施方式涉及的半導體晶片100I的製造方法的順序的圖。 FIG. 18F is a diagram showing the procedure of the method of manufacturing the semiconductor wafer 100I according to the ninth embodiment of the present invention.
圖18G是示出本發明的第九實施方式涉及的半導體晶片100I的製造方法的順序的圖。 FIG. 18G is a diagram showing the procedure of the method of manufacturing the semiconductor wafer 100I according to the ninth embodiment of the present invention.
圖18H是示出本發明的第九實施方式涉及的半導體晶片100I的製造方法的順序的圖。 FIG. 18H is a diagram showing the procedure of the method of manufacturing the semiconductor wafer 100I according to the ninth embodiment of the present invention.
圖18I是示出本發明的第九實施方式涉及的半導體晶片100I的製造方法的順序的圖。 FIG. 18I is a diagram showing the procedure of the method of manufacturing the semiconductor wafer 100I according to the ninth embodiment of the present invention.
圖18J是示出本發明的第九實施方式涉及的半導體晶片100I的製造方法的順序的圖。 FIG. 18J is a diagram showing the procedure of the method of manufacturing the semiconductor wafer 100I according to the ninth embodiment of the present invention.
以下，參照圖式對本發明的實施方式進行詳細說明。在以下的圖式的記載中，相同或類似的構成要素用相同或類似的符號來表示。圖式是例示，各部分的尺寸、形狀是示意性的，不應將本申請發明的技術範圍限定於該實施方式進行解釋。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the description of the drawings below, the same or similar components are represented by the same or similar symbols. The drawing is an illustration, and the size and shape of each part are schematic, and the technical scope of the invention of the present application should not be interpreted as being limited to this embodiment.
首先，參照圖1以及圖2對本發明的第一實施方式涉及的半導體晶片100A進行說明。在此，圖1是本發明的第一實施方式涉及的半導體晶片100A的俯視圖，圖2是圖1的II-II線剖視圖。 First, the
如圖2所示，半導體晶片100A包含半導體基板10、形成在半導體基板10上的回路形成區域20以及多個Cu柱凸塊30a、30b、30c。半導體基板10例如呈具有對置的主面11以及主面12的平板狀。半導體基板10的材料沒有特別限定，例如作為主成分而包含化合物半導體。另外，圖1是對半導體基板10的主面11側進行了俯視的俯視圖。 As shown in FIG. 2, the
在回路形成區域20，例如形成電晶體等主動元件、電阻元件、電容元件或電感元件等被動元件、或者佈線、絕緣膜或鈍化膜等。而且，通過這些主動元件、被動元件、佈線、絕緣膜以及鈍化膜等的組合形成電路。在本實施方式中，例如，在回路形成區域20形成有多個電晶體21a~21e，在該多個 電晶體21a~21e上分別形成有多個電極22a~22e。此外，在電極22a~22c上形成有電極23a，在電極22d、22e上形成有電極23b。此外，在未形成電晶體的區域中，在半導體基板10的主面11上依次層疊有電極22f以及電極23c。 In the
多個電晶體21a~21e以及多個電極22a~22f的周圍區域被絕緣層40所填充。此外，在絕緣層40以及多個電極23a~23c上依次層疊有作為保護膜的絕緣層41以及絕緣層42。另外，為了提供Cu柱凸塊30a~30c與電極23a~23c的電連接，絕緣層41以及絕緣層42具有開口部43a~43c。絕緣層40~42的材料沒有特別限定，例如，絕緣層40、42作為主成分而包含樹脂，絕緣層41作為主成分而包含SiN。另外，絕緣層40~42也可以作為主成分而包含SiO2、聚醯亞胺樹脂、聚苯並惡唑樹脂(PBO)、苯並環丁烯樹脂(BCB)、或者環氧樹脂等。 The surrounding areas of the plurality of
在多個電極23a~23c上分別形成有鍍覆種子層24a~24c(或稱鍍覆晶種層：Seed Layer)。鍍覆種子層24a~24c分別成膜在電極23a~23c以及後述的絕緣層50、52上，進而成膜為沿著開口部43a~43c的內壁面。具體地，鍍覆種子層24a成膜在電極23a上的開口部43a。此外，鍍覆種子層24b成膜在形成於電極23b的一部分上的絕緣層50上和未形成該絕緣層50的區域(即，電極23b的另一部分)上，且成膜為沿著開口部43b的內壁面。此外，鍍覆種子層24c成膜在形成於電極23c的一部分上的絕緣層52上和未形成該絕緣層52的區域(即，電極23c的另一部分)上，且成膜為沿著開口部43c的內壁面。通過像這樣成膜薄的金屬膜，從而即使是絕緣層50、52上，也能夠通過鍍覆施工法形成Cu柱凸塊30b、30c。 A
在鍍覆種子層24a~24c上分別形成有Cu柱凸塊30a~30c。在電極23a上，夾著鍍覆種子層24a形成有Cu柱凸塊30a。在電極23b上，夾著鍍覆種子層24b形成有Cu柱凸塊30b。在電極23c上，夾著鍍覆種子層24c形成有Cu柱凸塊30c。Cu柱凸塊30a~30c分別按照鍍覆種子層24a~24c的形狀填充至到達開口部 43a~43c的內部。由此，Cu柱凸塊30a~30c分別經由鍍覆種子層24a~24c與電極23a~23c電連接。Cu柱凸塊30a~30c具有如下功能，即，在將半導體晶片100A安裝到基板時，將半導體晶片100A固定到基板，並且提供與外部的電連接。另外，在Cu柱凸塊30a與Cu柱凸塊30b的關係中，Cu柱凸塊30a、鍍覆種子層24a以及電極23a分別是第二凸塊、第二金屬層以及第二電極的一個具體例，Cu柱凸塊30b、鍍覆種子層24b以及電極23b分別是第一凸塊、第一金屬層以及第一電極的一個具體例。另一方面，在Cu柱凸塊30b與Cu柱凸塊30c的關係中，Cu柱凸塊30b、鍍覆種子層24b以及電極23b分別是第二凸塊、第二金屬層以及第二電極的一個具體例，Cu柱凸塊30c、鍍覆種子層24c以及電極23c分別是第一凸塊、第一金屬層以及第一電極的一個具體例。 Cu stud bumps 30a-30c are formed on the plating seed layers 24a-24c, respectively. On the
如圖1所示，Cu柱凸塊30a、30b的半導體基板10的主面11的俯視下的形狀(以下，也簡稱為“平面形狀”)為具有長軸方向的長度以及短軸方向的寬度的橢圓形，Cu柱凸塊30c的該平面形狀為圓形。此外，在本實施方式中，如圖1所示，半導體基板10的主面11的俯視下的Cu柱凸塊30a~30c的面積(以下，也簡稱為“面積”)分別不同。具體地，Cu柱凸塊30a的面積比Cu柱凸塊30b大，Cu柱凸塊30b的面積比Cu柱凸塊30c大，Cu柱凸塊30c的面積最小。 像這樣，若使用Cu柱凸塊，則能夠任意地形成凸塊的平面形狀以及面積的大小。 As shown in FIG. 1, the shape of the
此外，如圖2所示，Cu柱凸塊30a~30c分別呈如下的二層構造，即，在作為主成分而包含銅(Cu)的柱狀的Cu層31a~31c上層疊了作為主成分而包含焊料的焊料層32a~32c。焊料層的材料沒有特別限定，例如可以是SnAg類、SnAgCu類、SnCu類或者SnPb類等。像這樣，在Cu柱凸塊中，因為作為焊料層的基座而呈柱狀構築了Cu層，所以與僅由焊料構成的凸塊相比，能夠進行小徑化以及窄間距化。因此，在應對電子設備的小型化以及高密度化的情況下 是較佳的。此外，與焊料凸塊相比，Cu柱凸塊的散熱特性以及電特性優異。 In addition, as shown in FIG. 2, the Cu stud bumps 30a-30c each have a two-layer structure in which a
此外，在本說明書中，如圖2所示，例如，將在半導體基板10的主面11的法線方向上從Cu柱凸塊30a的底面(即，鍍覆種子層24a與Cu層31a的邊界)到Cu柱凸塊30a的上表面(即，焊料層32a的上表面)的長度稱為“Cu柱凸塊30a的厚度T”。此外，例如，將該法線方向上的從半導體基板10的主面11到Cu柱凸塊30a的上表面的長度稱為“Cu柱凸塊的高度H”。這在其它Cu柱凸塊以及其它構成要素中也是同樣的。 In addition, in this specification, as shown in FIG. 2, for example, from the bottom surface of the
在此，Cu柱凸塊一般通過鍍覆施工法來形成，但是在面積不同的Cu柱凸塊混合存在的情況下，該面積的差異影響鍍覆液的供給量以及鍍覆電流分佈，在凸塊的厚度產生差別。此外，在由於形成在回路形成區域的元件等的差異而使回路形成區域的高度不均勻的情況下，也會在凸塊的高度產生差別。由此，如果在一個半導體晶片中各個凸塊的高度未對齊，則在將半導體晶片安裝到基板時，有時不會被均勻地連接。因此，可能發生如下問題，即，高度低的凸塊不與基板側的焊盤接觸，在半導體晶片與基板的電連接產生不良情況，或者應力集中在一部分的凸塊，半導體晶片與基板的連接可靠性下降等。 Here, Cu stud bumps are generally formed by a plating method, but when Cu stud bumps with different areas are mixed, the difference in area affects the supply amount of plating solution and the plating current distribution, and the bumps The thickness of the block makes a difference. In addition, in the case where the height of the loop formation area is uneven due to the difference in elements and the like formed in the loop formation area, a difference also occurs in the height of the bump. Therefore, if the heights of the bumps in one semiconductor wafer are not aligned, they may not be uniformly connected when the semiconductor wafer is mounted on the substrate. Therefore, the following problems may occur, that is, the low-height bumps do not contact the pads on the substrate side, the electrical connection between the semiconductor wafer and the substrate is defective, or the stress is concentrated on a part of the bumps, and the connection between the semiconductor wafer and the substrate Decrease in reliability, etc.
關於這一點，在半導體晶片100A中，為了調整Cu柱凸塊30a~30c的高度，在面積比Cu柱凸塊30a小的Cu柱凸塊30b、30c與電極23b、23c之間分別***有絕緣層50~52。具體地，在面積最大的Cu柱凸塊30a中，因為厚度比Cu柱凸塊30b、30c厚，所以未形成絕緣層。另一方面，在面積為中間的大小的Cu柱凸塊30b中，在電極23b的俯視下的中央附近(即，電極23b的一部分)上形成有絕緣層50。此外，在面積最小的Cu柱凸塊30c中，在電極23c的俯視下的中央附近(即，電極23c的一部分)上形成有層疊的兩層的絕緣層51、52。另外，在Cu柱凸塊30a與Cu柱凸塊30b的關係中，絕緣層50是第一絕緣層的一個具體例。此外，在Cu柱凸塊30b與Cu柱凸塊30c的關係中，絕緣層50是第二 絕緣層的一個具體例，絕緣層51是第一絕緣層的一個具體例，絕緣層52是第三絕緣層的一個具體例。 In this regard, in order to adjust the height of the Cu stud bumps 30a-30c in the
絕緣層50調整Cu柱凸塊30b的高度，絕緣層51、52調整Cu柱凸塊30c的高度。在此，將形成了形成在鍍覆種子層24b、24c下的絕緣層50、51、52的部位的上表面定義為形成凸塊的面。因而，形成Cu柱凸塊30a、Cu柱凸塊30b以及Cu柱凸塊30c的面的高度分別不同。形成Cu柱凸塊30c的面最高，形成Cu柱凸塊30a的面最低。由此，對起因於Cu柱凸塊的面積的差異的厚度之差進行補償。因此，在半導體基板10的主面11的法線方向上，從該主面11到Cu柱凸塊30a、30b、30c的上表面的距離的最大值變得分別相等。在此，所謂“相等”，不限於嚴格地相等，包含如下程度的誤差，即，即使稍微不同，在將半導體晶片100A安裝到基板時也可均勻地連接多個Cu柱凸塊的程度的誤差。 The insulating
通過上述結構，在半導體晶片100A中，即使在Cu柱凸塊的面積或者回路形成區域20的高度存在差異，也能夠通過對絕緣層的***與否以及***的絕緣層的級數進行調整，從而不依賴於焊料的塗敷量的控制而將Cu柱凸塊的高度對齊。因此，在半導體晶片100A的安裝時，能夠通過均勻地連接多個凸塊而防止凸塊的連接不良，並且能夠通過緩解應力而使連接的可靠性提高。 With the above structure, in the
此外，如果使用Cu柱凸塊，則能夠任意地形成Cu層的平面形狀。例如，在形成於回路形成區域20的元件中的發熱比較大的電晶體21a~21e的上部，配置有面積比較大的Cu柱凸塊30a、30b。在其它區域，可以配置面積比較小的圓柱狀的Cu柱凸塊30c。 In addition, if Cu stud bumps are used, the planar shape of the Cu layer can be arbitrarily formed. For example, on the upper part of the
另外，雖然絕緣層50~52的材料沒有特別限定，但是，例如較佳為絕緣層50、51由與絕緣層41相同的材料構成，絕緣層52由與絕緣層42相同的材料構成。由此，如後所述，能夠與絕緣層41在同一製程中形成絕緣層50、51，能夠與絕緣層42在同一製程中形成絕緣層52。因此，能夠通過簡單的設計 變更從不具備絕緣層50~52的結構形成絕緣層50~52。 In addition, although the materials of the insulating
此外，Cu柱凸塊的高度的調整不限於絕緣層的***與否或者***的絕緣層的級數的調整。例如，也可以通過***到電極與Cu柱凸塊之間的絕緣層的厚度的調整使Cu柱凸塊的高度對齊。具體地，通過形成為***到面積比較小的Cu柱凸塊下的絕緣層的厚度比***到面積比較大的Cu柱凸塊下的絕緣層的厚度厚，從而能夠將Cu柱凸塊的高度對齊。在圖2所示的例子中，例如，如果將絕緣層50、51的厚度設為0~1μm，將絕緣層52的厚度設為1~5μm，則通過絕緣層的組合，能夠進行0~6μm左右的幅度的Cu柱凸塊的高度調整。 In addition, the adjustment of the height of the Cu pillar bump is not limited to the adjustment of the insertion of the insulating layer or the adjustment of the number of stages of the inserted insulating layer. For example, the height of the Cu pillar bump can also be aligned by adjusting the thickness of the insulating layer inserted between the electrode and the Cu pillar bump. Specifically, the thickness of the insulating layer inserted under the Cu stud bump with a relatively small area is thicker than the thickness of the insulating layer inserted under the Cu stud bump with a relatively large area, so that the height of the Cu stud bump can be reduced Aligned. In the example shown in FIG. 2, for example, if the thickness of the insulating
或者，例如也可以通過絕緣層的面積相對於Cu柱凸塊的面積的比例(以下，也稱為“絕緣層的佔有率”。)的調整使Cu柱凸塊的高度對齊。具體地，通過形成為***到面積比較小的Cu柱凸塊下的絕緣層的佔有率比***到面積比較大的Cu柱凸塊下的絕緣層的佔有率高，從而能夠將Cu柱凸塊的高度對齊。另外，因為伴隨著絕緣層的佔有率的上升，Cu柱凸塊與電極之間的電阻增大，所以有可能導致半導體晶片的特性劣化。因此，較佳設為絕緣層相對於Cu柱凸塊的面積的佔有率例如到80%左右。 Alternatively, for example, the ratio of the area of the insulating layer to the area of the Cu stud bump (hereinafter, also referred to as "occupancy rate of the insulating layer") may be adjusted to align the height of the Cu stud bump. Specifically, the occupancy rate of the insulating layer inserted under the Cu stud bump with a relatively small area is higher than the occupancy rate of the insulating layer inserted under the Cu stud bump with a relatively large area. Align the height. In addition, as the occupancy rate of the insulating layer increases, the resistance between the Cu stud bump and the electrode increases, which may cause deterioration of the characteristics of the semiconductor wafer. Therefore, it is preferable that the occupancy rate of the insulating layer with respect to the area of the Cu stud bump is about 80%, for example.
圖3是表示了面積不同的四個Cu柱凸塊的厚度的測定值的曲線圖。在圖3所示的曲線圖中，橫軸表示將Cu柱凸塊的平面形狀的短軸方向上的寬度設為75μm的情況下的長軸方向上的長度(μm)，縱軸表示Cu柱凸塊的厚度(μm)。另外，圖3中的所謂“Cu柱凸塊的厚度”，是指未形成Cu柱凸塊的高度調整用的絕緣層的情況下的Cu柱凸塊的厚度的平均值。 Fig. 3 is a graph showing measured values of the thickness of four Cu stud bumps with different areas. In the graph shown in FIG. 3, the horizontal axis represents the length (μm) in the major axis direction when the width in the minor axis direction of the planar shape of the Cu stud bump is set to 75 μm, and the vertical axis represents the Cu column The thickness of the bump (μm). In addition, the "thickness of the Cu stud bump" in FIG. 3 refers to the average value of the thickness of the Cu stud bump when the insulating layer for adjusting the height of the Cu stud bump is not formed.
如圖3所示，特別在Cu柱凸塊的平面形狀的長度為300μm以下的區域中，伴隨著Cu柱凸塊的面積的增大，厚度變厚。具體地，若將長度為75μm左右的Cu柱凸塊和長度為325μm左右的Cu柱凸塊進行比較，則厚度相差4μm左右。因此，可知如果能夠通過絕緣層的***將Cu柱凸塊的高度加高4μm 左右，則能夠將面積不同的Cu柱凸塊的高度對齊。 As shown in FIG. 3, particularly in the region where the length of the planar shape of the Cu stud bump is 300 μm or less, as the area of the Cu stud bump increases, the thickness becomes thicker. Specifically, if a Cu stud bump with a length of about 75 μm and a Cu stud bump with a length of about 325 μm are compared, the difference in thickness is about 4 μm. Therefore, it can be seen that if the height of the Cu stud bump can be increased by about 4 μm by the insertion of the insulating layer, the height of the Cu stud bumps with different areas can be aligned.
圖4是示出與絕緣層的佔有率相應的Cu柱凸塊的高度的加高量的模擬結果的曲線圖。具體地，對於圖2所示的(1)僅***絕緣層51、(2)僅***絕緣層52、以及(3)***絕緣層51和絕緣層52，示出了使絕緣層的佔有率從0%變化至100%的情況下的Cu柱凸塊的高度的加高量。即，所謂絕緣層的佔有率為0%，表示未***絕緣層的狀態，所謂絕緣層的佔有率為100%，表示不使任何東西介於電極與Cu柱凸塊之間地***絕緣層而使電極與Cu柱凸塊絕緣的狀態。此外，在圖4所示的曲線圖中，橫軸表示絕緣層的佔有率(%)，縱軸表示Cu柱凸塊的高度的加高量(μm)。 FIG. 4 is a graph showing a simulation result of the increase in the height of the Cu stud bump corresponding to the occupation ratio of the insulating layer. Specifically, for (1) inserting only the insulating
如圖4所示，在任一絕緣層中，伴隨著絕緣層的佔有率的變化，Cu柱凸塊的加高量均連續地變化。由此可知，通過絕緣層的佔有率的調整，能夠進行Cu柱凸塊的加高量的微調。此外，可知，例如在佔有率為80%左右時，能夠加高5μm左右。因此，如圖3所示，可以說，如果多個Cu柱凸塊的厚度的差異最大為4μm左右，則能夠將全部的Cu柱凸塊的高度對齊。 As shown in FIG. 4, in any of the insulating layers, the amount of Cu stud bumps continuously changes as the occupancy of the insulating layer changes. From this, it can be seen that by adjusting the occupancy of the insulating layer, it is possible to finely adjust the height of the Cu stud bump. In addition, it can be seen that, for example, when the occupancy rate is about 80%, it can be increased by about 5 μm. Therefore, as shown in FIG. 3, it can be said that if the difference in thickness of a plurality of Cu stud bumps is about 4 μm at most, the heights of all the Cu stud bumps can be aligned.
接下來，參照圖5以及圖6，對本發明的第二實施方式涉及的半導體晶片100B進行說明。在此，圖5是本發明的第二實施方式涉及的半導體晶片100B的俯視圖，圖6是圖5的VI-VI線剖視圖。另外，在第二實施方式以後，省略關於與第一實施方式共同的事項的記述，僅對不同點進行說明。特別是，對於基於同樣的結構的同樣的作用效果，不在每個實施方式中逐一提及。此外，對於第二實施方式的構成要素中的與第一實施方式對應的構成要素，為了便於說明，採用與在第一實施方式中所用的符號相同的符號。 Next, referring to FIGS. 5 and 6, the
半導體晶片100B與上述的半導體晶片100A相比，分別***到Cu柱凸塊30b以及Cu柱凸塊30c下的絕緣層的構造不同。即，在半導體晶片100A中，如圖2所示，***了一個絕緣層50或兩個層疊的絕緣層51、52，但是在半 導體晶片100B中，如圖6所示，***了多個絕緣層53或多個層疊的絕緣層54、55。在此，將形成了形成在鍍覆種子層24b、24c下的絕緣層53、54、55的部位的上表面定義為形成凸塊的面。因而，形成Cu柱凸塊30a、Cu柱凸塊30b以及Cu柱凸塊30c的面的高度分別不同。形成Cu柱凸塊30c的面最高，形成Cu柱凸塊30a的面最低。 The
具體地，如圖5以及圖6所示，沿著Cu柱凸塊30b的長軸方向排列有在主面11的俯視下呈矩形的三個絕緣層53。此外，同樣地，在Cu柱凸塊30c的中央附近排列有在主面11的俯視下呈矩形的兩個層疊的絕緣層54、55。此外，如圖6所示，在電極23b、23c上且未形成絕緣層53~55的區域(即，電極23b、23c的另一部分)均成膜了鍍覆種子層24b、24c，並在其上填充有Cu層31b、31c。由此，電極23b、23c與Cu柱凸塊30b、30c分別電連接。 Specifically, as shown in FIGS. 5 and 6, three insulating
在此，圖1所示的絕緣層50的面積比圖5所示的多個絕緣層53的面積的合計大(即，絕緣層50的佔有率高)。因此，能夠使Cu柱凸塊30b的高度更高。另一方面，因為絕緣層的熱導率比Cu層低，所以如果絕緣層的佔有率過高，則起因於電晶體的熱的散熱有可能變差。此外，因為絕緣層的電導率比Cu層低，所以如果絕緣層的佔有率過高，則由於電極與Cu柱凸塊之間的連接面積的下降，電阻有可能增大。關於這一點，在半導體晶片100B中，通過將絕緣層53~55分割為多個，從而與半導體晶片100A相比，散熱性提高，此外可抑制電阻的增大。因此，與半導體晶片100A相比，半導體晶片100B能夠將Cu柱凸塊的高度對齊，並且能夠抑制半導體晶片的特性劣化。 Here, the area of the insulating
接下來，參照圖7對本發明的第三實施方式涉及的半導體晶片100C進行說明。另外，圖7是本發明的第三實施方式涉及的半導體晶片100C的剖視圖，示出與圖2所示的剖視圖同樣的方向。半導體晶片100C與上述的半導體晶片100B相比，***到Cu柱凸塊30b下的絕緣層的構造不同。在此，將形成 了形成在鍍覆種子層24b、24c下的絕緣層54、55、56的部位的上表面定義為形成凸塊的面。因而，形成Cu柱凸塊30a、Cu柱凸塊30b以及Cu柱凸塊30c的面的高度分別不同。形成Cu柱凸塊30c的面最高，形成Cu柱凸塊30a的面最低。 Next, a
具體地，如圖7所示，在半導體晶片100C中，配置有絕緣層56，使得鍍覆種子層24b以及Cu層31b隔著電極22d、22e以及電極23b位於電晶體21d、21e的正上方。即，絕緣層56的熱導率比Cu層31b低。因此，通過在配置了發熱量比較多的電晶體21d、21e的區域的正上方形成熱導率高的Cu層31b，並在未配置電晶體21d、21e的區域的上部形成絕緣層56，從而能夠有效利用Cu層31b的散熱性，並且能夠調整Cu柱凸塊30b的高度。 Specifically, as shown in FIG. 7, the
通過這樣的結構，半導體晶片100C也與半導體晶片100A同樣地，能夠不依賴於焊料的塗敷量的控制而將Cu柱凸塊的高度對齊。此外，與半導體晶片100A相比，半導體晶片100C的散熱性提高，能夠抑制半導體晶片100C的特性劣化。 With such a structure, the
接下來，參照圖8A~圖8D對本發明的第四實施方式至第七實施方式涉及的半導體晶片100D~100G進行說明。在此，圖8A是本發明的第四實施方式涉及的半導體晶片100D的俯視圖，圖8B是本發明的第五實施方式涉及的半導體晶片100E的俯視圖，圖8C是本發明的第六實施方式涉及的半導體晶片100F的俯視圖，圖8D是本發明的第七實施方式涉及的半導體晶片100G的俯視圖。另外，因為半導體晶片100D~100G的剖面構造與圖2以及圖6所示的剖面構造相同，所以省略圖示。 Next, the
如圖8A~圖8D所示，Cu柱凸塊的平面形狀以及***到Cu柱凸塊下的絕緣層的平面形狀沒有特別限定。例如，在半導體晶片100D中，在Cu柱凸塊30b下排列有六個絕緣層57，在Cu柱凸塊30c下排列有四個絕緣層58。此外，在半導體晶片100E、100F中，絕緣層59~62的平面形狀分別代替矩形為橢圓形 或圓形。此外，在半導體晶片100F中，Cu柱凸塊30d、30e的短軸方向上的寬度比Cu柱凸塊30a的短軸方向上的寬度短。此外，在半導體晶片100G中，Cu柱凸塊30f、30g的平面形狀分別代替橢圓形或圓形為矩形，絕緣層63、64的平面形狀也是矩形。 As shown in FIGS. 8A to 8D, the planar shape of the Cu stud bump and the planar shape of the insulating layer inserted under the Cu stud bump are not particularly limited. For example, in the
如上所述，通過這樣的結構，半導體晶片100D~100G也與半導體晶片100A同樣地，能夠不依賴於焊料的塗敷量的控制而將Cu柱凸塊的高度對齊。另外，圖8A~圖8D所示的Cu柱凸塊的平面形狀以及絕緣層的平面形狀是一個例子，並不限定於此。 As described above, with such a structure, the
接下來，參照圖9A~圖9J對本發明的第一實施方式涉及的半導體晶片100A的製造方法進行說明。在此，圖9A~圖9J是示出本發明的第一實施方式涉及的半導體晶片100A的製造方法的順序的圖。圖9A~圖9J所示的圖是示出與圖2中的II-II線剖視圖同樣的方向的圖。另外，在以下的說明中，作為電路的一個例子，示出在回路形成區域20形成有多個電晶體的情況。此外，為了便於說明，對於與圖2所示的要素對應的要素，採用與在該圖式中所用的符號相同的符號，並省略說明。 Next, a method of manufacturing the
首先，如圖9A所示，通過一般的半導體工藝，在半導體基板10上的回路形成區域20形成多個電晶體21a~21e、多個電極22a~22f、23a~23c以及絕緣層40、41。 First, as shown in FIG. 9A, a plurality of
接下來，如圖9B所示，在絕緣層41上形成具有多個開口部210的抗蝕劑200。抗蝕劑200發揮用於形成絕緣層41的開口部43a~43c的掩模的作用。 Next, as shown in FIG. 9B, a resist 200 having a plurality of
接下來，如圖9C所示，將抗蝕劑200作為掩模，通過乾式蝕刻在抗蝕劑200的多個開口部210下形成絕緣層41的開口部43a~43c。由此，從絕緣層41分離而形成絕緣層50、51。此外，通過形成開口部43a~43c，從而即使 在電極23a~23c上設置絕緣層50、51，也能夠提供Cu柱凸塊30a~30c與電極23b、23c的電連接。 Next, as shown in FIG. 9C, using the resist 200 as a mask, the
接下來，如圖9D所示，除去抗蝕劑200，在電極23a~23c以及絕緣層41上的整個面塗敷絕緣層42。 Next, as shown in FIG. 9D, the resist 200 is removed, and the insulating
接下來，如圖9E所示，形成絕緣層42的開口部43a~43c。開口部43a~43c例如使用感光性樹脂作為絕緣層42並通過實施曝光以及顯影處理的光刻工藝來形成。具體地，除去絕緣層42，使得電極23a以及絕緣層50上的絕緣層42被除去，保留絕緣層51上的絕緣層(即，圖2所示的絕緣層52)。由此，成為如下結構，即，在Cu柱凸塊30a下未***絕緣層，在Cu柱凸塊30b下***一級絕緣層50，在Cu柱凸塊30c下***兩級絕緣層51、52。 Next, as shown in FIG. 9E, the
接下來，如圖9F所示，在電極23a~23c的上表面、絕緣層42、50、52的上表面以及開口部43a~43c的內壁面的整個面成膜鍍覆種子層24。鍍覆種子層24例如通過層疊厚度為0.3μm左右的TiW以及厚度為0.3μm左右的Cu而構成。另外，亦能以Ti、W、Ta、TiN、TaN、WN等取代TiW。 Next, as shown in FIG. 9F, the entire surface of the upper surfaces of the
接下來，如圖9G所示，形成用於形成Cu柱凸塊30a~30c的抗蝕劑300。抗蝕劑300在形成Cu柱凸塊30a~30c的區域具有開口部310。 Next, as shown in FIG. 9G, a resist 300 for forming Cu stud bumps 30a-30c is formed. The resist 300 has an
接下來，如圖9H所示，通過鍍覆施工法依序形成Cu層31a~31c以及焊料層32a~32c。另外，也可以按照相當於Cu層31a~31c的基底的鍍覆種子層24的高低差，在Cu層31a~31c以及焊料層32a~32c的上表面形成微小的凹凸。 Next, as shown in FIG. 9H, Cu layers 31a to 31c and
接下來，如圖9I所示，除去抗蝕劑300以及鍍覆種子層24的一部分。由此，鍍覆種子層24被分割為鍍覆種子層24a~24c。 Next, as shown in FIG. 9I, the resist 300 and part of the
最後，如圖9J所示，通過回流使焊料層32a~32c熔化。在回流後的Cu柱凸塊30a~30c中，例如，Cu層的厚度為40μm左右，焊料層的厚度為30μm左右。 Finally, as shown in FIG. 9J, the solder layers 32a to 32c are melted by reflow. In the Cu stud bumps 30a-30c after reflow, for example, the thickness of the Cu layer is about 40 μm, and the thickness of the solder layer is about 30 μm.
通過上述的製造方法，能夠製造具備調整了高度的Cu柱凸塊30a~30c的半導體晶片100A。另外，半導體晶片的製造方法不限於此。此外，其它實施方式也能夠與上述的製造方法同樣地進行製造。 According to the above-mentioned manufacturing method, it is possible to manufacture a
上述的實施方式均為通過絕緣層的***對Cu柱凸塊的高度進行調整的結構。另一方面，對Cu柱凸塊的高度進行調整的層不限於絕緣層，也可以是其它材料。接下來，對代替絕緣層而通過半導體層的***來調整Cu柱凸塊的高度的實施方式進行說明。 The above-mentioned embodiments are all structures in which the height of the Cu stud bump is adjusted by the insertion of an insulating layer. On the other hand, the layer for adjusting the height of the Cu stud bump is not limited to the insulating layer, and may be other materials. Next, an embodiment in which the height of the Cu stud bump is adjusted by inserting a semiconductor layer instead of an insulating layer will be described.
參照圖10以及圖11對本發明的第八實施方式涉及的半導體晶片100H進行說明。圖10是本發明的第八實施方式涉及的半導體晶片100H的俯視圖，圖11是圖10的XI-XI線剖視圖。 The
在圖10所示的半導體晶片100H中，在Cu柱凸塊30a、30b下分別配置電晶體21a~21e。另一方面，在Cu柱凸塊30c下未配置電晶體，取而代之，***用於調整Cu柱凸塊的高度的半導體層70。半導體層70例如在半導體基板的主面的俯視下呈矩形。此外，半導體層70的面積大於Cu柱凸塊30c的面積，在整個Cu柱凸塊30c下***有半導體層70。 In the
在圖11中更詳細地圖示了圖2所示的半導體晶片100A的結構中的電晶體21d、21e及其周邊的要素。另外，因為Cu柱凸塊30a的構造與Cu柱凸塊30b的構造相同，所以在圖11中省略了Cu柱凸塊30a的圖示。在以下說明的各剖視圖中也是同樣的。此外，在圖11中，即使與圖2所示的各構成要素對應的構成要素的形狀、大小稍微不同，在功能相同的情況下，為了便於說明，也使用同樣的符號並省略說明。 FIG. 11 illustrates in more detail the
在Cu柱凸塊30b(第二凸塊)下形成有電晶體21d、21e。電晶體21d包含基極層80、射極層81、一對集極電極82、一對基極電極83以及射極電極84。另外，因為電晶體21e的構造與電晶體21d的構造相同，所以省略說 明。
基極層80(第二半導體層)以及射極層81依次層疊在半導體基板10的主面上。基極層80以及射極層81分別以半導體基板10的主面為基準，呈在該主面的法線方向上***的台面(mesa)形狀。另外，該形狀的側面可以相對於主面垂直，或者可以是正向或反向的台面。這在後述的半導體層70等中也是同樣的。 The base layer 80 (second semiconductor layer) and the
一對集極電極82在半導體基板10的主面上夾著基極層80形成在兩側。一對集極電極82與形成在基極層下的集極層(未圖示)電連接。一對基極電極83在基極層80上夾著射極層81形成在兩側。射極電極84形成在射極層81上。射極電極84與上述的電極22d電連接。由此，Cu柱凸塊30b作為用於將電晶體21d的射極與半導體晶片100H的外部進行電連接的射極電極而發揮功能。 A pair of
在Cu柱凸塊30c(第一凸塊)下，代替電晶體而形成有半導體層70。半導體層70(第一半導體層)形成在半導體基板10的主面上。半導體層70例如在電晶體21d等的基極層80的形成過程中同時形成，以半導體基板10的主面為基準，呈在該主面的法線方向上***的台面形狀。半導體層70的材料與基極層80的材料相同，例如作為主成分而包含GaAs。另外，半導體層70的材料不限於GaAs，根據基極層80的材料，也可以是Si、InP、SiC、GaN等。通過在Cu柱凸塊30c下***半導體層70，從而能夠使Cu柱凸塊30c的高度增高半導體層70的厚度的量。 Under the
在電晶體21d、21e以及半導體層70上層疊有作為保護膜的絕緣層90。絕緣層90(第四絕緣層)在電晶體21d、21e的上部具有用於提供射極電極84與電極22d的電連接(即，射極電極84與Cu柱凸塊30b的電連接)的開口部。另一方面，在半導體層70的上部，因為無需提供該半導體層70與Cu柱凸塊30c的電連接，所以絕緣層90不具有開口部。Cu柱凸塊30c與半導體層70未進行 電連接而被絕緣層90所遮斷。 An insulating
在絕緣層90上，進一步層疊有多個電極22d~22f和作為保護膜的絕緣層91。絕緣層91具有用於提供各電極22d~22f與形成在其上部的電極23b、23c的電連接的多個開口部。另外，絕緣層90、91的材料沒有特別限定，例如，作為主成分而包含SiN。 On the insulating
在半導體基板10中，為了確保各電晶體21d、21e間以及半導體層70間的電隔離，形成有多個隔離層92。多個隔離層92形成在半導體基板10中的未形成各電晶體21d、21e以及半導體層70的區域中的半導體基板10的上部。 In the
像這樣，在半導體晶片100H中，通過在面積小的Cu柱凸塊30c下***半導體層70，從而與未***該半導體層70的結構相比，能夠將面積不同的Cu柱凸塊30b、30c的高度對齊。 In this way, in the
圖12是本發明的第九實施方式涉及的半導體晶片100I的剖視圖，示出與圖11所示的剖視圖同樣的方向。半導體晶片100I與半導體晶片100H相比，不同點在於，在Cu柱凸塊30c下進一步***金屬層110。 FIG. 12 is a cross-sectional view of the semiconductor wafer 100I according to the ninth embodiment of the present invention, and shows the same direction as the cross-sectional view shown in FIG. 11. The semiconductor wafer 100I is different from the
金屬層110(第三金屬層)形成在半導體層70上，並且形成在絕緣層90下。金屬層110例如在電晶體的基極電極83的形成過程中同時形成。金屬層110的材料例如與基極電極83的材料相同。通過在Cu柱凸塊30c下***金屬層110，從而能夠使Cu柱凸塊30c的高度進一步增高金屬層110的厚度的量。 The metal layer 110 (third metal layer) is formed on the
像這樣，在半導體晶片100I中，與半導體晶片100H相比，能夠使Cu柱凸塊30c的高度進一步接近Cu柱凸塊30b的高度H。 In this way, in the semiconductor wafer 100I, the height of the
圖13是示出由於半導體層70以及金屬層110的***而造成的Cu柱凸塊的加高量的模擬結果的曲線圖。具體地，示出在圖11以及圖12所示的Cu柱凸塊30c中(1)僅***電極22f(比較例)、(2)僅***半導體層70、(3)***半導體層70和金屬層110、以及(4)***半導體層70、金屬層110和電極 22f的情況下的Cu柱凸塊的高度的加高量。在圖13所示的曲線圖中，縱軸表示Cu柱凸塊的高度的加高量(μm)。 FIG. 13 is a graph showing a simulation result of the increase of the Cu stud bump due to the insertion of the
從圖13的(1)以及(2)的比較可知，通過代替電極22f而***半導體層70，從而能夠加高0.5μm左右。此外，從圖13的(2)以及(3)的比較可知，通過***金屬層110，從而能夠進一步加高0.3μm左右。而且，從圖13的(4)可知，通過將半導體層70、金屬層110以及電極22f全部***，從而能夠加高2.8μm左右。像這樣，通過根據各Cu柱凸塊的高度之差來變更***的層，從而能夠適當地調整加高量。 From the comparison of (1) and (2) in FIG. 13, it can be seen that by inserting the
圖14A~圖14E分別是本發明的第十實施方式至第十四實施方式涉及的半導體晶片100J~100N的俯視圖。另外，因為半導體晶片100J~100N的剖面構造與圖11所示的剖面構造類似，所以省略圖示。 14A to 14E are plan views of
在半導體晶片100J~100N中，在Cu柱凸塊30c下分別***有具有與上述的半導體層70同樣的功能的半導體層71~75。如圖14A~圖14E所示，半導體層71~75的平面形狀沒有特別限定。例如，在半導體晶片100J中，半導體層71呈矩形，是與Cu柱凸塊30c外切的大小。此外，在半導體晶片100K中，半導體層72呈矩形，是與Cu柱凸塊30c內切的大小。此外，在半導體晶片100L中，半導體層73呈矩形，比半導體層72更小，是包含於Cu柱凸塊30c的內部的大小。此外，在半導體晶片100M中，兩個矩形的半導體層74分別並列配置在Cu柱凸塊30c下。此外，在半導體晶片100N中，四個矩形的半導體層75分別在Cu柱凸塊30c的周邊排列配置。像這樣，半導體層在俯視下未必一定與Cu柱凸塊30c的整體重疊，也可以是其一部分重疊的結構。 In the
根據這樣的結構，半導體晶片100J~100N也與半導體晶片100H同樣地，能夠使Cu柱凸塊30c的高度接近Cu柱凸塊30b的高度H。另外，圖14A~圖14E所示的半導體層的平面形狀以及數量是一個例子，並不限定於此。此 外，除了半導體層71~75以外，或者代替半導體層71~75，半導體晶片也可以***例如相當於圖12所示的金屬層110的金屬層或者相當於電極22f的電極。 According to such a structure, the
圖14F是本發明的第十五實施方式涉及的半導體晶片100O的俯視圖，圖15是圖14F的XV-XV線剖視圖。半導體晶片100O是在Cu柱凸塊30c下形成有元件的情況的例子。 FIG. 14F is a plan view of the semiconductor wafer 100O according to the fifteenth embodiment of the present invention, and FIG. 15 is a cross-sectional view taken along the line XV-XV in FIG. 14F. The semiconductor wafer 100O is an example of a case where elements are formed under the Cu pillar bumps 30c.
具體地，作為元件的一個例子，形成有薄膜電阻元件(TFR：Thin Film Resistor)120。如圖15所示，TFR120在絕緣層90上形成為至少一部分***到Cu柱凸塊30c下。TFR120由位於兩端部的兩個電極和設置在這兩個電極之間的薄膜構成。另外，位於TFR的兩端部的電極可以在電極22d~22f的形成過程中同時形成。 Specifically, as an example of the element, a thin film resistance element (TFR: Thin Film Resistor) 120 is formed. As shown in FIG. 15, the
半導體層76具有與上述的半導體層70相同的功能，與TFR120並列地形成，使得至少一部分***到Cu柱凸塊30c下。在半導體層76上形成有絕緣層90，在該絕緣層90上形成有TFR120以及電極22f，在這些TFR120以及電極22f上形成有絕緣層91。如圖14F所示，半導體層76在半導體基板10的主面的俯視下呈矩形，與Cu柱凸塊30c的區域的大約一半重疊。 The
根據這樣的結構，在半導體晶片100O中，與未***半導體層76的結構相比，也能夠使Cu柱凸塊30c的高度增高。因此，能夠使Cu柱凸塊30c的高度接近Cu柱凸塊30b的高度H。 According to such a structure, in the semiconductor wafer 100O, the height of the
另外，形成在Cu柱凸塊30c下的元件可以像上述的那樣是電阻元件等被動元件，或者可以是二極體等主動元件。 In addition, the element formed under the
此外，雖然在圖15中示出了在Cu柱凸塊30c下***半導體層76以及電極22f的例子，但是半導體晶片例如也可以是如下結構，即，不具備半導體層76，在絕緣層90上***了電極22f。或者，也可以與圖12所示的半導體晶片100I同樣地，在半導體層76上進一步***相當於金屬層110的金屬層。 In addition, although FIG. 15 shows an example in which the
圖16是本發明的第十六實施方式涉及的半導體晶片100P的剖視圖，示出與圖11所示的剖視圖同樣的方向。半導體晶片100P與上述的半導體晶片100H相比，不同點在於，不具備半導體層70，取而代之，使絕緣層130擴展並填充至Cu柱凸塊30c下。 FIG. 16 is a cross-sectional view of the
絕緣層130是相當於圖11所示的絕緣層40的絕緣層，填充在多個電晶體21d、21e以及多個電極22d~22f的周圍區域。絕緣層130的材料能夠設為與絕緣層40相同。絕緣層130擴展並填充至Cu柱凸塊30c下。由此，調整Cu柱凸塊30c的高度。 The insulating
此外，在半導體晶片100P中，為了提供電極23c與電極22f的電連接，絕緣層130以及絕緣層91被開口。而且，在該開口部填充有電極23c。由此，Cu柱凸塊30c與電極22f電連接。因此，在本實施方式中，Cu柱凸塊30c作為用於將電極22f與半導體晶片100P的外部進行電連接的凸塊而發揮功能。 In addition, in the
根據上述的結構，半導體晶片100P通過對絕緣層130的高度或者填充的區域等進行調整，從而也能夠調整Cu柱凸塊30c的高度。 According to the above structure, the
另外，除了填充絕緣層130以外，還可以進一步***例如相當於圖12所示的半導體層70的半導體層或者相當於金屬層110的金屬層。 In addition to filling the insulating
圖17是本發明的第十七實施方式涉及的半導體晶片100Q的剖視圖，示出與圖11所示的剖視圖同樣的方向。半導體晶片100Q與上述的半導體晶片100P相比，不同點在於，填充在Cu柱凸塊30c下的絕緣層131不具有開口部。 FIG. 17 is a cross-sectional view of the
即，本實施方式中的絕緣層131填充在絕緣層91上，並且填充在電極23c下。由此，電極23c與電極22f被電性遮斷。像這樣，在無需將電極22f與Cu柱凸塊30c進行電連接的情況下，也可以是絕緣層131不具有開口部的結構。另外，在該情況下，電極22f也可以作為不與其它裝置等進行電連接的金屬層而發揮功能。 That is, the insulating
接下來，參照圖18A~圖18J對本發明的第九實施方式涉及的半導體晶片100I的製造方法進行說明。在此，圖18A~圖18J是示出本發明的第九實施方式涉及的半導體晶片100I的製造方法的順序的圖，是示出與圖12所示的剖視圖同樣的方向的圖。另外，為了便於說明，對於與圖12所示的要素對應的要素，採用與在該圖式中所用的符號相同的符號，並省略說明。 Next, a method of manufacturing the semiconductor wafer 100I according to the ninth embodiment of the present invention will be described with reference to FIGS. 18A to 18J. Here, FIGS. 18A to 18J are diagrams showing the procedure of the method of manufacturing the semiconductor wafer 100I according to the ninth embodiment of the present invention, and are diagrams showing the same direction as the cross-sectional view shown in FIG. 12. In addition, for convenience of description, for elements corresponding to the elements shown in FIG. 12, the same symbols as those used in the drawing are used, and the description is omitted.
首先，在半導體基板10上塗敷成為掩模的抗蝕劑，通過蒸鍍或者濺鍍等對金屬層進行成膜，剝離抗蝕劑(參照圖18A)。由此，形成電晶體的射極電極84。 First, a resist used as a mask is applied on the
接下來，在半導體基板10上塗敷成為掩模的抗蝕劑，通過濕式蝕刻或乾式蝕刻使半導體層露出，剝離抗蝕劑(參照圖18B)。由此，形成電晶體的射極層81。 Next, a resist used as a mask is applied on the
接下來，在半導體基板10上通過蒸鍍或者濺鍍等對金屬層進行成膜(參照圖18C)。由此，形成電晶體的基極電極83，並且形成Cu柱凸塊30c的高度調整用的金屬層110。 Next, a metal layer is formed on the
接下來，通過濕式蝕刻或者乾式蝕刻使半導體層露出(參照圖18D)。由此，形成電晶體的基極層80，並且形成Cu柱凸塊30c的高度調整用的半導體層70。 Next, the semiconductor layer is exposed by wet etching or dry etching (see FIG. 18D). Thus, the
接下來，在半導體基板10上塗敷成為掩模的抗蝕劑，通過離子佈植形成隔離層92，剝離抗蝕劑。此外，通過蒸鍍或者濺鍍等對金屬層進行成膜(參照圖18E)。由此，形成電晶體的集極電極82。 Next, a resist used as a mask is applied on the
接下來，通過化學氣相生長(CVD：Chemical Vapor Deposition，化學氣相沉積)法等，在電晶體21d、21e、半導體層70以及金屬層110上成膜作為保護膜的絕緣層90。此外，通過乾式蝕刻將形成的絕緣層90中的電晶體的射極電極84上的一部分除去，形成開口部(參照圖18F)。 Next, the insulating
接下來，通過蒸鍍或者濺鍍等在絕緣層90上形成電極22d~22f(參照圖18G)。 Next, the
接下來，通過CVD法等在電極22d~22f以及絕緣層90上對絕緣層91進行成膜。此外，通過乾式蝕刻將形成的絕緣層91中的電極22d~22f上的一部分除去，形成開口部(參照圖18H)。 Next, the insulating
接下來，塗敷樹脂，在進行了圖案化之後，實施熱處理，形成樹脂的絕緣層40(參照圖18I)。 Next, resin is applied, and after patterning, heat treatment is performed to form a resin insulating layer 40 (see FIG. 18I).
最後，通過蒸鍍或者濺鍍等，在電極22d~22f上形成電極23b、23c，進而通過CVD法等對絕緣層41進行成膜(參照圖18J)。另外，關於此後的製程，因為與上述的圖9A~圖9J所示的方法相同，所以省略說明。 Finally, the
通過上述的製造方法，能夠製造具備調整了高度的Cu柱凸塊30c的半導體晶片100I。另外，半導體晶片的製造方法並不限於此。此外，其它實施方式也能夠通過與上述的製造方法相同的方法進行製造。 By the above-mentioned manufacturing method, it is possible to manufacture a semiconductor wafer 100I including Cu stud bumps 30c whose height is adjusted. In addition, the manufacturing method of the semiconductor wafer is not limited to this. In addition, other embodiments can also be manufactured by the same method as the above-mentioned manufacturing method.
以上，對本發明的例示性的實施方式進行了說明。半導體晶片100A~100G具備電極23a~23c、面積比較大的Cu柱凸塊30a、以及面積比較小的Cu柱凸塊30b、30c，在電極23b的一部分上形成絕緣層50，在電極23c的一部分上形成絕緣層51、52。由此，能夠調整Cu柱凸塊30b、30c的高度。因此，即使在Cu柱凸塊的面積或者回路形成區域的高度存在差異，也能夠不依賴於焊料的塗敷量的控制而將Cu柱凸塊的高度對齊。 Above, the exemplary embodiment of the present invention has been described. The
此外，在半導體晶片100A~100G中，從半導體基板10的主面11到Cu柱凸塊30a~30c的上表面的距離的最大值分別相等。由此，在半導體晶片100A~100G的安裝時，可均勻地連接多個凸塊。因此，能夠緩解應力而使連接的可靠性提高。 In addition, in the
此外，在半導體晶片100A~100G中，在電極23a~23c的至少一部 分上並且在Cu柱凸塊30a~30c下形成鍍覆種子層24a~24c。由此，即使是絕緣層50、52上，也能夠通過鍍覆施工法形成Cu柱凸塊30b、30c。 In addition, in the
此外，在半導體晶片100A~100G中，例如也可以使***到面積比較小的Cu柱凸塊下的絕緣層的厚度比***到面積比較大的Cu柱凸塊下的絕緣層的厚度厚。由此，能夠不依賴於焊料的塗敷量的控制而將Cu柱凸塊的高度對齊。 In addition, in the
此外，在半導體晶片100A~100G中，例如也可以使***到面積比較小的Cu柱凸塊下的絕緣層的佔有率比***到面積比較大的Cu柱凸塊下的絕緣層的佔有率高。由此，能夠不依賴於焊料的塗敷量的控制而將Cu柱凸塊的高度對齊。 In addition, in
此外，在半導體晶片100A~100G中，在Cu柱凸塊30c下形成兩級的絕緣層51、52。由此，能夠使面積最小的Cu柱凸塊30c的高度與面積最大的Cu柱凸塊30a的高度對齊。 In addition, in the
此外，在半導體晶片100C中，在半導體基板10的主面11上形成電晶體21d、21e，在該電晶體21d、21e的正上方不形成絕緣層56而形成鍍覆種子層24b以及Cu柱凸塊30b。由此，在配置有發熱量比較多的電晶體21d、21e的區域的正上方形成熱導率高的Cu層31b，在未配置電晶體21d、21e的區域的上部形成絕緣層56。因此，能夠有效利用Cu層31b的散熱性，並且能夠調整Cu柱凸塊30b的高度。 In addition, in the
另外，Cu柱凸塊的結構沒有特別限定，例如可以包含依次層疊的Cu層以及焊料層。 In addition, the structure of the Cu stud bump is not particularly limited, and may include, for example, a Cu layer and a solder layer that are sequentially stacked.
此外，半導體基板10的材料沒有特別限定，例如可以作為主成分而包含化合物半導體。 In addition, the material of the
此外，半導體晶片100H~100O具備：具有主面11的半導體基板 10；形成在半導體基板10的主面11上，不構成電晶體的半導體層70；形成在半導體基板10的主面11上，構成電晶體的基極層80的半導體層；形成在半導體層70上的絕緣層90；形成在絕緣層90上的Cu柱凸塊30c；以及形成在基極層80上的Cu柱凸塊30b，在半導體基板10的主面11的俯視下，Cu柱凸塊30b的面積大於Cu柱凸塊30c的面積。像這樣，通過在面積小的Cu柱凸塊30c下***半導體層70，從而與未***該半導體層70的結構相比，能夠將面積不同的Cu柱凸塊30b、30c的高度對齊。 In addition, the
此外，在半導體晶片100H~100O中，半導體層70不與Cu柱凸塊30c電連接，基極層80與Cu柱凸塊30b電連接。 In addition, in the
此外，半導體晶片100I還具備形成在半導體層70上且形成在絕緣層90下的金屬層110。由此，能夠使Cu柱凸塊30c的高度進一步增高金屬層110的厚度的量。 In addition, the semiconductor wafer 100I further includes a
此外，半導體晶片100O還具備與半導體層76並列地形成在半導體基板10的主面11上的薄膜電阻元件120，薄膜電阻元件120的至少一部分和半導體層76的至少一部分形成在Cu柱凸塊30c下。像這樣，半導體層76未必需要***到整個Cu柱凸塊30c下，也可以是***到Cu柱凸塊30c的一部分下的結構。 In addition, the semiconductor wafer 100O further includes a thin
此外，雖然在上述的說明中以半導體晶片具備的凸塊為Cu柱凸塊的結構為例進行了說明，但是凸塊並不限於Cu柱凸塊，例如也可以是金凸塊或者焊料凸塊等其它凸塊。 In addition, although the above description has taken the structure in which the bumps provided in the semiconductor wafer are Cu stud bumps as an example, the bumps are not limited to Cu stud bumps. For example, gold bumps or solder bumps may be used. And other bumps.
以上說明的各實施方式用於使本發明容易理解，並不用於對本發明進行限定解釋。本發明能夠在不脫離其主旨的情況下進行變更或改良，並且本發明中還包含其等效物。即，關於本發明所屬技術領域中具有通常知識者對各實施方式適當地施加了設計變更的實施方式，只要具備本發明的特徵，就包含於本發明的範圍。例如，各實施方式具備的各要素及其配置、材料、條 件、形狀、尺寸等，並不限定於例示的各要素及其配置、材料、條件、形狀、尺寸等，能夠適當地進行變更。此外，只要技術上可行，各實施方式具備的各要素就能夠進行組合，將它們進行了組合的實施方式，只要包含本發明的特徵，就包含於本發明的範圍。 The above-described embodiments are used to facilitate the understanding of the present invention, and are not used to limit the interpretation of the present invention. The present invention can be changed or improved without departing from its gist, and equivalents thereof are also included in the present invention. That is, with regard to an embodiment in which a person having ordinary knowledge in the technical field to which the present invention pertains appropriately applied design changes to each embodiment, as long as it has the characteristics of the present invention, it is included in the scope of the present invention. For example, the elements and their arrangement, materials, conditions, shapes, dimensions, etc. included in each embodiment are not limited to the illustrated elements and their arrangement, materials, conditions, shapes, dimensions, etc., and can be changed as appropriate. In addition, as long as it is technically feasible, the various elements provided in each embodiment can be combined, and an embodiment combining them is included in the scope of the present invention as long as it includes the characteristics of the present invention.
30a‧‧‧凸塊 30a‧‧‧ bump
30b‧‧‧凸塊 30b‧‧‧ bump
30c‧‧‧凸塊 30c‧‧‧ bump
42‧‧‧絕緣層 42‧‧‧Insulation layer
50‧‧‧絕緣層 50‧‧‧Insulation layer
52‧‧‧絕緣層 52‧‧‧Insulation layer
100A‧‧‧半導體晶片 100A‧‧‧Semiconductor chip
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