TWI701804B

TWI701804B - 記憶體結構及其製造方法

Info

Publication number: TWI701804B
Application number: TW108101149A
Authority: TW
Inventors: 陳定凱; 黃彬傑; 李世平
Original assignee: 力晶積成電子製造股份有限公司
Priority date: 2019-01-11
Filing date: 2019-01-11
Publication date: 2020-08-11
Also published as: TW202027254A

Abstract

一種記憶體結構包括至少一個記憶胞。記憶胞包括基底、第一電晶體、第二電晶體、介電層與電容器。第一電晶體包括第一閘極、第一摻雜區與第二摻雜區。第二電晶體包括第二閘極、第三摻雜區與第四摻雜區。第二摻雜區與第三摻雜區位在第一閘極與第二閘極之間。介電層覆蓋第一電晶體與第二電晶體。電容器耦接至第二摻雜區與第三摻雜區。電容器包括電容器主體部與電容器延伸部。電容器主體部位在介電層中。電容器延伸部從電容器主體部延伸至基底中。電容器延伸部的底部低於第二摻雜區的底部與第三摻雜區的底部。電容器延伸部與基底彼此隔離。

Description

記憶體結構及其製造方法

本發明是有關於一種半導體結構及其製造方法，且特別是有關於一種記憶體結構及其製造方法。

目前發展出一種記憶體結構，包括彼此耦接電晶體與電容器。在此種記憶體結構中，使用電容器作為儲存組件。因此，如何增加電容器的電容以提升記憶體元件的電性效能為目前業界持續努力的目標。

本發明提供一種記憶體結構，其可有效地增加電容器的電容，進而可提升記憶體元件的電性效能。

本發明提出一種記憶體結構，包括至少一個記憶胞。記憶胞包括基底、第一電晶體、第二電晶體、介電層與電容器。第一電晶體包括第一閘極、第一摻雜區與第二摻雜區。第一摻雜區與第二摻雜區位在第一閘極兩側的基底中。第二電晶體包括第二閘極、第三摻雜區與第四摻雜區。第三摻雜區與第四摻雜區位在第二閘極兩側的基底中。第二摻雜區與第三摻雜區位在第一閘極與第二閘極之間。介電層覆蓋第一電晶體與第二電晶體。電容器耦接至第二摻雜區與第三摻雜區。電容器包括電容器主體部與電容器延伸部。電容器主體部位在介電層中。電容器延伸部從電容器主體部延伸至基底中。電容器延伸部的底部低於第二摻雜區的底部與第三摻雜區的底部。電容器延伸部與基底彼此隔離。

依照本發明的一實施例所述，在上述記憶體結構中，更可包括第一襯層。第一襯層位在電容器延伸部的側壁與基底之間。

依照本發明的一實施例所述，在上述記憶體結構中，更可包括隔離結構。隔離結構位在電容器延伸部的底面與基底之間。

依照本發明的一實施例所述，在上述記憶體結構中，隔離結構可為深溝渠隔離結構(deep trench isolation，DTI)或淺溝渠隔離結構(shallow isolation，STI)。

依照本發明的一實施例所述，在上述記憶體結構中，第一襯層更可位在電容器延伸部的底面與隔離結構之間。

依照本發明的一實施例所述，在上述記憶體結構中，第一襯層更可位在電容器延伸部的底面與基底之間。

依照本發明的一實施例所述，在上述記憶體結構中，記憶胞更可包括第二襯層。第二襯層位在電容器主體部與介電層之間。

依照本發明的一實施例所述，在上述記憶體結構中，電容器可包括第一電極、第二電極與絕緣層。第一電極耦接至第二摻雜區與第三摻雜區。第二電極設置在第一電極上。絕緣層位在第一電極與第二電極之間。

依照本發明的一實施例所述，在上述記憶體結構中，第一電晶體與第二電晶體可共用第一電極。

依照本發明的一實施例所述，在上述記憶體結構中，第一電極的頂部可低於介電層的頂部。

依照本發明的一實施例所述，在上述記憶體結構中，記憶胞的數量可為多個，電容器延伸至相鄰兩個記憶胞之間的隔離結構中。

依照本發明的一實施例所述，在上述記憶體結構中，隔離結構可為深溝渠隔離結構、淺溝渠隔離結構或其組合。

本發明提出一種記憶體結構的製造方法，包括以下步驟。在基底上形成第一電晶體。第一電晶體包括第一閘極、第一摻雜區與第二摻雜區。第一摻雜區與第二摻雜區位在第一閘極兩側的基底中。在基底上形成第二電晶體。第二電晶體包括第二閘極、第三摻雜區與第四摻雜區。第三摻雜區與第四摻雜區位在第二閘極兩側的基底中。第二摻雜區與第三摻雜區位在第一閘極與第二閘極之間。形成覆蓋第一電晶體與第二電晶體的介電層。形成耦接至第二摻雜區與第三摻雜區的電容器。電容器包括電容器主體部與電容器延伸部。電容器主體部位在介電層中。電容器延伸部從電容器主體部延伸至基底中。電容器延伸部的底部低於第二摻雜區的底部與第三摻雜區的底部。電容器延伸部與基底彼此隔離。

依照本發明的一實施例所述，在上述記憶體結構的製造方法中，更可包括在第二摻雜區與第三摻雜區之間的基底中形成隔離結構。隔離結構的底部低於第二摻雜區的底部與第三摻雜區的底部。

依照本發明的一實施例所述，在上述記憶體結構的製造方法中，隔離結構可為深溝渠隔離結構或淺溝渠隔離結構。

依照本發明的一實施例所述，在上述記憶體結構的製造方法中，電容器的製造方法可包括以下步驟。在介電層中形成第一開口。第一開口暴露出第二摻雜區、第三摻雜區與隔離結構。移除部分隔離結構，而在基底中形成連通於第一開口的第二開口。第二開口暴露出其下方的隔離結構。在第一開口的表面與第二開口的表面上形成襯材料層。對襯材料層進行回蝕刻製程，而在第二開口的側壁上形成第一襯層，且在第一開口的側壁上形成第二襯層。在第一開口與第二開口中形成電容器。第一襯層位在電容器延伸部的側壁與基底之間。隔離結構位在電容器延伸部的底面與基底之間。

依照本發明的一實施例所述，在上述記憶體結構的製造方法中，襯材料層可具有均勻的厚度或者襯材料層的底部的厚度可大於其餘部分的厚度。在襯材料層的底部的厚度大於其餘部分的厚度的情況下，在對襯材料層進行回蝕刻製程之後，所形成的第一襯層更可位在第二開口下方的隔離結構上。

依照本發明的一實施例所述，在上述記憶體結構的製造方法中，襯材料層的形成方法例如是原子層沉積法(atomic layer deposition，ALD)或可流動性化學氣相沉積法(flowable chemical vapor deposition，FCVD)。

依照本發明的一實施例所述，在上述記憶體結構的製造方法中，電容器的製造方法可包括以下步驟。在介電層中形成第一開口。第一開口暴露出第二摻雜區、第三摻雜區與隔離結構。移除隔離結構，而在基底中形成連通於第一開口的第二開口。第二開口暴露出其下方的基底。在第一開口的表面與第二開口的表面上形成襯材料層。襯材料層的底部的厚度大於其餘部分的厚度。對襯材料層進行回蝕刻製程，而在第二開口的側壁與底面上形成第一襯層，且在第一開口的側壁上形成第二襯層。在第一開口與第二開口中形成電容器。第一襯層位在電容器延伸部的側壁與基底之間且位在電容器延伸部的底面與基底之間。

依照本發明的一實施例所述，在上述記憶體結構的製造方法中，襯材料層的形成方法例如是可流動性化學氣相沉積法。

基於上述，在本發明所提出的記憶體結構及其製造方法中，電容器除了具有電容器主體部之外，更具有從電容器主體部延伸至基底中的電容器延伸部，因此可有效地增加電容器的電容，進而可提升記憶體元件的電性效能。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A至圖1H為本發明一實施例的記憶體結構的製造流程剖面圖。

請參照圖1A，可在基底100中形成隔離結構102與隔離結構104。基底100可為半導體基底，如矽基底。隔離結構102與隔離結構104分別可為深溝渠隔離結構或淺溝渠隔離結構。在本實施例中，隔離結構102是以深溝渠隔離結構為例，且隔離結構104是以淺溝渠隔離結構為例，但本發明並不以此為限。隔離結構102與隔離結構104的材料例如是氧化矽。

在基底100上形成電晶體106a。電晶體106a可為P型金氧半導體電晶體或N型金氧半導體電晶體。在本實施例中，電晶體106a是以P型金氧半導體電晶體為例，但本發明並不以此為限。

電晶體106a包括閘極108、摻雜區110與摻雜區112。閘極108設置在基底100上。閘極108的材料例如是摻雜多晶矽。在一些實施例中，電晶體106a更可包括設置在閘極108上的金屬矽化物層109。摻雜區110與摻雜區112位在閘極108兩側的基底100中。摻雜區110與摻雜區112分別可作為源極或汲極。摻雜區110與摻雜區112分別可為P型摻雜區。

此外，電晶體106a更可包括介電層114、間隙壁116、輕摻雜汲極(lightly doped drain，LDD)118、輕摻雜汲極120、金屬矽化物層122與金屬矽化物層124中的至少一者。介電層114位在閘極108與基底100之間，藉此閘極108與基底100可彼此絕緣。介電層114的材料例如是氧化矽。間隙壁116設置在閘極108的側壁上。間隙壁116可為單層結構或多層結構。間隙壁116的材料例如是氧化矽、氮化矽或其組合。輕摻雜汲極118位在閘極108與摻雜區110之間的基底100中。輕摻雜汲極120位在閘極108與摻雜區112之間的基底100中。輕摻雜汲極118與輕摻雜汲極120分別可為P型摻雜區。在一些實施例中，「輕摻雜汲極(LDD)」亦可稱為「源極/汲極延伸區(source/drain extension，SDE)」)。金屬矽化物層122設置在摻雜區110上。金屬矽化物層124設置在摻雜區112上。金屬矽化物層122與金屬矽化物層124的材料例如是矽化鎳或矽化鈷。

在基底100上形成電晶體106b。電晶體106b與電晶體106a可為不同導電型的電晶體。電晶體106b可為P型金氧半導體電晶體或N型金氧半導體電晶體。在本實施例中，電晶體106b是以N型金氧半導體電晶體為例，但本發明並不以此為限。

電晶體106b包括閘極126、摻雜區128與摻雜區130。閘極126設置在基底100上。閘極126的材料例如是摻雜多晶矽。在一些實施例中，電晶體106b更可包括設置在閘極126上的金屬矽化物層127。摻雜區128與摻雜區130位在閘極126兩側的基底100中。摻雜區128與摻雜區130分別可作為源極或汲極。摻雜區128與摻雜區130分別可為N型摻雜區。此外，摻雜區112與摻雜區128位在閘極108與閘極126之間。

此外，電晶體106b更可包括介電層132、間隙壁134、輕摻雜汲極136、輕摻雜汲極138、金屬矽化物層140與金屬矽化物層142中的至少一者。介電層132位在閘極126與基底100之間，藉此閘極126與基底100可彼此絕緣。介電層132的材料例如是氧化矽。間隙壁134設置在閘極126的側壁上。間隙壁134可為單層結構或多層結構。間隙壁134的材料例如是氧化矽、氮化矽或其組合。輕摻雜汲極136位在閘極126與摻雜區128之間的基底100中。輕摻雜汲極138位在閘極126與摻雜區130之間的基底100中。輕摻雜汲極136與輕摻雜汲極138分別可為N型摻雜區。金屬矽化物層140設置在摻雜區128上。金屬矽化物層142設置在摻雜區130上。金屬矽化物層140與金屬矽化物層142的材料例如是矽化鎳或矽化鈷。

另外，隔離結構102位在摻雜區112與摻雜區128之間的基底100中，且隔離結構102的底部低於摻雜區112的底部與摻雜區128的底部。此外，隔離結構104的底部可低於摻雜區112的底部與摻雜區128的底部。

在本實施例中，電晶體106a與電晶體106b的結構僅為舉例說明，本發明並不以此為限。所屬技術領域具有通常知識者可依照產品需求來調整電晶體106a與電晶體106b的結構。此外，電晶體106a與電晶體106b的形成方法為所屬技術領域具有通常知識者所周知，於此不再說明。此外，所屬技術領域具有通常知識者可依據產品需求，在基底100中形成其他構件，如井區(未示出)。

接著，可形成覆蓋電晶體106a與電晶體106b的終止層144。終止層144的材料例如是氮化矽。終止層144的形成方法例如是化學氣相沉積法。

然後，在終止層144上形成覆蓋電晶體106a與電晶體106b的介電層146。介電層146的材料例如是氧化矽。介電層146的形成方法例如是化學氣相沉積法。

請參照圖1B，可在介電層146上形成圖案化罩幕層148。圖案化罩幕層148可為單層結構或多層結構。圖案化罩幕層148例如是圖案化光阻層、圖案化硬罩幕層或其組合。圖案化罩幕層148的形成方法為所屬技術領域具有通常知識者所周知，於此不再說明。

接著，可在介電層146中形成開口150。開口150暴露出金屬矽化物層124、金屬矽化物層140與隔離結構102。開口150的形成方法可包括以下步驟。利用圖案化罩幕層148作為罩幕，對介電層146進行乾式蝕刻製程，直到暴露出終止層144。接著，在調整蝕刻製程參數之後，對終止層144進行乾式蝕刻製程，直到暴露出金屬矽化物層124、金屬矽化物層140與隔離結構102，而形成開口150。在一些實施例中，在電晶體106a不具有金屬矽化物層124且電晶體106b不具有金屬矽化物層140的情況下，開口150可暴露出摻雜區112、摻雜區128與隔離結構102。

請參照圖1C，可移除部分隔離結構102，而在基底100中形成連通於開口150的開口152。開口152暴露出其下方的隔離結構102。開口152的形成方法例如是利用圖案化罩幕層148作為罩幕，對隔離結構102進行乾式蝕刻製程，以移除部分隔離結構102，而形成開口152。此外，由於上述乾式蝕刻製程對隔離結構102與金屬矽化物層124具有蝕刻選擇比，且上述乾式蝕刻製程對隔離結構102與金屬矽化物層140具有蝕刻選擇比，因此可藉由自對準的方式移除部分隔離結構102而形成開口152。

在本實施例中，雖然開口150與開口152是以上述方法分別形成，但本發明並不以此為限。只要在介電層146中形成開口150，且在基底100中形成開口152即屬於本發明所涵蓋的範圍。

請參照圖1D，可移除圖案化罩幕層148。圖案化罩幕層148可藉由灰化(ash)製程、蝕刻製程或其他適合的製程進行移除。

接著，可在開口150的表面與開口152的表面上形成襯材料層154。襯材料層154的材料例如是氧化矽。襯材料層154可具有均勻的厚度或者襯材料層154的底部的厚度可大於其餘部分的厚度。襯材料層154的形成方法例如是原子層沉積法(ALD)或可流動性化學氣相沉積法(FCVD)。在本實施例中，襯材料層154是以藉由原子層沉積法所形成且具有均勻的厚度為例，但本發明並不以此為限。

請參照圖1E，可對襯材料層154進行回蝕刻製程，而在開口152的側壁上形成襯層154a，且在開口150的側壁上形成襯層154b。此外，在對襯材料層154進行回蝕刻製程之後，可暴露出金屬矽化物層124、金屬矽化物層140與隔離結構102。在一些實施例中，在電晶體106a不具有金屬矽化物層124且電晶體106b不具有金屬矽化物層140的情況下，在對襯材料層154進行回蝕刻製程之後，可暴露出摻雜區112、摻雜區128與隔離結構102。

接著，可在開口150的表面與開口152的表面上共形地形成電極材料層156。電極材料層156覆蓋襯層154a與襯層154b。電極材料層134的材料例如是Ti、TiN、Ta、TaN、Al、In、Nb、Hf、Sn、Zn、Zr、Cu、Y或其組合。電極材料層156的形成方法例如是化學氣相沉積法、物理氣相沉積法、電鍍法(electroplating)、無電鍍沉積法(electroless deposition)或其組合。

接著，可在電極材料層156上形成填滿開口150與開口152的平坦層158。平坦層158的材料例如是有機材料，亦即平坦層158可為有機平坦層(organic planarization layer，OPL)。平坦層158的形成方法例如是旋轉塗佈法。

請參照圖1F，可對平坦層158與電極材料層156進行回蝕刻製程，以移除部分平坦層158與部分電極材料層156，且更可移除部分襯層154b，而在開口150與開口152中形成電極156a。電極156a可經由金屬矽化物層124與金屬矽化物層140而耦接至摻雜區112與摻雜區128。電晶體106a與電晶體106b可共用電極156a。此外，電極156a的頂部可低於開口150的頂部。在本實施例中，雖然電極156a的形成方法是以上述方法為例進行說明，但本發明並不以此為限。

請參照圖1G，可移除平坦層158。平坦層158可藉由灰化製程、蝕刻製程或其他適合的製程進行移除。

接著，在電極156a上共形地形成絕緣材料層160。絕緣材料層160的材料例如是高介電常數材料(high-k material)、氧化矽、氮化矽、氧化矽/氮化矽/氧化矽(oxide-nitride-oxide，ONO)或其組合。高介電常數材料例如是氧化鉭(Ta ₂O ₅)、氧化鋁(Al ₂O ₃)、氧化鉿(HfO ₂)、氧化鈦(TiO ₂)、氧化鋯(ZrO ₂)或其組合。絕緣材料層160的形成方法例如是化學氣相沉積法、物理氣相沉積法或原子層沉積法。

接著，形成填入開口150與開口152且覆蓋絕緣材料層160的電極材料層162。電極材料層162的材料例如是Ti、TiN、Ta、TaN、Al、In、Nb、Hf、Sn、Zn、Zr、Cu、Y或其組合。電極材料層162的形成方法例如是化學氣相沉積法、物理氣相沉積法、電鍍法、無電鍍沉積法或其組合。

請參照圖1H，移除位於開口150與開口152外部的部分電極材料層162與絕緣材料層160。藉此，可在開口150與開口152中的電極156a上形成電極162a，且可在電極156a與電極162a之間形成絕緣層160a。電極162a可用以作為電容器的上電極。部分電極材料層162與部分絕緣材料層160的移除方法例如是化學機械研磨法。在本實施例中，雖然絕緣層160a與電極162a的形成方法是以上述方法為例進行說明，但本發明並不以此為限。

藉由上述方法，可在開口150與開口152中形成耦接至摻雜區112與摻雜區128的電容器164。電容器164可包括電極156a、電極162a與絕緣層160a。電極156a耦接至摻雜區112與摻雜區128。電極162a設置在電極156a上。絕緣層160a位在電極156a與電極162a之間。在電容器164中，由於絕緣層160a設置在電極156a與電極162a之間，藉此可形成金屬-絕緣體-金屬(metal-insulator-metal，MIM)電容器。

電容器164包括電容器主體部CP1與電容器延伸部CP2。電容器主體部CP1位在介電層146中。電容器延伸部CP2從電容器主體部CP1延伸至基底100中，藉此可有效地增加電容器164的電容，進而可提升記憶體元件的電性效能。電容器延伸部CP2的底部低於摻雜區112的底部與摻雜區128的底部。電容器延伸部CP2與基底100彼此隔離，藉此可減少漏電的情況。

在本實施例中，襯層154a位在電容器延伸部CP2的側壁與基底100之間，且隔離結構102位在電容器延伸部CP2的底面與基底100之間。因此，電容器延伸部CP2與基底100可藉由襯層154a與隔離結構102而彼此隔離。

接著，可在介電層146中形成接觸窗166與接觸窗168。接觸窗166與接觸窗168可分別經由金屬矽化物層122與金屬矽化物層142而耦接至摻雜區110與摻雜區130。接觸窗166與接觸窗168的材料例如是鎢。接觸窗166與接觸窗168的形成方法例如是金屬鑲嵌法。

然後，可形成導體層170、導體層172與導體層174。導體層170、導體層172與導體層174分別耦接至接觸窗166、接觸窗168與電極162a。導體層170、導體層172與導體層174的材料例如是鋁。導體層170、導體層172與導體層174的形成方法例如是組合使用沉積製程、微影製程與蝕刻製程，但本發明並不以此為限。在其他實施例中，導體層170、導體層172與導體層174亦可藉由金屬鑲嵌法形成。

此外，所屬技術領域具有通常知識者可根據產品需求在接觸窗與其他膜層之間以及導體層與其他膜層之間形成阻障層(未示出)，於此不再說明。

以下，藉由圖1H來說明本實施例的記憶體結構10。在本實施例中，此外，雖然記憶體結構10的形成方法是以上述方法為例進行說明，但本發明並不以此為限。

請參照圖1H，包括至少一個記憶胞MC。記憶胞MC包括基底100、電晶體106a、電晶體106b、介電層146與電容器164。記憶體結構10例如是二電晶體-靜態隨機存取記憶體(two-transistor static random access memory，2T-SRAM)，但本發明並不以此為限。電晶體106a、電晶體106b與電容器164的詳細內容已於上述實施例進行詳盡地說明，於此不再重複說明。介電層146覆蓋電晶體106a與電晶體106b。電容器164耦接至摻雜區112與摻雜區128。電容器164包括電容器主體部CP1與電容器延伸部CP2。電容器主體部CP1位在介電層146中。電容器延伸部CP2從電容器主體部CP1延伸至基底100中。電容器延伸部CP2的底部低於摻雜區112的底部與摻雜區128的底部。電容器延伸部CP2與基底100彼此隔離。

此外，記憶胞MC更可包括隔離結構102、襯層154a、襯層154b、終止層144、接觸窗166、接觸窗168、導體層170、導體層172與導體層174。隔離結構102位在電容器延伸部CP2的底面與基底100之間，且襯層154a位在電容器延伸部CP2的側壁與基底100之間，藉此電容器延伸部CP2與基底100可彼此隔離。襯層154b位在電容器主體部CP1與介電層146之間。終止層144覆蓋電晶體106a與電晶體106b。接觸窗166與接觸窗168分別耦接至摻雜區110與摻雜區130。導體層170、導體層172與導體層174分別耦接至接觸窗166、接觸窗168與電極162a。

此外，記憶體結構10中的各構件的材料、設置方式、導電型態、形成方法與功效已於上述實施例進行詳盡地說明，於此不再重複說明。

基於上述實施例可知，在記憶體結構10及其製造方法中，電容器164除了具有電容器主體部CP1之外，更具有從電容器主體部CP1延伸至基底100中的電容器延伸部CP2，因此可有效地增加電容器164的電容，進而可提升記憶體元件的電性效能。

圖2為本發明另一實施例的記憶體結構的剖面圖。圖3A與圖3B為圖2中的襯層254a的製作流程剖面圖。

請同時參照圖1H與圖2，圖2的記憶體結構20與圖1H的記憶體結構10在結構上的差異如下。在記憶體結構20中，襯層254a除了位在電容器延伸部CP2的側壁與基底100之間，且更可位在電容器延伸部CP2的底面與隔離結構102之間。如此一來，電容器延伸部CP2與基底100可藉由襯層254a與隔離結構102而彼此隔離。此外，在記憶體結構20與記憶體結構10中，相同的構件以相同的符號表示並省略其說明。

另一方面，記憶體結構20與記憶體結構10在製造方法上的差異主要在於襯層的形成方法不同。請參照圖3A，在形成開口150與開口152之後，可在開口150的表面與開口152的表面上形成襯材料層254。襯材料層254的底部的厚度大於其餘部分的厚度。舉例來說，襯材料層254的底部的厚度可為金屬矽化物層124的厚度的9倍。襯材料層254的形成方法例如是可流動性化學氣相沉積法(FCVD)。請參照圖3B，可對襯材料層254進行回蝕刻製程，而在開口152的側壁與底面上形成襯層254a，且在開口150的側壁上形成襯層254b。詳細來說，由於材料層254的底部的厚度大於其餘部分的厚度，因此在對襯材料層254進行回蝕刻製程之後，所形成的襯層254a除了可位在開口152的側壁上之外，更可位在開口152下方的隔離結構102上。此外，用以形成記憶體結構20的後續製程可參考記憶體結構10的製造方法，於此省略其說明。

基於上述實施例可知，在記憶體結構20及其製造方法中，電容器264除了具有電容器主體部CP1之外，更具有從電容器主體部CP1延伸至基底100中的電容器延伸部CP2，因此可有效地增加電容器264的電容，進而可提升記憶體元件的電性效能。

圖4為本發明另一實施例的記憶體結構的剖面圖。

請同時參照圖2與圖4，圖4的記憶體結構30與圖2的記憶體結構20在結構上的差異如下。記憶體結構30在開口252下方不具有隔離結構102，藉此可使得圖4中的電容器364的電容器延伸部CP2的長度大於圖2中的電容器264的電容器延伸部CP2的長度，進而可進一步地提升電容器364的電容。襯層254a除了位在電容器延伸部CP2的側壁與基底100之間，且更可位在電容器延伸部CP2的底面與基底100之間，因此電容器延伸部CP2與基底100可藉由襯層254a而彼此隔離。此外，在記憶體結構30與記憶體結構20中，相同的構件以相同的符號表示並省略其說明。

另一方面，記憶體結構30與記憶體結構20在製造方法上的差異如下。在記憶體結構30的製造方法中，在形成開口252時，會完成移除位在摻雜區112與摻雜區128之間的隔離結構102，而使得所形成的開口252暴露出其下方的基底100。此外，用以形成記憶體結構30的其他製程可參考記憶體結構20的製造方法，於此省略其說明。

基於上述實施例可知，在記憶體結構30及其製造方法中，電容器364除了具有電容器主體部CP1之外，更具有從電容器主體部CP1延伸至基底100中的電容器延伸部CP2，因此可有效地增加電容器364的電容，進而可提升記憶體元件的電性效能。

圖5為本發明另一實施例的記憶體結構的剖面圖。

請同時參照圖4與圖5，圖5的記憶體結構40與圖4的記憶體結構30在結構上的差異如下。圖5中的電容器464的電容器延伸部CP2的長度小於圖4中的電容器164的電容器延伸部CP2的長度。此外，在記憶體結構40與記憶體結構30中，相同的構件以相同的符號表示並省略其說明。

另一方面，記憶體結構40與記憶體結構30在製造方法上的差異如下。在記憶體結構30的製造方法中，開口252是藉由移除隔離結構102(深溝渠隔離結構)而形成。在記憶體結構40的製造方法中，開口452是藉由移除淺溝渠隔離結構(未示出)而形成。此外，用以形成記憶體結構40的其他製程可參考記憶體結構30的製造方法，於此省略其說明。在一些實施例中，圖1H的記憶體結構10與圖2的記憶體結構20中的開口152也可以藉由移除部分淺溝渠隔離結構而形成。

基於上述實施例可知，在記憶體結構40及其製造方法中，電容器464除了具有電容器主體部CP1之外，更具有從電容器主體部CP1延伸至基底100中的電容器延伸部CP2，因此可有效地增加電容器464的電容，進而可提升記憶體元件的電性效能。

圖6為圖1H的上視示意圖。在圖6中，省略圖1H中的部分構件，以清楚地描述出電容器164與隔離結構IS之間的關係。舉例來說，在圖6中，省略位在閘極108兩側的主動區AA1中的摻雜區110、摻雜區112、輕摻雜汲極118與輕摻雜汲極120，且省略位在閘極126兩側的主動區AA2中的摻雜區128、摻雜區130、輕摻雜汲極136與輕摻雜汲極138。此外，在圖6中，以符號「IS」表示圖1H中的隔離結構102與隔離結構104。然而，圖6中的隔離結構IS並不限於圖1H的態樣，只要隔離結構IS可為深溝渠隔離結構、淺溝渠隔離結構或其組合，均屬於本發明所涵蓋的範圍。

請參照圖6，在記憶體結構10中，記憶胞MC的數量可為多個。隔離結構IS定義出電晶體106a的主動區AA1與電晶體106b的主動區AA2。在記憶胞MC中，電容器164位在部分主動區AA1與部分主動區AA2上方，且位在主動區AA1與主動區AA2之間。

圖7為為本發明另一實施例的記憶體結構的上視示意圖。圖8為為本發明另一實施例的記憶體結構的上視示意圖。

請同時參照圖6至圖8，圖7的記憶體結構10a、圖8的記憶體結構10b與圖6的記憶體結構10a的差異如下。記憶體結構10a中的電容器C1與記憶體結構10b中的電容器C2可延伸至相鄰兩個記憶胞MC之間的隔離結構IS中，藉此可進一步地提升電容器C1的電容與電容器C2的電容，進而可提升記憶體元件的電性效能。詳細而言，電容器C1的一側可延伸至相鄰兩個記憶胞MC之間的隔離結構IS中(圖7)。電容器C2的兩側均可延伸至相鄰兩個記憶胞MC之間的隔離結構IS中(圖8)。

在一些實施例中，圖2中的電容器264、圖4中的電容器364與圖5中的電容器464亦可延伸至相鄰兩個記憶胞MC之間的隔離結構IS中，以進一步地提升電容器264的電容、電容器364的電容與電容器464的電容。

綜上所述，在上述實施例的記憶體結構及其製造方法中，電容器除了具有電容器主體部之外，更具有從電容器主體部延伸至基底中的電容器延伸部，因此可有效地增加電容器的電容，進而可提升記憶體元件的電性效能。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10、10a、10b、20、30、40：記憶體結構 100：基底 102、104、IS：隔離結構 106a、106b：電晶體 108、126：閘極 110、112、128、130：摻雜區 114、132、146：介電層 116、134：間隙壁 118、120、136、138：輕摻雜汲極 109、122、124、127、140、142：金屬矽化物層 144：終止層 148：圖案化罩幕層 150、152、252、452：開口 154：襯材料層 154a、154b、254a、254b：襯層 156、162：電極材料層 156a、162a：電極 158：平坦層 160：絕緣材料層 160a：絕緣層 164、264、364、464、C1、C2：電容器 166、168：接觸窗 170、172、174：導體層 AA1、AA2：主動區 CP1：電容器主體部 CP2：電容器延伸部 MC：記憶胞

圖1A至圖1H為本發明一實施例的記憶體結構的製造流程剖面圖。圖2為本發明另一實施例的記憶體結構的剖面圖。圖3A與圖3B為圖2中的襯層254a的製作流程剖面圖。圖4為本發明另一實施例的記憶體結構的剖面圖。圖5為本發明另一實施例的記憶體結構的剖面圖。圖6為圖1H的上視示意圖。圖7為為本發明另一實施例的記憶體結構的上視示意圖。圖8為為本發明另一實施例的記憶體結構的上視示意圖。

10：記憶體結構 100：基底 102、104：隔離結構 106a、106b：電晶體 108、126：閘極 110、112、128、130：摻雜區 114、132、146：介電層 116、134：間隙壁 118、120、136、138：輕摻雜汲極 109、122、124、127、140、142：金屬矽化物層 144：終止層 150、152：開口 154a、154b：襯層 156a、162a：電極 160a：絕緣層 164：電容器 166、168：接觸窗 170、172、174：導體層 CP1：電容器主體部 CP2：電容器延伸部 MC：記憶胞

Claims

一種記憶體結構，包括至少一個記憶胞，其中所述至少一個記憶胞包括：基底；第一電晶體，包括第一閘極、第一摻雜區與第二摻雜區，其中所述第一摻雜區與所述第二摻雜區位在所述第一閘極兩側的所述基底中；第二電晶體，包括第二閘極、第三摻雜區與第四摻雜區，其中所述第三摻雜區與所述第四摻雜區位在所述第二閘極兩側的所述基底中，且所述第二摻雜區與所述第三摻雜區位在所述第一閘極與所述第二閘極之間；介電層，覆蓋所述第一電晶體與所述第二電晶體；以及電容器，耦接至所述第二摻雜區與所述第三摻雜區，且包括：電容器主體部，位在所述介電層中，其中所述電容器主體部的頂部高於所述第一電晶體的頂部與所述第二電晶體的頂部，且所述電容器主體部的頂面與所述介電層的頂面齊平；以及電容器延伸部，從所述電容器主體部延伸至所述基底中，其中所述電容器延伸部的底部低於所述第二摻雜區的底部與所述第三摻雜區的底部，且所述電容器延伸部與所述基底彼此隔離。
如申請專利範圍第1項所述的記憶體結構，更包括：第一襯層，位在所述電容器延伸部的側壁與所述基底之間。
如申請專利範圍第2項所述的記憶體結構，更包括：隔離結構，位在所述電容器延伸部的底面與所述基底之間。
如申請專利範圍第3項所述的記憶體結構，其中所述隔離結構包括深溝渠隔離結構或淺溝渠隔離結構。
如申請專利範圍第3項所述的記憶體結構，其中所述第一襯層更位在所述電容器延伸部的底面與所述隔離結構之間。
如申請專利範圍第2項所述的記憶體結構，其中所述第一襯層更位在所述電容器延伸部的底面與所述基底之間。
如申請專利範圍第1項所述的記憶體結構，其中所述至少一個記憶胞更包括：第二襯層，位在所述電容器主體部與所述介電層之間。
如申請專利範圍第1項所述的記憶體結構，其中所述電容器包括：第一電極，耦接至所述第二摻雜區與所述第三摻雜區；第二電極，設置在所述第一電極上；以及絕緣層，位在所述第一電極與所述第二電極之間。
如申請專利範圍第8項所述的記憶體結構，其中所述第一電晶體與所述第二電晶體共用所述第一電極。
如申請專利範圍第8項所述的記憶體結構，其中所述第一電極的頂部低於所述介電層的頂部。
如申請專利範圍第1項所述的記憶體結構，其中所述至少一個記憶胞的數量為多個，且所述電容器延伸至相鄰兩個記憶胞之間的隔離結構中。
如申請專利範圍第11項所述的記憶體結構，其中所述隔離結構包括深溝渠隔離結構、淺溝渠隔離結構或其組合。
一種記憶體結構的製造方法，包括：在基底上形成第一電晶體，其中所述第一電晶體包括第一閘極、第一摻雜區與第二摻雜區，且所述第一摻雜區與所述第二摻雜區位在所述第一閘極兩側的所述基底中；在所述基底上形成第二電晶體，所述第二電晶體包括第二閘極、第三摻雜區與第四摻雜區，其中所述第三摻雜區與所述第四摻雜區位在所述第二閘極兩側的所述基底中，且所述第二摻雜區與所述第三摻雜區位在所述第一閘極與所述第二閘極之間；形成覆蓋所述第一電晶體與所述第二電晶體的介電層；以及形成耦接至所述第二摻雜區與所述第三摻雜區的電容器，其中所述電容器包括：電容器主體部，位在所述介電層中；以及電容器延伸部，從所述電容器主體部延伸至所述基底中，其中所述電容器延伸部的底部低於所述第二摻雜區的底部與所述第三摻雜區的底部，且所述電容器延伸部與所述基底彼此隔離。
如申請專利範圍第13項所述的記憶體結構的製造方法，更包括：在所述第二摻雜區與所述第三摻雜區之間的基底中形成隔離結構，其中所述隔離結構的底部低於所述第二摻雜區的底部與所述第三摻雜區的底部。
如申請專利範圍第14項所述的記憶體結構的製造方法，其中所述隔離結構包括深溝渠隔離結構或淺溝渠隔離結構。
如申請專利範圍第14項所述的記憶體結構的製造方法，其中所述電容器的製造方法包括：在所述介電層中形成第一開口，其中所述第一開口暴露出所述第二摻雜區、所述第三摻雜區與所述隔離結構；移除部分所述隔離結構，而在所述基底中形成連通於所述第一開口的第二開口，其中所述第二開口暴露出其下方的所述隔離結構；在所述第一開口的表面與所述第二開口的表面上形成襯材料層；對所述襯材料層進行回蝕刻製程，而在所述第二開口的側壁上形成第一襯層，且在所述第一開口的側壁上形成第二襯層；以及在所述第一開口與所述第二開口中形成所述電容器，其中所述第一襯層位在所述電容器延伸部的側壁與所述基底之間，且所述隔離結構位在所述電容器延伸部的底面與所述基底之間。
如申請專利範圍第16項所述的記憶體結構的製造方法，其中所述襯材料層具有均勻的厚度或者所述襯材料層的底部的厚度大於其餘部分的厚度，且在所述襯材料層的底部的厚度大於其餘部分的厚度的情況下，在對所述襯材料層進行所述回蝕刻製程之後，所形成的所述第一襯層更位在所述第二開口下方的所述隔離結構上。
如申請專利範圍第16項所述的記憶體結構的製造方法，其中所述襯材料層的形成方法包括原子層沉積法或可流動性化學氣相沉積法。
如申請專利範圍第14項所述的記憶體結構的製造方法，其中所述電容器的製造方法包括：在所述介電層中形成第一開口，其中所述第一開口暴露出所述第二摻雜區、所述第三摻雜區與所述隔離結構；移除所述隔離結構，而在所述基底中形成連通於所述第一開口的第二開口，其中所述第二開口暴露出其下方的所述基底；在所述第一開口的表面與所述第二開口的表面上形成襯材料層，其中所述襯材料層的底部的厚度大於其餘部分的厚度；對所述襯材料層進行回蝕刻製程，而在所述第二開口的側壁與底面上形成第一襯層，且在所述第一開口的側壁上形成第二襯層；以及在所述第一開口與所述第二開口中形成所述電容器，其中所述第一襯層位在所述電容器延伸部的側壁與所述基底之間且位在所述電容器延伸部的底面與所述基底之間。
如申請專利範圍第19項所述的記憶體結構的製造方法，其中所述襯材料層的形成方法包括可流動性化學氣相沉積法。