TWI699751B - 畫素結構、畫素矩陣、以及相關的驅動方法 - Google Patents

畫素結構、畫素矩陣、以及相關的驅動方法 Download PDF

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Abstract

一種畫素結構,其包含開關元件、第一電極、以及第二電極。開關元件耦接於掃描線和資料線。第一電極包含二個第一主幹部、樑部、以及兩個連接部。二個第一主幹部實質上平行於資料線的延伸方向。樑部耦接於兩個第一主幹部之間。兩個連接部耦接於兩個第一主幹部之間。樑部與兩個連接部實質上平行於掃描線的延伸方向,且樑部位於兩個連接部之間。第二電極包含第二主幹部、多個分支部、以及兩個延伸部。第二主幹部實質上平行於資料線的延伸方向。多個分支部對稱地耦接於第二主幹部。兩個延伸部實質上平行於資料線的延伸方向,且兩個延伸部各自耦接於多個分支部的至少其中二者。

Description

畫素結構、畫素矩陣、以及相關的驅動 方法
本揭示文件有關一種畫素結構,尤指一種具有包括第一主幹部、樑部與連接部的第一電極以及包括第二主幹部、分支部與延伸部的第二電極的畫素結構。
隨著虛擬實境與電子競技的產業鏈日漸成熟,市場上對於相關的顯示器產品的需求也逐漸增加。應用於虛擬實境的顯示器需要使用高連續性的影像來避免使用者暈眩,並提升虛擬空間的真實感。另一方面,應用於電子競技的顯示器要能夠及時反映玩家的高頻率操作。因此,對於液晶顯示器而言,如何提升液晶的反應速度顯得格外重要。
然而,市面上的液晶顯示器在提升液晶反應速度的同時,往往犧牲了液晶的透光率。為了提供足夠的亮度,市面上的液晶顯示器便需要消耗更多的功率於背光模組。有鑑於此,如何同時提升液晶的反應速度與透光率, 實為業界有待解決的問題。
本揭示文件提供一種畫素結構,其包含開關元件、第一電極、以及第二電極。開關元件耦接於掃描線和資料線。第一電極包含二個第一主幹部、樑部、以及兩個連接部。二個第一主幹部實質上平行於資料線的延伸方向。樑部耦接於兩個第一主幹部之間。兩個連接部耦接於兩個第一主幹部之間。樑部與兩個連接部實質上平行於掃描線的延伸方向,且樑部位於兩個連接部之間。第二電極包含第二主幹部、多個分支部、以及兩個延伸部。第二主幹部實質上平行於資料線的延伸方向。多個分支部對稱地耦接於第二主幹部。兩個延伸部實質上平行於資料線的延伸方向,且兩個延伸部各自耦接於多個分支部的至少其中二者。
本揭示文件提供一種畫素矩陣,其包含多個資料線、多個掃描線、以及多個畫素結構。多個資料線沿著第一方向延伸。多個掃描線沿著第二方向延伸。每個畫素結構包含開關元件、第一電極、以及第二電極。開關元件耦接於掃描線和資料線。第一電極包含二個第一主幹部、樑部、以及兩個連接部。二個第一主幹部實質上平行於第一方向。樑部耦接於兩個第一主幹部之間。兩個連接部耦接於兩個第一主幹部之間。樑部與兩個連接部實質上平行於第二方向,且樑部位於兩個連接部之間。第二電極包含 第二主幹部、多個分支部、以及兩個延伸部。第二主幹部實質上平行於第一方向。多個分支部對稱地耦接於第二主幹部。兩個延伸部實質上平行於第一方向。兩個延伸部各自耦接於多個分支部的至少其中二者。
本揭示文件提供一種驅動方法,其包含以下流程:提供一顯示器,顯示器包含前述的畫素矩陣;提供一第一資料訊號至多個畫素結構中的部分畫素結構;提供一第二資料訊號至多個畫素結構中的另一部分畫素結構,其中第一資料訊號與第二資料訊號分別位於一第一電壓範圍與一第二電壓範圍內。第一電壓範圍的一最小值與一最大值分別對應顯示器的一最低灰階與一最高灰階。第二電壓範圍的一最小值與一最大值分別對應最高灰階與最低灰階。第一電壓範圍與第二電壓範圍部分重疊。
上述的畫素結構、畫素矩陣、以及驅動方法能提升液晶效率。
100、300、400、600‧‧‧畫素矩陣
110a~110d‧‧‧掃描線
120a~120d‧‧‧共同電壓線
130a~130d‧‧‧資料線
140‧‧‧畫素結構
D1‧‧‧第一方向
D2‧‧‧第二方向
TFT‧‧‧開關元件
CH‧‧‧通道層
S1‧‧‧源極
D1‧‧‧汲極
G1‧‧‧閘極
210‧‧‧第一電極
212a~212b‧‧‧第一主幹部
214a~214b‧‧‧連接部
216‧‧‧樑部
2162a~2162b‧‧‧幾何結構
220‧‧‧第二電極
222‧‧‧第二主幹部
224a~224d‧‧‧分支部
226a~226b‧‧‧延伸部
O1、O2‧‧‧通孔
AA’、BB’‧‧‧剖線
510a~510e‧‧‧第一導電層
520a~520b‧‧‧第二導電層
530a~530b‧‧‧第三導電層
LC‧‧‧液晶層
I1‧‧‧第一絕緣層
I2‧‧‧第二絕緣層
710a~710b‧‧‧第一導電層
720a~720c‧‧‧第二導電層
730‧‧‧第四導電層
800‧‧‧驅動方法
S810~S850‧‧‧流程
900‧‧‧顯示器
910‧‧‧控制電路
920‧‧‧主動區
930‧‧‧源極驅動器
940‧‧‧閘極驅動器
S1‧‧‧第一資料訊號
S2‧‧‧第二資料訊號
V1‧‧‧第一共同電壓
V2‧‧‧第二共同電壓
1010~1020‧‧‧曲線
1030‧‧‧交叉點
R1‧‧‧第一電壓範圍
R2‧‧‧第二電壓範圍
第1圖為根據本揭示文件一實施例的畫素矩陣的上視示意圖。
第2圖為根據本揭示文件一實施例的畫素結構的上視示意圖。
第3圖為依據本揭示文件另一實施例的畫素矩陣的上視示意圖。
第4圖為依據本揭示文件又一實施例的畫素矩陣的上視示意圖。
第5圖是沿第4圖中剖線AA’簡化後的剖面示意圖。
第6圖為依據本揭示文件再一實施例的畫素矩陣的上視示意圖。
第7圖是沿第6圖中剖線BB’簡化後的剖面示意圖。
第8圖為依據本揭示文件一實施例的驅動方法的流程圖。
第9圖為依據本揭示文件一實施例的顯示器簡化後的功能方塊圖。
第10圖為第9圖的顯示器的電壓灰階特性示意圖。
以下將配合相關圖式來說明本揭示文件的實施例。在圖式中,相同的標號表示相同或類似的元件或方法流程。
第1圖為根據本揭示文件一實施例的畫素矩陣100的上視示意圖。畫素矩陣100包含多個掃描線110a~110d、多個共同電壓線120a~120d、多個資料線130a~130d、以及多個畫素結構140。資料線130a~130d平行於第一方向D1延伸。掃描線110d~110d和共同電壓線120d~120d則平行於第二方向D2延伸。畫素結構140排列成分別平行於第一方向D1和第二方向D2的許多行和許多列。在本實施例中,共同電壓線120a~120d分別完全重疊 於掃描線110a~110d,但本揭示文件不以此為限。在另一實施例中,共同電壓線120a~120d分別部分重疊於掃描線110a~110d。在又一實施例中,共同電壓線120a~120d不重疊於掃描線110a~110d。
資料線130a~130d用於交錯地接收不同極性的資料訊號。例如資料線130a和130c接收同一極性的資料訊號,而資料線130b和130d接收另一極性的資料訊號。共同電壓線120d~120d用於交錯地接收不同極性的共同電壓。例如共同電壓線120a和120c接收同一極性的共同電壓,而共同電壓線120b和120d接收另一極性的共同電壓。在第一方向D1或第二方向D2上相鄰的兩個畫素結構140,會耦接於共同電壓線120d~120d中不同的二者。
例如,針對位於共同電壓線120b和120c之間且位於資料線130b和130c之間的一個畫素結構140而言,該畫素結構140耦接於共同電壓線120c。與該畫素結構140於第一方向D1上相鄰的兩個畫素結構140分別耦接於共同電壓線120b和120d。與該畫素結構140於第二方向D2上相鄰的兩個畫素結構140則都耦接於共同電壓線120b。
第2圖為根據本揭示文件一實施例的畫素結構140的上視示意圖。畫素結構140包含開關元件TFT、第一電極210、以及第二電極220。開關元件TFT包含通道層CH、源極S1、閘極G1、以及汲極D1。閘極G1與通道層CH之間設置有絕緣層,通道層CH耦接於掃描線110a~110d的其中一者(例如,掃描線110c)。閘極G1上方設置有另一絕 緣層,源極S1透過通孔O1耦接於資料線130a~130d的其中一者(例如,資料線130a),且通孔O1貫穿該另一絕緣層。汲極D1透過通孔O2耦接於第二電極220,且通孔O2也貫穿該另一絕緣層。
第一電極210耦接於共同電壓線120a~120d的其中一者(例如,共同電壓線120c)。第一電極210包含第一主幹部212a、第一主幹部212b、連接部214a、連接部214b、以及樑部216。第一主幹部212a和第一主幹部212b實質平行於第一方向D1延伸。在本實施例中,第一主幹部212a和第一主幹部212b不重疊於資料線130a~130d,但本揭示文件不以此為限。在另一實施例中,第一主幹部212a和第一主幹部212b部分重疊於資料線130a~130d中相鄰的二者(例如,資料線130a和資料線130b)。在又一實施例中,第一主幹部212a和第一主幹部212b完全重疊於資料線130a~130d中相鄰的二者。
連接部214a和連接部214b實質平行於第二方向D2延伸,且耦接於第一主幹部212a和第一主幹部212b之間。連接部214a和連接部214b的左半側的寬度隨著遠離第一主幹部212a的方向漸減。連接部214a和連接部214b的右半側的寬度則隨著遠離第一主幹部212b的方向漸減。亦即,連接部214a和連接部214b各自的寬度在耦接於第一主幹部212a和第一主幹部212b的兩側最寬,且在中央處最窄。
樑部216耦接於第一主幹部212a和第一主幹部 212b之間,且位於連接部214a和連接部214b之間。樑部216包含互相耦接的幾何結構2162a和幾何結構2162b。另外,幾何結構2162a和幾何結構2162b分別耦接於第一主幹部212a和第一主幹部212b。幾何結構2162a和幾何結構2162b的寬度分別在遠離第一主幹部212a和第一主幹部212b的方向上漸減。在本實施例中,幾何結構2162a和幾何結構2162b的形狀為梯形。
第二電極220和第一電極210之間設置有絕緣層,以使第二電極220和第一電極210互相電性隔離。第二電極220包含第二主幹部222、分支部224a~224d、延伸部226a、以及延伸部226b。第二主幹部222平行於第一方向D1延伸,且位於第一主幹部212a和第一主幹部212b之間。分支部224a~224d平行於第二方向D2延伸,且對稱地耦接於第二主幹部222的兩側。亦即,分支部224a和分支部224c為軸對稱設置,且分支部224b和分支部224d為軸對稱設置。分支部224a和分支部224c位於連接部214a和樑部216之間。分支部224b和分支部224d位於連接部214b和樑部216之間。亦即,分支部224a~224d中呈軸對稱分布的兩者,會位於連接部214a和214b的其中一者與樑部216之間。分支部224a~224d每一者的寬度在遠離第二主幹部222的方向上漸增。在本實施例中,分支部224a~224d每一者的形狀為梯形,但本揭示文件不以此為限。在一實施例中,分支部224a~224d每一者的形狀為三角形。
延伸部226a和延伸部226b平行於第一方向D1 延伸。延伸部226a耦接於分支部224a和分支部224b,而延伸部226a耦接於分支部224c和分支部224d。亦即,延伸部226a和延伸部226b各自耦接於分支部224a~224d中位於第二主幹部222同一側的二者。在本實施例中,延伸部226a和延伸部226b分別完全重疊於第一主幹部212a和第一主幹部212b,但本揭示文件不以此為限。在另一實施例中,延伸部226a和延伸部226b分別部分重疊於第一主幹部212a和第一主幹部212b。在又一實施例中,延伸部226a和延伸部226b不重疊於第一主幹部212a和第一主幹部212b。
請同時參考第1圖和第2圖,畫素矩陣100中的多個第一電極210彼此之間沒有直接耦接,所以畫素矩陣100可以用點反轉(dot-inversion)的方式驅動。請注意,雖然前述的圖式中僅繪示了4個分支部,但本揭示文件並不以此為限。在某些畫素結構140具有較大或較小電路面積的實施例中,畫素結構140可以分別具有較多或較少的分支部。
第3圖為依據本揭示文件一實施例的畫素矩陣300的上視示意圖。第3圖的畫素矩陣300相似於第1圖的畫素矩陣100,兩者的差異在於:畫素矩陣300的共同電壓線120a~120d平行於第一方向D1延伸,且分別完全重疊於資料線130a~130d,但本揭示文件不以此為限。在另一實施例中,畫素矩陣300的共同電壓線120a~120d分別部分重疊於資料線130a~130d。在又一實施例中,畫素矩陣300的共同電壓線120a~120d不重疊於資料線130a~130d。因此, 畫素矩陣300可以用點反轉的方式驅動。前述畫素矩陣100的其餘連接方式、元件、實施方式以及優點,皆適用於畫素矩陣300,為簡潔起見,在此不重複贅述。
第4圖為依據本揭示文件一實施例的畫素矩陣400的上視示意圖。第4圖的畫素矩陣400相似於第1圖的畫素矩陣100,兩者的差異在於:畫素矩陣400的共同電壓線120a~120c分別耦接於一列畫素結構140。畫素矩陣400與畫素矩陣100的另一項差異在於:畫素矩陣400中位於同一列且相鄰的任意兩個第一電極210會彼此耦接,畫素矩陣400中位於不同列的兩個第一電極210會彼此電性隔離。因此,畫素矩陣400可以用列反轉(row inversion)的方式驅動。
第5圖是沿第4圖中剖線AA’簡化後的剖面示意圖。第一導電層510a~510e形成於第一絕緣層I1上。第二絕緣層I2則形成於第一導電層510a~510e上方。第一導電層510a、第一導電層510b、以及第一導電層510c分別為第4圖中重疊於剖線AA’的畫素結構140的延伸部226a、延伸部226b、以及第二主幹部222。第一導電層510d和第一導電層510e則分別為相鄰行中畫素結構140的延伸部226b和延伸部226a。
第二導電層520a和第二導電層520b形成於第二絕緣層I2上方。液晶層LC形成於第二導電層520a和第二導電層520b上方。第二導電層520a和第二導電層520b各自於投影方向上至少部分重疊於第一導電層510a~510e的兩 者。例如,第二導電層520a於投影方向上至少部分重疊於第一導電層510a和第一導電層510d,且第二導電層520b於投影方向上至少部分重疊於第一導電層510b和第一導電層510e。
第三導電層530a和第三導電層530b形成於第一導電層I1之中。第三導電層530a和第三導電層530b分別為第4圖的資料線130b和資料線130c。在本實施例中,第三導電層530a和第三導電層530b於投影方向上分別重疊於第二導電層520a和第二導電層520b,且不重疊於第一導電層510a~510e,但本揭示文件不以此為限。在另一實施例中,第三導電層530a在投影方向上部分重疊於第一導電層510a和第一導電層510d,且第三導電層530b於投影方向上部分重疊於第一導電層510b和第一導電層510e。
實作上,第一導電層510a~510e和第二導電層520a~520b可以用氧化銦錫(Indium Tin Oxide,簡稱ITO)或是其他透明導電材料來實現。第三導電層530a~第三導電層530b可以用金屬材料來實現。前述畫素矩陣100的其餘連接方式、元件、實施方式以及優點,皆適用於畫素矩陣400,為簡潔起見,在此不重複贅述。
第6圖為依據本揭示文件一實施例的畫素矩陣600的上視示意圖。第6圖的畫素矩陣600相似於第1圖的畫素矩陣100,兩者的差異在於:畫素矩陣600的共同電壓線120a~120c實質上平行於第一方向D1延伸,且分別耦接於一行畫素結構140。畫素矩陣600與畫素矩陣100的另一項 差異在於:畫素矩陣600中位於同一行且相鄰的任意兩個第一電極210會彼此耦接,畫素矩陣600中位於不同行的兩個第一電極210會互相電性隔離。畫素矩陣600與畫素矩陣100的又一項差異在於:畫素矩陣600中位於同一行的多個第二主幹部222會重疊於共同電壓線120a~120c的其中一者。因此,畫素矩陣400可以用列反轉(row inversion)的方式驅動。
畫素矩陣600的共同電壓線120a~120c的形狀分別為魚骨型。例如,共同電壓線120a包含軸部122和多個凸部124a~124f。軸部122部分重疊於位於對應的一行中的多個第二主幹部222。凸部124a~124f實質上平行於第二方向D2延伸,且對稱地耦接於軸部122的兩側。例如,凸部124a~124c與凸部124d~124f互為軸對稱設置。在本實施例中,凸部124a~124f中呈軸對稱的兩者完全重疊於對應的一個畫素結構140的樑部216,但本實施例不以此為限。在另一實施例中,凸部124a~124f中呈軸對稱的兩者部分重疊於對應的一個畫素結構140的樑部216。
畫素矩陣600的共同電壓線120a~120c分別設置於畫素矩陣600中液晶效率較低的區域。前述液晶效率較低的區域在畫素矩陣600發光時具有較低亮度。換言之,畫素矩陣600的共同電壓線120a~120c不會遮蔽液晶效率較高的區域,使畫素矩陣600具有高透光率。前述畫素矩陣100的其餘連接方式、元件、實施方式以及優點,皆適用於畫素矩陣600,為簡潔起見,在此不重複贅述。
第7圖是沿第6圖中剖線BB’簡化後的剖面示意圖。第一導電層710a和第一導電層710b形成於第一絕緣層I1上。第二絕緣層I2則形成於第一導電層710a和第一導電層710b上方。第一導電層710a和第一導電層710b分別為第6圖中重疊於剖線BB’的畫素結構140的分支部224c和分支部224d。
第二導電層720a~720c形成於第二絕緣層I2上方。液晶層LC形成於第二導電層720a~720c上方。第二導電層720a~720c於投影方向上沒有重疊於第一導電層710a和第一導電層710b。第四導電層730形成於第二絕緣層I2和第二導電層720b之間,且直接接觸於第二導電層720b。第四導電層730為第6圖中重疊於剖線BB’的畫素結構140的凸部124e。值得注意的是,在上述的多個實施例中,共同電壓線會直接接觸於對應的第二電極。
雖然前述的第1圖、第3圖、第4圖、以及第6圖僅繪示了3X3的矩陣,但本揭示文件並不以此為限。第1圖、第3圖、第4圖、以及第6圖中畫素結構140的數量可依據實際設計需求進行調整,而使某些實施例中的畫素矩陣100、畫素矩陣300、畫素矩陣400、以及畫素矩陣600包含較多或較少的畫素結構140。
綜上所述,第一電極210包含樑部216、連接部214a、以及連接部214b,第二電極220包含分支部224a~224d。並且,樑部216、連接部214a、以及連接部214b與分支部224a~224d交錯排列。因此,第一電極210 與第二電極220所形成的電場能使液晶具有較短的反應時間,且使液晶較高的透光率。
第8圖為依據本揭示文件一實施例的驅動方法800的流程圖。第9圖為依據本揭示文件一實施例的顯示器900簡化後的功能方塊圖。顯示器900包含控制電路910、主動區920、源極驅動器930、以及閘極驅動器940。第10圖為顯示器900的電壓灰階特性示意圖。
請同時參照第8圖與第9圖,流程S810為提供顯示器900。主動區920包含至少一前述的畫素矩陣100、畫素矩陣300、畫素矩陣400、或畫素矩陣600。
在流程S820中,控制電路910提供類比形式的第一資料訊號S1至源極驅動器930。控制電路910並控制源極驅動器930將第一資料訊號S1傳輸至主動區920中的部分畫素結構140。
在流程S830中,控制電路910提供第一共同電壓V1至接收第一資料訊號S1的該部分畫素結構140,以使該部分畫素結構140施加於液晶的電壓具有第一極性(例如,正極性)。
在流程S840中,控制電路910提供類比形式的第二資料訊號S2至源極驅動器930。控制電路910並控制源極驅動器930將第二資料訊號S2傳輸至主動區920中的另一部分畫素結構140。該另一部分畫素結構140施加於液晶的電壓具有第二極性(例如,負極性)。詳細而言,控制電路910會將第一資料訊號S1和第二資料訊號S2傳遞至畫素結 構140中的第二電極220。
在流程850中,控制電路910提供第二共同電壓V2至接收第二資料訊號S2的該另一部分畫素結構140,以使該另一部分畫素結構140施加於液晶的電壓具有第二極性(例如,負極性)。
請參照第10圖,曲線1010和曲線1020分別代表第一資料訊號S1和第二資料訊號S2的電壓灰階特性曲線。第一資料訊號S1具有由曲線1010的兩端對應的電壓所定義的第一電壓範圍R1。第二資料訊號S2具有由曲線1020的兩端對應的電壓所定義的第二電壓範圍R2。第一共同電壓V1等於第一電壓範圍R1的電壓最小值。第二共同電壓V2等於第二電壓範圍R2的電壓最大值。值得注意的是,第一電壓範圍R1的電壓最小值與電壓最大值分別對應顯示器900的最低灰階(例如,0灰階)和最高灰階(例如,255灰階)。第二電壓範圍R2的電壓最小值與電壓最大值分別對應顯示器900的最高灰階和最低灰階。
另外,曲線1010與曲線1020之間具有交叉點1030,且交叉點1030對應於一非零灰階。此外,第一電壓範圍R1的電壓最大值大於第二電壓範圍R2的電壓最大值。第一電壓範圍R1的電壓最小值小於第二電壓範圍R2的電壓最小值。
換言之,第一電壓範圍R1與第二電壓範圍R2至少部分重疊。因此,顯示器900在正極性與負極性中都能使用較大的跨壓來控制液晶,進而使顯示器900具有較高的 對比度。
前述第8圖中的流程執行順序,只是示範性的實施例,而非侷限本發明的實際實施方式。在某一實施例中,流程S820和流程S830可以同時進行,流程S840和流程S850可以同時進行。在另一實施例中,流程S820~S850可以同時進行。
在說明書及申請專利範圍中使用了某些詞彙來指稱特定的元件。然而,所屬技術領域中具有通常知識者應可理解,同樣的元件可能會用不同的名詞來稱呼。說明書及申請專利範圍並不以名稱的差異做為區分元件的方式,而是以元件在功能上的差異來做為區分的基準。在說明書及申請專利範圍所提及的「包含」為開放式的用語,故應解釋成「包含但不限定於」。另外,「耦接」在此包含任何直接及間接的連接手段。因此,若文中描述第一元件耦接於第二元件,則代表第一元件可通過電性連接或無線傳輸、光學傳輸等信號連接方式而直接地連接於第二元件,或者通過其他元件或連接手段間接地電性或信號連接至該第二元件。
圖示的某些元件的尺寸及相對大小會被加以放大,或者某些元件的形狀會被簡化,以便能更清楚地表達實施例的內容。因此,除非申請人有特別指明,圖示中各元件的形狀、尺寸、相對大小及相對位置等僅是便於說明,而不應被用來限縮本揭示文件的專利範圍。此外,本揭示文件可用許多不同的形式來體現,在解釋本揭示文件時, 不應侷限於本揭示文件所提出的實施例態樣。
另外,除非說明書中特別指明,否則任何單數格的用語都同時包含複數格的涵義。
以上僅為本揭示文件的較佳實施例,凡依本揭示文件請求項所做的均等變化與修飾,皆應屬本揭示文件的涵蓋範圍。
110c‧‧‧掃描線
120c‧‧‧共同電壓線
130a~130b‧‧‧資料線
140‧‧‧畫素結構
TFT‧‧‧開關元件
CH‧‧‧通道層
S1‧‧‧源極
D1‧‧‧汲極
G1‧‧‧閘極
210‧‧‧第一電極
212a~212b‧‧‧第一主幹部
214a~214b‧‧‧連接部
216‧‧‧樑部
2162a~2162b‧‧‧幾何結構
220‧‧‧第二電極
222‧‧‧第二主幹部
224a~224d‧‧‧分支部
226a~226b‧‧‧延伸部
O1、O2‧‧‧通孔

Claims (17)

  1. 一種畫素結構,其包含:一開關元件,耦接於一掃描線和一資料線;一第一電極,包含:兩個第一主幹部,實質上平行於該資料線的延伸方向;一樑部,耦接於該兩個第一主幹部之間;以及兩個連接部,耦接於該兩個第一主幹部之間,其中該樑部與該兩個連接部實質上平行於該掃描線的延伸方向,且該樑部位於該兩個連接部之間;以及一第二電極,包含:一第二主幹部,實質上平行於該資料線的延伸方向;多個分支部,對稱地耦接於該第二主幹部;以及兩個延伸部,實質上平行於該資料線的延伸方向,其中該兩個延伸部各自耦接於該多個分支部的至少其中二者,且該兩個延伸部不重疊於該兩個第一主幹部。
  2. 如請求項1所述的畫素結構,其中,該樑部包含:兩個幾何結構,分別耦接於該兩個第一主幹部,其中該兩個幾何結構互相耦接;其中,該兩個幾何結構各自的寬度在靠近該第二主幹部的方向上漸減。
  3. 如請求項1所述的畫素結構,其中,該多個分支部中的二者位於該兩個連接部的其中一者與該樑部之間,其中,該多個分支部中的該二者對稱地耦接於該第二主幹部。
  4. 如請求項1所述的畫素結構,其中,該多個分支部的每一者的寬度在遠離該第二主幹部的方向上漸增。
  5. 如請求項4所述的畫素結構,其中,該多個分支部的每一者的形狀為梯形。
  6. 一種畫素矩陣,其包含:多個資料線,沿著一第一方向延伸;多個掃描線,沿著一第二方向延伸;以及多個畫素結構,其中每個畫素結構包含:一開關元件,耦接於該掃描線和該資料線;一第一電極,包含:兩個第一主幹部,實質上平行於該第一方向;一樑部,耦接於該兩個第一主幹部之間;以及兩個連接部,耦接於該兩個第一主幹部之 間,其中該樑部與該兩個連接部實質上平行於該第二方向,且該樑部位於該兩個連接部之間;以及一第二電極,包含:一第二主幹部,實質上平行於該第一方向;多個分支部,對稱地耦接於該第二主幹部;以及兩個延伸部,實質上平行於該第一方向,其中該兩個延伸部各自耦接於該多個分支部的至少其中二者;以及多條共同電壓線,實質上平行於該第二方向,其中該多個畫素結構形成實質上平行於該第二方向的多列,且同一列中的畫素結構共同耦接於該多條共同電壓線的其中一者;其中該同一列中兩個相鄰的畫素結構的兩個第一電極互相耦接,分別位於不同列中的兩個畫素結構的兩個第一電極互相電性隔離。
  7. 如請求項6所述的畫素矩陣,另包含多條共同電壓線,其中該多條共同電壓線實質上平行於該第一方向或該第二方向,其中該多個畫素結構中的兩者分別耦接於該多條共同電壓線中的兩者,且該多個畫素結構中的該兩者於該第一方向或該第二方向上相鄰。
  8. 如請求項6所述的畫素矩陣,另包含多條共同電壓線,其中該多條共同電壓線實質上平行於該第一方向,其中該多個畫素結構形成實質上平行於該第一方向的多行,且同一行中的畫素結構共同耦接於該多條共同電壓線的其中一者。
  9. 如請求項8所述的畫素矩陣,其中該多條共同電壓線的每一者包含:一軸部,實質上平行於該第一方向,其中該軸部部分重疊於該多行中對應的一行中的多個第二主幹部;以及多個凸部,實質上平行於該第二方向,對稱地耦接於該軸部的二側;其中該多個凸部中呈軸對稱分布的兩者重疊於該多個畫素結構中對應的一畫素結構的該樑部。
  10. 如請求項6所述的畫素矩陣,其中,該樑部包含:兩個幾何結構,分別耦接於該兩個第一主幹部,其中該兩個幾何結構互相耦接;其中,該兩個幾何結構各自的寬度在靠近該第二主幹部的方向上漸減。
  11. 如請求項6所述的畫素矩陣,其中,該 多個分支部中的二者位於該兩個連接部的其中一者與該樑部之間,其中,該多個分支部中的該二者對稱地耦接於該第二主幹部。
  12. 如請求項6所述的畫素矩陣,其中,該多個分支部的每一者的寬度在遠離該第二主幹部的方向上漸增。
  13. 如請求項6所述的畫素矩陣,其中,該多個分支部的每一者的形狀為梯形。
  14. 一種驅動方法,其包含:提供一顯示器,該顯示器包含如請求項6所述的畫素矩陣;以及提供一第一資料訊號至該多個畫素結構中的部分畫素結構;提供一第二資料訊號至該多個畫素結構中的另一部分畫素結構,其中該第一資料訊號與該第二資料訊號分別位於一第一電壓範圍與一第二電壓範圍內;其中該第一電壓範圍的一最小值與一最大值分別對應該顯示器的一最低灰階與一最高灰階,該第二電壓範圍的一最小值與一最大值分別對應該最高灰階與該最低灰階; 其中該第一電壓範圍與該第二電壓範圍部分重疊。
  15. 如請求項14所述的方法,其中,該第一電壓範圍的該最大值大於該第二電壓範圍的該最大值,該第一電壓範圍的該最小值大於該第二電壓範圍的該最小值。
  16. 如請求項14所述的方法,其另包含:提供一第一共同電壓至該部分畫素結構;以及提供一第二共同電壓至該另一部分畫素結構,其中該第二共同電壓高於該第一共同電壓。
  17. 一種畫素矩陣,其包含:多個資料線,沿著一第一方向延伸;多個掃描線,沿著一第二方向延伸;以及多個畫素結構,其中每個畫素結構包含:一開關元件,耦接於該掃描線和該資料線;一第一電極,包含:兩個第一主幹部,實質上平行於該第一方向;一樑部,耦接於該兩個第一主幹部之間;以及兩個連接部,耦接於該兩個第一主幹部之間,其中該樑部與該兩個連接部實質上平行於 該第二方向,且該樑部位於該兩個連接部之間;以及一第二電極,包含:一第二主幹部,實質上平行於該第一方向;多個分支部,對稱地耦接於該第二主幹部;以及兩個延伸部,實質上平行於該第一方向,其中該兩個延伸部各自耦接於該多個分支部的至少其中二者;以及多條共同電壓線,實質上平行於該第一方向,其中該多個畫素結構形成實質上平行於該第一方向的多行,且同一行中的畫素結構共同耦接於該多條共同電壓線的其中一者;其中該同一行中相鄰的兩個畫素結構的兩個第一電極互相耦接,且分別位於不同行中的兩個畫素結構的兩個第一電極互相電性隔離。
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