TWI697906B - Encoder built-in self-test circuit applied in flash memory controller and associated method - Google Patents
Encoder built-in self-test circuit applied in flash memory controller and associated method Download PDFInfo
- Publication number
- TWI697906B TWI697906B TW108136978A TW108136978A TWI697906B TW I697906 B TWI697906 B TW I697906B TW 108136978 A TW108136978 A TW 108136978A TW 108136978 A TW108136978 A TW 108136978A TW I697906 B TWI697906 B TW I697906B
- Authority
- TW
- Taiwan
- Prior art keywords
- encoder
- test
- self
- flash memory
- memory controller
- Prior art date
Links
Images
Landscapes
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
Description
本發明係有關於快閃記憶體控制器,尤指一種應用在快閃記憶體控制器中的編碼器自我測試電路。The present invention relates to a flash memory controller, in particular to an encoder self-test circuit used in a flash memory controller.
在快閃記憶體控制器中會設計至少一個編碼器以對輸入資料進行編碼以產生相對應的校驗碼後,再連同輸入資料一併寫入到快閃記憶體晶片中。然而,考慮到編碼器在功能上的正確性,在工廠內的測試階段時,快閃記憶體控制器會與快閃記憶體晶片連結,之後快閃記憶體控制器會被控制以持續地將資料進行編碼後寫入至快閃記憶體晶片中,再將資料從快閃記憶體晶片中讀取出來並進行解碼,以判斷快閃記憶體控制器的編碼及解碼功能是否正常。然而,上述作法至少會遇到以下兩種問題,第一個問題是當判斷快閃記憶體控制器的編碼及解碼功能不正常時,與快閃記憶體控制器相連接的快閃記憶體晶片便浪費了,或是需要另外進行剝離(debonding)製程以使得快閃記憶體晶片可以重複使用;而第二個問題則是當判斷快閃記憶體控制器的編碼及解碼功能不正常時,無法正確迅速地判斷是編碼器的問題還是解碼器的問題,因而造成工程師的困擾。At least one encoder is designed in the flash memory controller to encode the input data to generate a corresponding check code, and then write the input data into the flash memory chip together with the input data. However, considering the functional correctness of the encoder, during the testing phase in the factory, the flash memory controller will be connected to the flash memory chip, and then the flash memory controller will be controlled to continuously The data is encoded and written into the flash memory chip, and then the data is read from the flash memory chip and decoded to determine whether the encoding and decoding functions of the flash memory controller are normal. However, the above approach will encounter at least the following two problems. The first problem is that when the encoding and decoding functions of the flash memory controller are judged to be abnormal, the flash memory chip connected to the flash memory controller It’s wasted, or an additional debonding process is needed to make the flash memory chip reusable; and the second problem is that when the encoding and decoding functions of the flash memory controller are judged to be abnormal, it cannot be Correctly and quickly determine whether the problem is the encoder or the decoder, which causes trouble for engineers.
因此,本發明的目的之一在於提供一種應用於快閃記憶體控制器的編碼器自我測試電路,其可以在不需要快閃記憶體晶片的情形下,單獨地對編碼器進行測試,以解決先前技術中的問題。Therefore, one of the objectives of the present invention is to provide an encoder self-test circuit applied to a flash memory controller, which can test the encoder separately without the need of a flash memory chip to solve Problems in the prior art.
在本發明的一個實施例中,揭露一種應用於快閃記憶體控制器的編碼器自我測試電路,其包含有一控制電路以及一編碼器。在編碼器自我測試電路的操作中,在不對任何快閃記憶體進行存取的情形下,該控制電路產生一輸入資料至該編碼器,該編碼器對該輸入資料進行編碼以產生一校驗碼至該控制電路,以供判斷該編碼器的功能是否正常。In an embodiment of the present invention, an encoder self-test circuit applied to a flash memory controller is disclosed, which includes a control circuit and an encoder. In the operation of the encoder self-test circuit, without accessing any flash memory, the control circuit generates an input data to the encoder, and the encoder encodes the input data to generate a check Code to the control circuit for judging whether the function of the encoder is normal.
在本發明的另一個實施例中,揭露了一種應用於快閃記憶體控制器的編碼器自我測試方法,其包含有以下步驟:在不對任何快閃記憶體進行存取的情形下:產生一輸入資料至一編碼器;使用該編碼器對該輸入資料進行編碼以產生一校驗碼;以及根據該校驗碼以判斷該編碼器的功能是否正常。In another embodiment of the present invention, an encoder self-testing method applied to a flash memory controller is disclosed, which includes the following steps: without accessing any flash memory: generating a Input data to an encoder; use the encoder to encode the input data to generate a check code; and determine whether the function of the encoder is normal according to the check code.
第1圖為依據本發明一實施例之一快閃記憶體控制器110的示意圖,其中快閃記憶體控制器110係用以連接於一主裝置130以及一快閃記憶體模組120之間,且快閃記憶體控制器110用來根據主裝置130的讀取/寫入指令來存取快閃記憶體模組120。在本實施例中,快閃記憶體控制器110包含一微處理器112、一唯讀記憶體(Read Only Memory, ROM)112M、一控制邏輯114、一緩衝記憶體116、與一介面邏輯118。唯讀記憶體112M係用來儲存一程式碼112C,而微處理器112則用來執行程式碼112C以控制對快閃記憶體模組120之存取(Access)。控制邏輯114包含了一編碼器132以及一控制電路134,其中編碼器132用來對寫入到快閃記憶體模組120中的資料進行編碼以產生對應的校驗碼(或稱,錯誤更正碼(Error Correction Code),ECC),而控制電路134則是用來對編碼器132進行測試,特別是在快閃記憶體控制器110尚未與快閃記憶體模組120連結時對編碼器132進行測試。Figure 1 is a schematic diagram of a
於典型狀況下,快閃記憶體模組120包含了多個快閃記憶體晶片,而每一個快閃記憶體晶片包含複數個區塊(Block),而快閃記憶體控制器110對快閃記憶體模組120進行抹除資料運作係以區塊為單位來進行。另外,一區塊可記錄特定數量的資料頁(Page),其中快閃記憶體控制器110對快閃記憶體模組120進行寫入資料之運作係以資料頁為單位來進行寫入。在本實施例中,快閃記憶體模組120為一立體NAND型快閃記憶體(3D NAND-type flash)模組。In a typical situation, the
實作上,透過微處理器112執行程式碼112C之快閃記憶體控制器110可利用其本身內部之元件來進行諸多控制運作,例如:利用控制邏輯114來控制快閃記憶體模組120之存取運作(尤其是對至少一區塊或至少一資料頁之存取運作)、利用緩衝記憶體116進行所需之緩衝處理、以及利用介面邏輯118來與一主裝置(Host Device)130溝通。緩衝記憶體116係以隨機存取記憶體(Random Access Memory,RAM)來實施。例如,緩衝記憶體116可以是靜態隨機存取記憶體(Static RAM,SRAM),但本發明不限於此。In practice, the
在一實施例中,快閃記憶體控制器110可以是位於可攜式記憶裝置(例如:符合SD/MMC、CF、MS、XD標準之記憶卡)中,且主裝置130為一可與可攜式記憶裝置連接的電子裝置,例如手機、筆記型電腦、桌上型電腦…等等。而在另一實施例中,快閃記憶體控制器110可以應用在固態硬碟或符合通用快閃記憶體儲存(Universal Flash Storage,UFS)或嵌入式多媒體記憶卡(Embedded Multi Media Card,EMMC)規格之嵌入式儲存裝置,以設置在一電子裝置中,例如設置在手機、筆記型電腦、桌上型電腦之中,而此時主裝置130可以是該電子裝置的一處理器。In one embodiment, the
第2圖為根據本發明一實施例之編碼器132與控制電路134的示意圖。如第2圖所示,控制電路134包含了一隨機資料產生電路210、一多工器220、一種子資料產生電路230以及一輸出電路240。在本實施例中,控制電路134與編碼器132係作為一編碼器自我測試電路,亦即透過控制電路134與編碼器132的運作可以檢測判斷出編碼器132的功能是否正常。此外,控制電路134與編碼器132的自我測試操作係在一晶圓級測試(wafer level test)中的晶片針測(Chip Probe,CP )階段、或是在一封裝後測試(package level test)中的最後測試(Final Test,FT)階段來進行,亦即編碼器132的自我測試操作並不需要對快閃記憶體模組120進行任何的存取操作(此時快閃記憶體控制器110與快閃記憶體模組120也尚未連結)。FIG. 2 is a schematic diagram of the
在第2圖所示之實施例的操作中,首先,在晶圓級測試中的晶片針測階段或是在封裝後測試中的最後測試階段時,工程師會透過快閃記憶體控制器110的一接點(pad)或是一接腳(pin)202以自外部將一自我測試致能訊號BIST_EN輸入,以啟動編碼器132與控制電路134以進行自我測試操作。需注意的是,第2圖繪示了自我測試致能訊號BIST_EN直接輸入到編碼器132與控制電路134,但本發明並不以此為限,在其他的實施例中快閃記憶體控制器110中可包含另一電路以接收自我測試致能訊號BIST_EN後據以啟動編碼器132與控制電路134,這些設計上的變化均隸屬於本發明的範疇。In the operation of the embodiment shown in FIG. 2, first, in the wafer-level test during the chip probing phase or the final test phase in the post-package test, the engineer will use the flash memory controller 110 A pad or
接著,控制電路134會先產生第1筆輸入資料至編碼器132,以供編碼器132進行編碼操作以產生一對應的校驗碼。具體來說,多工器220首先會切換至上方的通道以將一預設輸入資料作為第1筆輸入資料傳送至編碼器132中,而在本實施例中該預設輸入資料係為一全為邏輯值“1”的資料(0xFF),且大小為2千位元組(KB),但此並非是本發明的限制。編碼器132接著對該預設輸入資料進行編碼,例如低密度奇偶檢查碼(Low-density parity-check code,LDPC code)的編碼方式,以產生第1筆校驗碼,其中該校驗碼的大小係關連到編碼器132的設計,例如可以是248位元。接著,種子資料產生電路230對第1筆校驗碼進行循環冗餘校驗(Cyclic Redundancy Check,CRC)操作、或是其他任意適合的雜湊(hash)運算操作,以將第1筆校驗碼壓縮為第1筆種子資料(例如,16位元的種子資料),其中第1筆種子資料係用來提供給隨機資料產生電路210以產生大小為2千位元組的第2筆輸入資料。Then, the
上述多工器220輸出第1筆輸入資料至編碼器132、編碼器132產生第1筆校驗碼至種子資料產生電路230、以及種子資料產生電路230產生第1筆種子資料至隨機資料產生電路210的操作可以視為第1個循環操作(loop)。The
接著在第2個循環操作中,多工器220會切換至下方的通道以將隨機資料產生電路210所產生的第2筆輸入資料傳送至編碼器132中,編碼器132接著對第2筆輸入資料進行編碼以產生第2筆校驗碼至種子資料產生電路230,種子資料產生電路230接著對將第2筆校驗碼壓縮為第2筆種子資料,其中第2筆種子資料係用來提供給隨機資料產生電路210以產生大小為2千位元組的第3筆輸入資料。Then in the second loop operation, the
在第3個循環操作中,多工器220持續維持在下方的通道以將隨機資料產生電路210所產生的第3筆輸入資料傳送至編碼器132中,編碼器132接著對第3筆輸入資料進行編碼以產生第3筆校驗碼至種子資料產生電路230,種子資料產生電路230接著對將第3筆校驗碼壓縮為第3筆種子資料,其中第3筆種子資料係用來提供給隨機資料產生電路210以產生大小為2千位元組的第4筆輸入資料。In the third loop operation, the
在經過一定數量的循環操作之後,例如N個循環操作之後,輸出電路240會判斷對種子資料產生電路230所產生的第N筆種子資料的正確性以決定編碼器132的功能是否常,並將判斷結果BIST_OUT透過快閃記憶體控制器110的一接點或是一接腳204將判斷結果BIST_OUT輸出至其他裝置以供工程師參考。具體來說,由於工程師可以先透過模擬得知編碼器132與控制電路134在進行N個循環操作之後所產生的第N筆種子資料的正確數值,而此正確數值可以被預先儲存在控制電路134中或是由工程師另外輸入,因此,輸出電路240可以將N個循環操作之後種子資料產生電路230所產生的第N筆種子資料與此正確數值相比較,若是比較結果相符合則表示編碼器132的功能正常,而若是比較結果不符則表示編碼器132的功能異常。After a certain number of loop operations, such as N loop operations, the
在本發明的另一個實施例中,輸出電路240可以直接將種子資料產生電路230所產生的第N筆種子資料透過接點或是接腳204傳送至另一電子裝置,以供工程師判斷編碼器132的功能是否正常。In another embodiment of the present invention, the
在第2圖所示的實施例中,輸出電路240係用來將第N筆種子資料與此正確數值相比較以判斷編碼器132的功能是否正常,然而,在另一實施例中,輸出電路240亦可以將編碼器132所產生的第N筆校驗碼與一正確校驗碼將比較以判斷編碼器132的功能是否正常,這些設計上的變化均應隸屬於本發明的範疇。In the embodiment shown in Figure 2, the
如上所述,透過上述的自我測試操作,可以快速有效地判斷出編碼器132的功能是否正常,且在自我測試的過程中不需要存取任何的快閃記憶體模組120,而可以獨立地就快閃記憶體控制器110本身來進行測試,故可以避免先前技術中因為編碼器132的功能異常而導致相連結的快閃記憶體模組120需要另外進行剝離製程的麻煩。此外,由於本實施例中的編碼器自我測試不需要牽涉到解碼操作(不需要使用到位於控制邏輯114中的解碼器),因此可以避免先前技術中需要另外判斷是編碼器異常或是解碼器異常的問題。As mentioned above, through the above-mentioned self-test operation, it can be quickly and effectively determined whether the function of the
在完成自我測試操作之後,工程師停止將自我測試致能訊號BIST_EN輸入至快閃記憶體控制器110,以使得編碼器132與控制電路134停止操作。After completing the self-test operation, the engineer stops inputting the self-test enable signal BIST_EN to the
在以上的實施例中,編碼器132及控制電路134在自我測試操作中所進行的循環操作次數(例如,前述的“N”)可以是任何適合的數值,然而,考慮到編碼器132中有部分的電路可能會因為製程因素而需要較長時間的測試,因此編碼器132及控制電路134需要較高的循環操作次數,例如N大於1000,甚至N可以是10萬或是100萬次,以使得編碼器132中的瑕疵可以在多次循環操作中顯現出來。另一方面,為了讓編碼器132及控制電路134可以進行較完整全面的測試,工程師可以設計這些循環操作中不會產生相同的種子資料,亦即第1筆種子資料到第N筆種子資料中不會有任何兩筆相同的種子資料。In the above embodiment, the number of loop operations performed by the
第3圖為根據本發明一實施例之應用於快閃記憶體控制器的編碼器自我測試方法的流程圖。同時參考以上第1、2圖的實施例所述,第3圖的流程如下。FIG. 3 is a flowchart of an encoder self-test method applied to a flash memory controller according to an embodiment of the invention. At the same time, referring to the above embodiments in Figures 1 and 2, the flow in Figure 3 is as follows.
步驟300:流程開始。Step 300: The process starts.
步驟302:透過快閃記憶體控制器的一接點/接腳接收一自我測試致能訊號以開始進行自我測試操作。Step 302: Receive a self-test enable signal through a contact/pin of the flash memory controller to start a self-test operation.
步驟304:使用控制電路及編碼器進行多個循環操作,其中每一個循環操作包含以下步驟304_1~304_3:Step 304: Use the control circuit and the encoder to perform multiple loop operations, and each loop operation includes the following steps 304_1~304_3:
步驟304_1:隨機資料產生電路產生第K筆輸入資料;Step 304_1: The random data generating circuit generates the Kth input data;
步驟304_2:編碼器對該第K筆輸入資料進行編碼以產生第K筆校驗碼;Step 304_2: The encoder encodes the K-th input data to generate the K-th check code;
步驟304_3:種子資料產生電路根據第K筆校驗碼以產生第K筆種子資料至隨機資料產生電路,之後回到步驟304_1以產生第(K+1)筆輸入資料;Step 304_3: The seed data generation circuit generates the Kth seed data to the random data generation circuit according to the Kth check code, and then returns to step 304_1 to generate the (K+1)th input data;
步驟306:判斷第N筆種子資料是否正確,以決定編碼器的功能是否正常。Step 306: Determine whether the Nth seed data is correct to determine whether the function of the encoder is normal.
步驟308:結束自我測試操作。Step 308: End the self-test operation.
簡要歸納本發明,在本發明之應用於快閃記憶體控制器的編碼器自我測試電路,可以在不需要連結到快閃記憶體模組的情形下對快閃記憶體控制器中的編碼器進行功能測試,以準確地判斷出編碼器的功能是否異常。透過本發明可以讓快閃記憶體控制器單獨地進行編碼功能測試,以避免先前技術中需要讓快閃記憶體控制器與快閃記憶體模組相連後才能進行測試,而造成當快閃記憶體控制器有異常時導致相連結的快閃記憶體模組需要另外進行剝離製程的麻煩。 以上所述僅為本發明之較佳實施例,凡依本發明申請專利範圍所做之均等變化與修飾,皆應屬本發明之涵蓋範圍。Briefly summarizing the present invention, the encoder self-test circuit applied to the flash memory controller of the present invention can test the encoder in the flash memory controller without connecting to the flash memory module. Carry out a function test to accurately determine whether the function of the encoder is abnormal. Through the present invention, the flash memory controller can be independently tested for encoding function, so as to avoid the need to connect the flash memory controller to the flash memory module before the test can be performed in the prior art. When the controller has an abnormality, the connected flash memory module requires additional stripping process. The foregoing descriptions are only preferred embodiments of the present invention, and all equivalent changes and modifications made in accordance with the scope of the patent application of the present invention shall fall within the scope of the present invention.
110:快閃記憶體控制器
112:微處理器
112C:程式碼
112M:唯讀記憶體
114:控制邏輯
116:緩衝記憶體
118:介面邏輯
120:快閃記憶體模組
130:主裝置
132:編碼器
134:控制電路
202、204:接腳
210:隨機資料產生電路
220:多工器
230:種子資料產生電路
240:輸出電路
300~308:步驟
BIST_EN:自我測試致能訊號
BIST_OUT:判斷結果
110: Flash memory controller
112:
第1圖為依據本發明一實施例之一快閃記憶體控制器的示意圖。 第2圖為根據本發明一實施例之編碼器與控制電路的示意圖。 第3圖為根據本發明一實施例之應用於快閃記憶體控制器的編碼器自我測試方法的流程圖。FIG. 1 is a schematic diagram of a flash memory controller according to an embodiment of the invention. Figure 2 is a schematic diagram of an encoder and a control circuit according to an embodiment of the invention. FIG. 3 is a flowchart of an encoder self-test method applied to a flash memory controller according to an embodiment of the invention.
110:快閃記憶體控制器 110: Flash memory controller
132:編碼器 132: Encoder
134:控制電路 134: Control Circuit
202、204:接腳 202, 204: pin
210:隨機資料產生電路 210: Random data generation circuit
220:多工器 220: Multiplexer
230:種子資料產生電路 230: Seed data generation circuit
240:輸出電路 240: output circuit
BIST_EN:自我測試致能訊號 BIST_EN: Self-test enable signal
BIST_OUT:判斷結果 BIST_OUT: judgment result
Claims (10)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW108136978A TWI697906B (en) | 2018-10-12 | 2018-10-12 | Encoder built-in self-test circuit applied in flash memory controller and associated method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW108136978A TWI697906B (en) | 2018-10-12 | 2018-10-12 | Encoder built-in self-test circuit applied in flash memory controller and associated method |
Publications (2)
Publication Number | Publication Date |
---|---|
TW202015062A TW202015062A (en) | 2020-04-16 |
TWI697906B true TWI697906B (en) | 2020-07-01 |
Family
ID=71130761
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW108136978A TWI697906B (en) | 2018-10-12 | 2018-10-12 | Encoder built-in self-test circuit applied in flash memory controller and associated method |
Country Status (1)
Country | Link |
---|---|
TW (1) | TWI697906B (en) |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20090249148A1 (en) * | 2008-03-25 | 2009-10-01 | Micorn Technology, Inc. | Error-correction forced mode with m-sequence |
US8555143B2 (en) * | 2008-12-22 | 2013-10-08 | Industrial Technology Research Institute | Flash memory controller and the method thereof |
TW201521032A (en) * | 2013-11-29 | 2015-06-01 | Silicon Motion Inc | Error correction code unit, self-test method and associated controller applied to flash memory device |
US20170052225A1 (en) * | 2015-08-17 | 2017-02-23 | Samsung Electronics Co., Ltd. | Semiconductor chip, test system, and method of testing the semiconductor chip |
US20170082684A1 (en) * | 2011-07-28 | 2017-03-23 | Stmicroelectronics S.R.L. | Testing architecture of circuits integrated on a wafer |
CN108182125A (en) * | 2017-12-27 | 2018-06-19 | 武汉理工大学 | The detection of cache multidigit hard error and fault tolerance facility and method under nearly threshold voltage |
-
2018
- 2018-10-12 TW TW108136978A patent/TWI697906B/en active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20090249148A1 (en) * | 2008-03-25 | 2009-10-01 | Micorn Technology, Inc. | Error-correction forced mode with m-sequence |
US8555143B2 (en) * | 2008-12-22 | 2013-10-08 | Industrial Technology Research Institute | Flash memory controller and the method thereof |
US20170082684A1 (en) * | 2011-07-28 | 2017-03-23 | Stmicroelectronics S.R.L. | Testing architecture of circuits integrated on a wafer |
TW201521032A (en) * | 2013-11-29 | 2015-06-01 | Silicon Motion Inc | Error correction code unit, self-test method and associated controller applied to flash memory device |
US20170052225A1 (en) * | 2015-08-17 | 2017-02-23 | Samsung Electronics Co., Ltd. | Semiconductor chip, test system, and method of testing the semiconductor chip |
CN108182125A (en) * | 2017-12-27 | 2018-06-19 | 武汉理工大学 | The detection of cache multidigit hard error and fault tolerance facility and method under nearly threshold voltage |
Also Published As
Publication number | Publication date |
---|---|
TW202015062A (en) | 2020-04-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10055321B2 (en) | Storage device, main board in which the storage device is embedded, and self-diagnosis method thereof | |
US20040255225A1 (en) | Control circuit for error checking and correction and memory controller | |
CN104637534B (en) | Semiconductor memory device and method of operating the same | |
TWI676991B (en) | Methods for testing a storage unit and apparatuses using the same | |
TW202008171A (en) | Data writing method and storage controller | |
TWI584291B (en) | Memory management method, memory control circuit unit and memory storage device | |
US20080072119A1 (en) | Allowable bit errors per sector in memory devices | |
WO2010105888A1 (en) | Fault tolerance in integrated circuits | |
TW201626398A (en) | System and method for testing and identifying memory devices | |
KR20180038339A (en) | Semiconductor device for executing a test method checking a cell allay failure | |
TW201419294A (en) | Chip with embedded non-volatile memory and testing method therefor | |
TWI677876B (en) | Encoder built-in self-test circuit applied in flash memory controller and associated method | |
TWI640872B (en) | Memory control circuit unit, memory storage device and control method thereof | |
TW201543496A (en) | Data managing method, memory control circuit unit and memory storage apparatus | |
US11614997B2 (en) | Memory storage apparatus with protection of command data in a host buffer in response to a system abnormality | |
CN109426582B (en) | Method and controller for data processing of storage device for error handling | |
TWI697906B (en) | Encoder built-in self-test circuit applied in flash memory controller and associated method | |
US10692585B2 (en) | Memory system for error test | |
JP2017059278A (en) | Semiconductor memory and verification method of semiconductor memory | |
WO2024148643A1 (en) | Memory and test method therefor, and memory system | |
TWI807919B (en) | Data retry-read method, a memory storage device and a memory control circuit unit | |
KR101212762B1 (en) | Semiconductor Apparatus and Method for testing there of | |
US20240194282A1 (en) | Flash memory module testing method and associated memory controller and memory device | |
KR101147357B1 (en) | Semiconductor memory device | |
KR20170043296A (en) | Semiconductor memory device including guarantee blocks and operating method thereof |