TWI696921B - Usb積體電路 - Google Patents

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Abstract

一種USB積體電路，包括第一USB埠以及第二USB埠。第 一USB埠包括第一連接部件對與第二連接部件對。第二USB埠包括第三連接部件對與第四連接部件對。USB積體電路經由第一連接部件對與第三連接部件對將第一差動訊號對與第三差動訊號對輸出至外部，以及經由第二連接部件對與第四連接部件對接收來自外部的第二差動訊號對與第四差動訊號對。第一連接部件對被配置在第二連接部件對與第三連接部件對之間，以及第三連接部件對被配置在第一連接部件對與第四連接部件對之間。

Description

USB積體電路
本發明是有關於一種電子電路，且特別是有關於一種通用串列匯流排(universal serial bus，以下稱為USB)積體電路。
USB是連接電腦系統和外部裝置的一種標準。USB 3.2可以將傳輸速度提升至20Gbps，而USB 4.0可以將傳輸速度提升至40Gbps。USB 3.2與USB 4.0的傳輸速度之所以能提升，在於改進USB 3.1 Type-C接頭的使用模式以及加速傳輸速度。USB Type-C接頭有兩組資料傳輸埠，以便於無論正反兩面皆能讓接頭順利***連接埠。USB 3.2與USB 4.0除了保有這項特色外，也讓這兩組傳輸埠能同時運作。因此相較於USB 3.1 Gen1版本，USB 3.2可以讓資料傳輸的流量提升兩倍，而USB 4.0可以讓資料傳輸的流量提升八倍。只要主控端(host)與裝置端(device)都支援USB 3.2或USB 4.0，就能享有20Gbps或40Gbps的傳輸速度。但是，如果其中一端為USB 2.0、USB 3.1 Gen1、USB 3.1 Gen2，或是當一端支援USB 4.0而另一端為USB 3.2時，或是透過轉接器將Type-C端子轉換為Type-A端子的話，雖然會失去高速傳輸的 優勢，但是裝置仍可在較低的速度下正常運作。
須注意的是，「先前技術」段落的內容是用來幫助了解本發明。在「先前技術」段落所揭露的部份內容(或全部內容)可能不是所屬技術領域中具有通常知識者所知道的習知技術。在「先前技術」段落所揭露的內容，不代表該內容在本發明申請前已被所屬技術領域中具有通常知識者所知悉。
本發明提供一種USB積體電路，以提供高成本效益規劃的傳輸埠。
本發明的一實施例提供一種USB積體電路。所述USB積體電路包括第一USB埠以及第二USB埠。第一USB埠包括第一連接部件對與第二連接部件對。USB積體電路經配置以經由第一連接部件對將第一差動訊號對輸出至外部，以及經由第二連接部件對接收來自外部的第二差動訊號對。第二USB埠包括第三連接部件對與第四連接部件對。USB積體電路經配置以經由第三連接部件對將第三差動訊號對輸出至外部，以及經由第四連接部件對接收來自外部的第四差動訊號對。第一連接部件對被配置在第二連接部件對與第三連接部件對之間，以及第三連接部件對被配置在第一連接部件對與第四連接部件對之間。
本發明的一實施例提供一種USB積體電路。所述USB積體電路包括第一USB埠實體層(physical layer，以下稱為PHY) 電路以及第二USB埠PHY電路。第一USB埠PHY電路包括第一傳送端PHY電路與第一接收端PHY電路。USB積體電路經配置以經由第一傳送端PHY電路將第一差動訊號對輸出至外部，以及經由第一接收端PHY電路接收來自外部的第二差動訊號對。第二USB埠PHY電路包括第二傳送端PHY電路與第二接收端PHY電路。USB積體電路經配置以經由第二傳送端PHY電路將第三差動訊號對輸出至外部，以及經由第二接收端PHY電路接收來自外部的第四差動訊號對。第一傳送端PHY電路之佈局被配置在第一接收端PHY電路之佈局與第二傳送端PHY電路之佈局之間，以及第二傳送端PHY電路之佈局被配置在第一傳送端PHY電路之佈局與第二接收端PHY電路之佈局之間。
本發明的一實施例提供一種USB積體電路。所述USB積體電路包括源時脈產生電路、第一頻率調整電路、第二頻率調整電路、第一USB埠PHY電路以及第二USB埠PHY電路。源時脈產生電路經配置以產生源時脈訊號。第一頻率調整電路耦接至源時脈產生電路，以接收源時脈訊號。第一頻率調整電路經配置以選擇性地調整源時脈訊號的頻率，以產生第一時脈訊號。第二頻率調整電路耦接至源時脈產生電路，以接收源時脈訊號。第二頻率調整電路經配置以選擇性地調整源時脈訊號的頻率，以產生第二時脈訊號。第一USB埠PHY電路包括第一傳送端PHY電路與第一接收端PHY電路。第一傳送端PHY電路耦接至第一頻率調整電路，以接收第一時脈訊號。USB積體電路經配置以經由第一 傳送端PHY電路將第一差動訊號對輸出至外部，以及經由第一接收端PHY電路接收來自外部的第二差動訊號對。第二USB埠PHY電路包括第二傳送端PHY電路與第二接收端PHY電路。第二傳送端PHY電路耦接至第二頻率調整電路，以接收第二時脈訊號。USB積體電路經配置以經由第二傳送端PHY電路將第三差動訊號對輸出至外部，以及經由第二接收端PHY電路接收來自外部的第四差動訊號對。
基於上述，在一些實施例中，所述USB積體電路具有第一USB埠PHY電路(第一USB埠)以及第二USB埠PHY電路(第二USB埠)。第一USB埠PHY電路的傳送端(Transmitter)(第一傳送端PHY電路之佈局或第一連接部件對)以及第二USB埠PHY電路的傳送端(第二傳送端PHY電路之佈局或第三連接部件對)被配置在第一USB埠PHY電路的接收端(Receiver)(第一接收端PHY電路之佈局或第二連接部件對)與第二USB埠PHY電路的接收端(由第二接收端PHY電路之佈局或第四連接部件對)之間。所述USB積體電路可以提供高成本效益規劃的傳輸埠。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
100、200:電子裝置
110:通用串列匯流排(USB)積體電路
111a、111b:USB埠
120a、120b:USB連接器
120c:USB-C連接器
310:源時脈產生電路
320、330:頻率調整電路
321、324、331、334:解多工電路
322a、322b、322c、332a、332b、332c:頻率電路
323、325、333、335:多工電路
340、350:USB埠實體層(PHY)電路
341、351:傳送端實體層(TX PHY)電路
342、352:接收端實體層(RX PHY)電路
343、353:USB 2.0實體層(USB2.0 PHY)電路
360:偵測電路
361、362、363、371、372、373:連接部件對
361a、361b、362a、362b、363a、363b、371a、371b、372a、372b、373a、373b:連接部件
CK1、CK2:時脈訊號
CLK:源時脈訊號
f1、f2、f3、f4、f5、f6:頻率
圖1是依照本發明的一實施例所繪示的一種電子裝置的電路 方塊(circuit block)示意圖。
圖2是依照本發明的另一實施例所繪示的一種電子裝置的電路方塊示意圖。
圖3是依照本發明的一實施例所繪示的一種USB積體電路的電路方塊示意圖。
圖4是依照本發明的一實施例所繪示的一種頻率調整電路的電路方塊示意圖。
圖5是依照本發明的另一實施例所繪示的一種頻率調整電路320與330的電路方塊示意圖。
在本案說明書全文(包括申請專利範圍)中所使用的「耦接(或連接)」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接(或連接)於第二裝置，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以透過其他裝置或某種連接手段而間接地連接至該第二裝置。本案說明書全文(包括申請專利範圍)中提及的「第一」、「第二」等用語是用以命名元件(element)的名稱，或區別不同實施例或範圍，而並非用來限制元件數量的上限或下限，亦非用來限制元件的次序。另外，凡可能之處，在圖式及實施方式中使用相同標號的元件/構件/步驟代表相同或類似部分。不同實施例中使用相同標號或使用相同用語的元件/構件/步驟可以相互參照相關說明。
圖1是依照本發明的一實施例所繪示的一種電子裝置100的電路方塊(circuit block)示意圖。依照設計需求，圖1所示電子裝置100可以是主機(host，例如個人電腦等)、集線器(hub)或其他電子裝置。電子裝置100包括通用串列匯流排(universal serial bus，以下稱為USB)積體電路110、USB連接器(connector)120a以及USB連接器120b。USB積體電路110包括至少兩個(兩組)USB埠。例如，在圖1所示實施例中，USB積體電路110包括USB埠111a與USB埠111b。基於USB規格書的規定，USB埠111a包括多個連接部件(USB埠111b亦可類推)。USB積體電路110的封裝類型可以是球格陣列(ball grid array,BGA)封裝、四方扁平無引腳(quad flat non-leaded,QFN)封裝或是其他封裝形式。基於USB積體電路110的封裝類型，USB埠111a與USB埠111b的這些連接部件的每一個可以是接腳(pin)、焊球或是其他類型的連接部件。
在圖1所示實施例中，USB埠111a被連接至一個USB連接器120a，而USB埠111b則被連接至另一個USB連接器120b。依照設計需求，USB連接器120a可以是USB Type-A連接器、USB Type-B連接器、USB Type-C連接器或是其他類型的USB連接器，而USB連接器120b則可以是USB Type-A連接器、USB Type-B連接器、USB Type-C連接器或是其他類型的USB連接器。USB連接器120a以及USB連接器120b可以是符合USB規格的連接器，因此其實施細節在此不予贅述。舉例來說，USB埠111a的一對傳 送端(Transmitter)差動接腳(連接部件對)可以連接至USB連接器120a的傳送接腳TX+與TX-，而USB埠111a的一對接收端(Receiver)差動接腳(連接部件對)可以連接至USB連接器120a的接收接腳RX+與RX-；USB埠111b的一對傳送端差動接腳(連接部件對)可以連接至USB連接器120b的傳送接腳TX+與TX-，而USB埠111b的一對接收端差動接腳(連接部件對)則被連接至USB連接器120b的接收接腳RX+與RX-。
圖2是依照本發明的另一實施例所繪示的一種電子裝置200的電路方塊示意圖。依照設計需求，圖2所示電子裝置200可以是主機、集線器或其他電子裝置。電子裝置200包括USB積體電路110以及USB-C連接器120c。圖2所示USB積體電路110、USB埠111a與USB埠111b可以參照圖1的相關說明，故不再贅述。USB-C連接器120c可以是符合USB規格的USB Type-C連接器或是其他類型的USB連接器，因此其實施細節在此不予贅述。USB-C連接器120c具有多個A側接腳與多個B側接腳，以便於讓USB接頭無方向性地***USB-C連接器120c。
在一些實施例中，USB積體電路110的USB埠111a被連接至USB-C連接器120c的A側接腳，而USB積體電路110的USB埠111b則被連接至USB-C連接器120c的B側接腳。舉例來說，USB埠111a的一對傳送端差動接腳(連接部件對)可以連接至USB-C連接器120c的傳送接腳TX1+與TX1-，而USB埠111a的一對接收端差動接腳(連接部件對)可以連接至USB-C連接器 120c的接收接腳RX2+與RX2-；USB埠111b的一對傳送端差動接腳(連接部件對)可以連接至USB-C連接器120c的傳送接腳TX2+與TX2-，而USB埠111b的一對接收端差動接腳(連接部件對)則被連接至USB-C連接器120c的接收接腳RX1+與RX1-。
圖3是依照本發明的一實施例所繪示的一種USB積體電路110的電路方塊示意圖。圖3所示USB積體電路110包括源時脈產生電路310、頻率調整電路320、頻率調整電路330、USB埠實體層(以下稱PHY)電路340、USB埠PHY電路350、USB埠111a與USB埠111b。圖3所示USB積體電路110、USB埠111a與USB埠111b可以參照圖1與/或圖2所示USB積體電路110、USB埠111a與USB埠111b的相關說明。為了方便說明，圖3並未繪示習知的鏈接層(link layer)電路、電源電路以及/或是其他電路。
圖3所示源時脈產生電路310可以產生源時脈訊號CLK。本實施例並不限制源時脈產生電路310的實施方式。依照設計需求，在一些實施例中，源時脈產生電路310可以包含鎖相迴路(phase locked loop,PLL)以及/或是其他時脈訊號產生電路。本實施例亦不限制源時脈訊號CLK的頻率。依照設計需求，在一些實施例中，源時脈訊號CLK的頻率可以是符合USB 3.1 Gen2的速度規範的頻率(例如10GHz)。在另一些實施例中，源時脈訊號CLK的頻率可以是符合USB 4.0的速度規範的頻率(例如20GHz)。在其他實施例中，源時脈訊號CLK的頻率可以是其他頻率(例如 比20GHz更高的頻率)。
新的USB 3.2規格已經統整先前USB的眾多名稱。先前所稱USB 3.2即為新的USB 3.2規格所稱的USB 3.2 Gen 2x2。先前所稱USB 3.1 Gen2即為新的USB 3.2所稱的USB 3.2 Gen 2。先前所稱USB 3.1 Gen1即為新的USB 3.2所稱的USB 3.2 Gen 1。
頻率調整電路320的輸入端與頻率調整電路330的輸入端耦接至源時脈產生電路310的輸出端，以接收相同的源時脈訊號CLK。頻率調整電路320可以選擇性地調整源時脈訊號CLK的頻率，以產生時脈訊號CK1。偵測電路360的偵測機制可以偵測USB埠111a的傳輸速度需求。偵測電路360的所述偵測機制可以是習知USB偵測機制或是其他的偵測機制。基於USB埠111a的傳輸速度需求，偵測電路360可以對應控制頻率調整電路320，以便適應性地改變時脈訊號CK1的頻率。以此類推，頻率調整電路330可以選擇性地調整源時脈訊號CLK的頻率，以產生時脈訊號CK2。偵測電路360的所述偵測機制可以偵測USB埠111b的傳輸速度需求。基於USB埠111b的傳輸速度需求，偵測電路360可以對應控制頻率調整電路330，以便適應性地改變時脈訊號CK2的頻率。
在圖3所示實施例中，USB埠PHY電路340包括多個實體層電路，例如傳送端實體層(以下稱TX PHY)電路341、接收端實體層(以下稱RX PHY)電路342與USB 2.0實體層(以下稱USB2.0 PHY)電路343。TX PHY電路341耦接至頻率調整電路 320，以接收時脈訊號CK1。USB積體電路110可以經由TX PHY電路341將差動訊號對輸出至USB積體電路110的外部。USB積體電路110可以經由RX PHY電路342接收來自外部的差動訊號對。USB積體電路110可以經由USB2.0 PHY電路343收發差動訊號對(USB 2.0資料訊號對)。本實施例並不限制TX PHY電路341、RX PHY電路342與USB2.0 PHY電路343的實現方式。在一些實施例中，TX PHY電路341可以是習知的TX PHY電路或是其他符合USB規格的TX PHY電路，RX PHY電路342可以是習知的RX PHY電路或是其他符合USB規格的RX PHY電路，而USB2.0 PHY電路343可以是符合USB 2.0規格的習知實體層電路。依照設計需求，在一些實施例中，USB2.0 PHY電路343可能會被省略。
USB埠PHY電路350包括多個實體層電路，例如TX PHY電路351、RX PHY電路352與USB2.0 PHY電路353。TX PHY電路351耦接至頻率調整電路330，以接收時脈訊號CK2。USB積體電路110可以經由TX PHY電路351將差動訊號對輸出至USB積體電路110的外部。USB積體電路110可以經由RX PHY電路352接收來自外部的差動訊號對。USB積體電路110可以經由USB2.0 PHY電路353收發差動訊號對(USB 2.0資料訊號對)。本實施例並不限制TX PHY電路351、RX PHY電路352與USB2.0 PHY電路353的實現方式。在一些實施例中，TX PHY電路351可以是習知的TX PHY電路或是其他符合USB規格的TX PHY電 路，RX PHY電路352可以是習知的RX PHY電路或是其他符合USB規格的RX PHY電路，而USB2.0 PHY電路353可以是符合USB 2.0規格的習知實體層電路。依照設計需求，在一些實施例中，USB2.0 PHY電路353可能會被省略。
在圖3所示實施例中，TX PHY電路341之佈局被配置在RX PHY電路342之佈局與TX PHY電路351之佈局之間，以及TX PHY電路351之佈局被配置在TX PHY電路341之佈局與RX PHY電路352之佈局之間。TX PHY電路341之佈局與TX PHY電路351之佈局被配置在RX PHY電路342之佈局與RX PHY電路352之佈局之間。TX PHY電路341之佈局與RX PHY電路342之佈局被配置在USB2.0 PHY電路343之佈局與TX PHY電路351之佈局之間。TX PHY電路351之佈局與RX PHY電路352之佈局被配置在USB2.0 PHY電路353之佈局與TX PHY電路341之佈局之間。
在圖3所示實施例中，USB埠111a包括多個連接部件對，例如連接部件對361、連接部件對362與連接部件對363。USB埠111b包括多個連接部件對，例如連接部件對371、連接部件對372與連接部件對373。連接部件對361被配置在連接部件對362與連接部件對371之間。連接部件對371被配置在連接部件對361與連接部件對372之間。連接部件對361與連接部件對371被配置在連接部件對362與連接部件對372之間。連接部件對361與連接部件對362被配置在連接部件對363與連接部件對371之間。 連接部件對371與連接部件對372被配置在連接部件對373與連接部件對361之間。
連接部件對361包含連接部件361a與連接部件361b。依照設計需求，在一些實施例中，連接部件361a可以做為連接部件對361的TX+接腳，而連接部件361b可以做為連接部件對361的TX-接腳。在其他實施例中，連接部件361a可以做為連接部件對361的TX-接腳，而連接部件361b可以做為連接部件對361的TX+接腳。連接部件361a與連接部件361b耦接至TX PHY電路341的差動輸出端。USB積體電路110的TX PHY電路341可以經由連接部件對361將差動訊號對輸出至USB積體電路110的外部。
連接部件對362包含連接部件362a與連接部件362b。依照設計需求，在一些實施例中，連接部件362a可以做為連接部件對362的RX+接腳，而連接部件362b可以做為連接部件對362的RX-接腳。在其他實施例中，連接部件362a可以做為連接部件對362的RX-接腳，而連接部件362b可以做為連接部件對362的RX+接腳。連接部件362a與連接部件362b耦接至RX PHY電路342的差動輸入端。USB積體電路110的RX PHY電路342可以經由連接部件對362接收來自外部的差動訊號對。
連接部件對363包含連接部件363a與連接部件363b。依照設計需求，在一些實施例中，連接部件363a可以做為連接部件對363的D+接腳，而連接部件363b可以做為連接部件對363的D-接腳。在其他實施例中，連接部件363a可以做為連接部件對363 的D-接腳，而連接部件363b可以做為連接部件對363的D+接腳。連接部件363a與連接部件363b耦接至USB2.0 PHY電路343的差動輸出端。USB積體電路110的USB2.0 PHY電路343可以經由連接部件對363收發差動訊號對(USB 2.0資料訊號對)。當USB2.0 PHY電路343被省略時，連接部件對363亦可以被對應省略。
連接部件對371包含連接部件371a與連接部件371b。依照設計需求，在一些實施例中，連接部件371a可以做為連接部件對371的TX+接腳，而連接部件371b可以做為連接部件對371的TX-接腳。在其他實施例中，連接部件371a可以做為連接部件對371的TX-接腳，而連接部件371b可以做為連接部件對371的TX+接腳。連接部件371a與連接部件371b耦接至TX PHY電路351的差動輸出端。USB積體電路110的TX PHY電路351可以經由連接部件對371將差動訊號對輸出至USB積體電路110的外部。
連接部件對372包含連接部件372a與連接部件372b。依照設計需求，在一些實施例中，連接部件372a可以做為連接部件對372的RX+接腳，而連接部件372b可以做為連接部件對372的RX-接腳。在其他實施例中，連接部件372a可以做為連接部件對372的RX-接腳，而連接部件372b可以做為連接部件對372的RX+接腳。連接部件372a與連接部件372b耦接至RX PHY電路352的差動輸入端。USB積體電路110的RX PHY電路352可以經由連接部件對372接收來自外部的差動訊號對。
連接部件對373包含連接部件373a與連接部件373b。依 照設計需求，在一些實施例中，連接部件373a可以做為連接部件對373的D+接腳，而連接部件373b可以做為連接部件對373的D-接腳。在其他實施例中，連接部件373a可以做為連接部件對373的D-接腳，而連接部件373b可以做為連接部件對373的D+接腳。連接部件373a與連接部件373b耦接至USB2.0 PHY電路353的差動輸出端。USB積體電路110的USB2.0 PHY電路353可以經由連接部件對373收發差動訊號對(USB 2.0資料訊號對)。當USB2.0 PHY電路353被省略時，連接部件對373亦可以被對應省略。
圖4是依照本發明的一實施例所繪示的一種頻率調整電路320與330的電路方塊示意圖。圖4所示源時脈產生電路310、頻率調整電路320、頻率調整電路330、TX PHY電路341與TX PHY電路351可以參照圖3所示源時脈產生電路310、頻率調整電路320、頻率調整電路330、TX PHY電路341與TX PHY電路351的相關說明，故不再贅述。
圖4所示頻率調整電路320包括解多工電路321、頻率電路322a、頻率電路322b以及多工電路323。解多工電路321的共同端耦接至源時脈產生電路310，以接收源時脈訊號CLK。頻率電路322a的輸入端耦接至解多工電路321的第一選擇端，以便經由解多工電路321接收源時脈訊號CLK。頻率電路322a的輸出端提供頻率f1給多工電路323的第一選擇端。依照設計需求，在一些實施例中，頻率f1可以等於源時脈訊號CLK的頻率。在另一些實施例中，頻率電路322a包含除頻電路，以便於使頻率f1可以小 於源時脈訊號CLK的頻率。在其他實施例中，頻率電路322a包含倍頻電路，以便於使頻率f1可以大於源時脈訊號CLK的頻率。
頻率電路322b的輸入端耦接至解多工電路321的第二選擇端，以便經由解多工電路321接收源時脈訊號CLK。頻率電路322b的輸出端提供不同於頻率f1的頻率f2給多工電路323的第二選擇端。依照設計需求，在一些實施例中，頻率電路322b包含除頻電路，以便於使頻率f2可以小於源時脈訊號CLK的頻率。在另一些實施例中，頻率f2可以等於源時脈訊號CLK的頻率。在其他實施例中，頻率電路322b包含倍頻電路，以便於使頻率f2可以大於源時脈訊號CLK的頻率。
依照設計需求，在一些實施例中，頻率f1符合USB 4.0的速度規範，而頻率f2可為向下相容的其他USB規格(低於USB 4.0的其他USB規格)的頻率(例如符合USB 3.2、USB 3.1 Gen2或USB 3.1 Gen1的速度規範的頻率)。在另一些實施例中，頻率f1符合USB 3.2的速度規範，而頻率f2可為向下相容的其他USB規格(低於USB 3.2的其他USB規格)的頻率(例如符合USB 3.1 Gen2或USB 3.1 Gen 1的速度規範的頻率)。多工電路323的第一選擇端與第二選擇端分別耦接至頻率電路322a的輸出端與頻率電路322b的輸出端。多工電路323的共同端耦接至TX PHY電路341，以提供時脈訊號CK1。
圖4所示頻率調整電路330包括解多工電路331、頻率電路332a、頻率電路332b以及多工電路333。解多工電路331的共 同端耦接至源時脈產生電路310，以接收源時脈訊號CLK。頻率電路332a的輸入端耦接至解多工電路331的第一選擇端，以便經由解多工電路331接收源時脈訊號CLK。頻率電路332a的輸出端提供頻率f3給多工電路333的第一選擇端。依照設計需求，在一些實施例中，頻率f3可以等於源時脈訊號CLK的頻率。在另一些實施例中，頻率電路332a包含除頻電路，以便於使頻率f3可以小於源時脈訊號CLK的頻率。在其他實施例中，頻率電路332a包含倍頻電路，以便於使頻率f3可以大於源時脈訊號CLK的頻率。
頻率電路332b的輸入端耦接至解多工電路331的第二選擇端，以便經由解多工電路331接收源時脈訊號CLK。頻率電路332b的輸出端提供不同於頻率f3的頻率f4給多工電路333的第二選擇端。依照設計需求，在一些實施例中，頻率電路332b包含除頻電路，以便於使頻率f4可以小於源時脈訊號CLK的頻率。在另一些實施例中，頻率f4可以等於源時脈訊號CLK的頻率。在其他實施例中，頻率電路332b包含倍頻電路，以便於使頻率f4可以大於源時脈訊號CLK的頻率。
依照設計需求，在一些實施例中，頻率f3符合USB 4.0的速度規範，而頻率f4可為向下相容的其他USB規格(低於USB 4.0的其他USB規格)的頻率(例如符合USB 3.2、USB 3.1 Gen2或USB 3.1 Gen1的速度規範的頻率)。在另一些實施例中，頻率f3符合USB 3.2的速度規範，而頻率f4可為向下相容的其他USB規格(低於USB 3.2的其他USB規格)的頻率(例如符合USB 3.1 Gen2或USB 3.1 Gen 1的速度規範的頻率)。多工電路333的第一選擇端與第二選擇端分別耦接至頻率電路332a的輸出端與頻率電路332b的輸出端。多工電路333的共同端耦接至TX PHY電路351，以提供時脈訊號CK2。
圖5是依照本發明的另一實施例所繪示的一種頻率調整電路320與330的電路方塊示意圖。圖5所示源時脈產生電路310、頻率調整電路320、頻率調整電路330、TX PHY電路341與TX PHY電路351可以參照圖3所示源時脈產生電路310、頻率調整電路320、頻率調整電路330、TX PHY電路341與TX PHY電路351的相關說明，故不再贅述。
圖5所示頻率調整電路320包括解多工電路324、頻率電路322a、頻率電路322b、頻率電路322c以及多工電路325。解多工電路324的共同端耦接至源時脈產生電路310，以接收源時脈訊號CLK。頻率電路322a的輸入端耦接至解多工電路324的第一選擇端，以便經由解多工電路324接收源時脈訊號CLK。頻率電路322a的輸出端提供頻率f1給多工電路325的第一選擇端。頻率電路322b的輸入端耦接至解多工電路324的第二選擇端，以便經由解多工電路324接收源時脈訊號CLK。頻率電路322b的輸出端提供不同於頻率f1的頻率f2給多工電路325的第二選擇端。圖5所示頻率電路322a與頻率電路322b可以參照圖4所示頻率電路322a與頻率電路322b的相關說明來類推，故不再贅述。
頻率電路322c的輸入端耦接至解多工電路324的第三選 擇端，以便經由解多工電路324接收源時脈訊號CLK。頻率電路322c的輸出端提供不同於頻率f1與頻率f2的頻率f5給多工電路325的第三選擇端。依照設計需求，在一些實施例中，頻率電路322c包含除頻電路，以便於使頻率f5可以小於源時脈訊號CLK的頻率。在另一些實施例中，頻率f5可以等於源時脈訊號CLK的頻率。在其他實施例中，頻率電路322c包含倍頻電路，以便於使頻率f5可以大於源時脈訊號CLK的頻率。
依照設計需求，在一些實施例中，頻率f1符合USB 4.0的速度規範，頻率f2符合USB 3.2的速度規範，而頻率f5可為向下相容的其他USB規格(低於USB 3.2的其他USB規格)的頻率(例如符合USB 3.1 Gen2或USB 3.1 Gen1的速度規範的頻率)。在另一些實施例中，頻率f1符合USB 4.0的速度規範，頻率f2符合USB 3.1 Gen2的速度規範，而頻率f5可為向下相容的其他USB規格(低於USB 3.1 Gen2的其他USB規格)的頻率(例如符合USB 3.1 Gen1的速度規範的頻率)。多工電路325的第一選擇端、第二選擇端與第三選擇端分別耦接至頻率電路322a的輸出端、頻率電路322b的輸出端與頻率電路322c的輸出端。多工電路325的共同端耦接至TX PHY電路341，以提供時脈訊號CK1。
圖5所示頻率調整電路330包括解多工電路334、頻率電路332a、頻率電路332b、頻率電路332c以及多工電路335。解多工電路334的共同端耦接至源時脈產生電路310，以接收源時脈訊號CLK。頻率電路332a的輸入端耦接至解多工電路334的第一選 擇端，以便經由解多工電路334接收源時脈訊號CLK。頻率電路332a的輸出端提供頻率f3給多工電路335的第一選擇端。頻率電路332b的輸入端耦接至解多工電路334的第二選擇端，以便經由解多工電路334接收源時脈訊號CLK。頻率電路332b的輸出端提供不同於頻率f3的頻率f4給多工電路335的第二選擇端。圖5所示頻率電路332a與頻率電路332b可以參照圖4所示頻率電路332a與頻率電路332b的相關說明來類推，故不再贅述。
頻率電路332c的輸入端耦接至解多工電路334的第三選擇端，以便經由解多工電路334接收源時脈訊號CLK。頻率電路332c的輸出端提供不同於頻率f3與頻率f4的頻率f6給多工電路335的第三選擇端。依照設計需求，在一些實施例中，頻率電路332c包含除頻電路，以便於使頻率f6可以小於源時脈訊號CLK的頻率。在另一些實施例中，頻率f6可以等於源時脈訊號CLK的頻率。在其他實施例中，頻率電路332c包含倍頻電路，以便於使頻率f6可以大於源時脈訊號CLK的頻率。
依照設計需求，在一些實施例中，頻率f3符合USB 4.0的速度規範，頻率f4符合USB 3.2的速度規範，而頻率f6可為向下相容的其他USB規格(低於USB 3.2的其他USB規格)的頻率(例如符合USB 3.1 Gen2或USB 3.1 Gen1的速度規範的頻率)。在另一些實施例中，頻率f3符合USB 4.0的速度規範，頻率f4符合USB 3.1 Gen2的速度規範，而頻率f6可為向下相容的其他USB規格(低於USB 3.1 Gen2的其他USB規格)的頻率(例如符合 USB 3.1 Gen1的速度規範的頻率)。多工電路335的第一選擇端、第二選擇端與第三選擇端分別耦接至頻率電路332a的輸出端、頻率電路332b的輸出端與頻率電路332c的輸出端。多工電路335的共同端耦接至TX PHY電路351，以提供時脈訊號CK2。
綜上所述，上述諸實施例所述USB積體電路110具有USB埠PHY電路340、USB埠111a、USB埠PHY電路350以及USB埠111b。USB埠PHY電路340的TX PHY電路341之佈局以及USB埠PHY電路350的TX PHY電路351之佈局被配置在USB埠PHY電路340的RX PHY電路342之佈局與USB埠PHY電路350的RX PHY電路352之佈局之間，以及/或是USB埠111a的連接部件對361以及USB埠111b的連接部件對371被配置在USB埠111a的連接部件對362與USB埠111b的連接部件對372之間。再者，TX PHY電路341(頻率調整電路320)以及TX PHY電路351(頻率調整電路330)共用同一個源時脈產生電路310，以節省功率消耗。所述USB積體電路可以提供高成本效益規劃的傳輸埠。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
110:通用串列匯流排(USB)積體電路
111a、111b:USB埠
310:源時脈產生電路
320、330:頻率調整電路
340、350:USB埠實體層(PHY)電路
341、351:傳送端實體層(TX PHY)電路
342、352:接收端實體層(RX PHY)電路
343、353:USB 2.0實體層(USB2.0 PHY)電路
360:偵測電路
361、362、363、371、372、373:連接部件對
361a、361b、362a、362b、363a、363b、371a、371b、372a、372b、373a、373b:連接部件
CK1、CK2:時脈訊號
CLK:源時脈訊號

Claims (22)

  1. 一種USB積體電路，包括：一第一USB埠，包括一第一連接部件對與一第二連接部件對，其中該USB積體電路經配置以經由該第一連接部件對將一第一差動訊號對輸出至外部，以及經由該第二連接部件對接收來自外部的一第二差動訊號對；以及一第二USB埠，包括一第三連接部件對與一第四連接部件對，其中該USB積體電路經配置以經由該第三連接部件對將一第三差動訊號對輸出至外部，以及經由該第四連接部件對接收來自外部的一第四差動訊號對；其中用來發射訊號的該第一連接部件對與用來接收訊號的該第二連接部件對皆耦接至一第一USB埠實體層電路，且用來發射訊號的該第一連接部件對被配置在用來接收訊號的該第二連接部件對與用來發射訊號的該第三連接部件對之間，其中用來發射訊號的該第三連接部件對與用來接收訊號的該第四連接部件對皆耦接至一第二USB埠實體層電路，且用來發射訊號的該第三連接部件對被配置在用來發射訊號的該第一連接部件對與用來接收訊號的該第四連接部件對之間。
  2. 如申請專利範圍第1項所述的USB積體電路，其中用來發射訊號的該第一連接部件對與用來發射訊號的該第三連接部件對被配置在用來接收訊號的該第二連接部件對與用來接收訊號的該第四連接部件對之間。
  3. 如申請專利範圍第1項所述的USB積體電路，其中該第一USB埠更包括：一第五連接部件對，其中該USB積體電路經配置以經由該第五連接部件對收發一第五差動訊號對，該第五差動訊號對為一USB 2.0資料訊號對；其中用來發射訊號的該第一連接部件對與用來接收訊號的該第二連接部件對被配置在該第五連接部件對與用來發射訊號的該第三連接部件對之間。
  4. 如申請專利範圍第3項所述的USB積體電路，其中該第二USB埠更包括：一第六連接部件對，其中該USB積體電路經配置以經由該第六連接部件對收發一第六差動訊號對，該第六差動訊號對為一USB 2.0資料訊號對；其中用來發射訊號的該第三連接部件對與用來接收訊號的該第四連接部件對被配置在該第六連接部件對與用來發射訊號的該第一連接部件對之間。
  5. 一種USB積體電路，包括：一第一USB埠實體層電路，包括一第一傳送端實體層電路與一第一接收端實體層電路，其中該USB積體電路經配置以經由該第一傳送端實體層電路將一第一差動訊號對輸出至外部，以及經由該第一接收端實體層電路接收來自外部的一第二差動訊號對；以及 一第二USB埠實體層電路，包括一第二傳送端實體層電路與一第二接收端實體層電路，其中該USB積體電路經配置以經由該第二傳送端實體層電路將一第三差動訊號對輸出至外部，以及經由該第二接收端實體層電路接收來自外部的一第四差動訊號對；其中該第一傳送端實體層電路之佈局被配置在該第一接收端實體層電路之佈局與該第二傳送端實體層電路之佈局之間，以及該第二傳送端實體層電路之佈局被配置在該第一傳送端實體層電路之佈局與該第二接收端實體層電路之佈局之間。
  6. 如申請專利範圍第5項所述的USB積體電路，其中該第一傳送端實體層電路之佈局與該第二傳送端實體層電路之佈局被配置在該第一接收端實體層電路之佈局與該第二接收端實體層電路之佈局之間。
  7. 如申請專利範圍第5項所述的USB積體電路，其中該第一USB埠更包括：一第五實體層電路，其中該USB積體電路經配置以經由該第五實體層電路收發一第五差動訊號對，該第五差動訊號對為一USB 2.0資料訊號對；其中該第一傳送端實體層電路之佈局與該第一接收端實體層電路之佈局被配置在該第五實體層電路之佈局與該第二傳送端實體層電路之佈局之間。
  8. 如申請專利範圍第7項所述的USB積體電路，其中該第二USB埠更包括： 一第六實體層電路，其中該USB積體電路經配置以經由該第六實體層電路收發一第六差動訊號對，該第六差動訊號對為一USB 2.0資料訊號對；其中該第二傳送端實體層電路之佈局與該第二接收端實體層電路之佈局被配置在該第六實體層電路之佈局與該第一傳送端實體層電路之佈局之間。
  9. 一種USB積體電路，包括：一源時脈產生電路，經配置以產生一源時脈訊號；一第一頻率調整電路，耦接至該源時脈產生電路以接收該源時脈訊號，經配置以選擇性地調整該源時脈訊號的頻率以產生一第一時脈訊號；一第二頻率調整電路，耦接至該源時脈產生電路以接收該源時脈訊號，經配置以選擇性地調整該源時脈訊號的頻率以產生一第二時脈訊號，其中該第一頻率調整電路與該第二頻率調整電路從該源時脈產生電路接收相同的該源時脈訊號，且該第一頻率調整電路與該第二頻率調整電路使用相同的該源時脈訊號來分別產生該第一時脈訊號與該第二時脈訊號；一第一USB埠實體層電路，包括一第一傳送端實體層電路與一第一接收端實體層電路，其中該第一傳送端實體層電路耦接至該第一頻率調整電路以接收該第一時脈訊號，該USB積體電路經配置以經由該第一傳送端實體層電路將一第一差動訊號對輸出至外部，以及經由該第一接收端實體層電路接收來自外部的一第二 差動訊號對；以及一第二USB埠實體層電路，包括一第二傳送端實體層電路與一第二接收端實體層電路，其中該第二傳送端實體層電路耦接至該第二頻率調整電路以接收該第二時脈訊號，該USB積體電路經配置以經由該第二傳送端實體層電路將一第三差動訊號對輸出至外部，以及經由該第二接收端實體層電路接收來自外部的一第四差動訊號對。
  10. 如申請專利範圍第9項所述的USB積體電路，其中該第一頻率調整電路包括：一解多工電路，具有一共同端耦接至該源時脈產生電路以接收該源時脈訊號；一第一頻率電路，具有一輸入端耦接至該解多工電路的一第一選擇端以接收該源時脈訊號，其中該第一頻率電路的一輸出端提供一第一頻率；一第二頻率電路，具有一輸入端耦接至該解多工電路的一第二選擇端以接收該源時脈訊號，其中該第二頻率電路的一輸出端提供不同於該第一頻率的一第二頻率；以及一多工電路，具有一第一選擇端與一第二選擇端分別耦接至該第一頻率電路的該輸出端與該第二頻率電路的該輸出端，其中該多工電路的一共同端耦接至該第一傳送端實體層電路以提供該第一時脈訊號。
  11. 如申請專利範圍第10項所述的USB積體電路，其中該第一頻率符合USB 4.0的速度規範，而該第二頻率為低於USB 4.0的其他USB規格的頻率。
  12. 如申請專利範圍第10項所述的USB積體電路，其中該第一頻率符合USB 3.2的速度規範，而該第二頻率為低於USB 3.2的速度的其他USB規格的頻率。
  13. 如申請專利範圍第10項所述的USB積體電路，其中該第一頻率調整電路更包括：一第三頻率電路，具有一輸入端耦接至該解多工電路的一第三選擇端以接收該源時脈訊號，其中該第三頻率電路的一輸出端提供不同於該第一頻率與該第二頻率的一第三頻率給該多工電路的一第三選擇端。
  14. 如申請專利範圍第13項所述的USB積體電路，其中該第一頻率符合USB 4.0的速度規範，該第二頻率符合USB 3.2的速度規範，而該第三頻率為低於USB 3.2的其他USB規格的頻率。
  15. 如申請專利範圍第13項所述的USB積體電路，其中該第一頻率符合USB 4.0的速度規範，該第二頻率符合USB 3.1 Gen2的速度規範，而該第三頻率為低於USB 3.1 Gen2的其他USB規格的頻率。
  16. 如申請專利範圍第9項所述的USB積體電路，其中該第二頻率調整電路包括：一解多工電路，具有一共同端耦接至該源時脈產生電路以接 收該源時脈訊號；一第一頻率電路，具有一輸入端耦接至該解多工電路的一第一選擇端以接收該源時脈訊號，其中該第一頻率電路的一輸出端提供一第一頻率；一第二頻率電路，具有一輸入端耦接至該解多工電路的一第二選擇端以接收該源時脈訊號，其中該第二頻率電路的一輸出端提供不同於該第一頻率的一第二頻率；以及一多工電路，具有一第一選擇端與一第二選擇端分別耦接至該第一頻率電路的該輸出端與該第二頻率電路的該輸出端，其中該多工電路的一共同端耦接至該第二傳送端實體層電路以提供該第二時脈訊號。
  17. 如申請專利範圍第16項所述的USB積體電路，其中該第一頻率符合USB 4.0的速度規範，而該第二頻率為低於USB 4.0的其他USB規格的頻率。
  18. 如申請專利範圍第16項所述的USB積體電路，其中該第一頻率符合USB 3.2的速度規範，而該第二頻率為低於USB 3.2的速度的其他USB規格的頻率。
  19. 如申請專利範圍第16項所述的USB積體電路，其中該第二頻率調整電路更包括：一第三頻率電路，具有一輸入端耦接至該解多工電路的一第三選擇端以接收該源時脈訊號，其中該第三頻率電路的一輸出端提供不同於該第一頻率與該第二頻率的一第三頻率給該多工電路 的一第三選擇端。
  20. 如申請專利範圍第19項所述的USB積體電路，其中該第一頻率符合USB 4.0的速度規範，該第二頻率符合USB 3.2的速度規範，而該第三頻率為低於USB 3.2的其他USB規格的頻率。
  21. 如申請專利範圍第19項所述的USB積體電路，其中該第一頻率符合USB 4.0的速度規範，該第二頻率符合USB 3.1 Gen2的速度規範，而該第三頻率為低於USB 3.1 Gen2的其他USB規格的頻率。
  22. 如申請專利範圍第9項所述的USB積體電路，其中該第一傳送端實體層電路被配置在該第一接收端實體層電路與該第二傳送端實體層電路之間，以及該第二傳送端實體層電路被配置在該第一傳送端實體層電路與該第二接收端實體層電路之間。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210065429A (ko) * 2019-11-27 2021-06-04 삼성전자주식회사 외장형 스토리지 장치 및 외장형 스토리지 장치의 동작 방법
US11093426B1 (en) * 2020-03-20 2021-08-17 Dell Products L.P. USB recepticle configuration and system therefor
US11402888B1 (en) * 2021-02-04 2022-08-02 Cisco Technology, Inc. USB type-A power extension to support high power modules

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090006699A1 (en) * 2007-06-28 2009-01-01 Broadcom Corporation Universal serial bus dongle device with global positioning and system for use therewith
CN201216005Y (zh) * 2008-06-16 2009-04-01 英华达(上海)电子有限公司 具有id标识的usb设备以及用户终端
TW201122793A (en) * 2009-12-17 2011-07-01 Ind Tech Res Inst Architecture of multi-power mode serial interface
TW201205297A (en) * 2010-07-22 2012-02-01 Genesys Logic Inc Serial bus clock frequency calibration system and method
US20120102255A1 (en) * 2010-10-25 2012-04-26 Moore Terrill M Usb hub supporting unequal numbers of high-speed and super-speed ports
CN105027019A (zh) * 2013-03-14 2015-11-04 密克罗奇普技术公司 用于usb***内的音频取样率转换器的弹性计时
TW201612763A (en) * 2014-05-19 2016-04-01 Microchip Tech Inc Switchless USB C-connector hub
TWI536776B (zh) * 2011-05-25 2016-06-01 西拉娜集團私人有限公司 具有ｕｓｂ２.０高速模式及自動速度檢測之ｕｓｂ隔離器積體電路
TW201828076A (zh) * 2017-01-25 2018-08-01 日商精工愛普生股份有限公司 電路裝置、電子機器及束線器

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6618782B1 (en) * 1998-11-23 2003-09-09 Advanced Micro Devices, Inc. Computer interconnection bus link layer
JP2003316736A (ja) * 2002-04-19 2003-11-07 Oki Electric Ind Co Ltd Ｕｓｂ回路およびデータ構造
JP5087869B2 (ja) * 2005-08-05 2012-12-05 セイコーエプソン株式会社 基板の両面に実装可能な集積回路装置及び電子機器
CN201126572Y (zh) * 2007-12-17 2008-10-01 北京飞天诚信科技有限公司 带电流检测及报警功能的usb集线器
ES2887194T3 (es) * 2010-09-09 2021-12-22 Queen Mary & Westfield College Univ Of London Aparato para formación de trépanos y anastomosis de estomas
CN103577365A (zh) * 2012-07-19 2014-02-12 财团法人工业技术研究院 便携式电子装置
CN103678211B (zh) * 2012-09-11 2016-07-13 龙迅半导体（合肥）股份有限公司 Usb接口的信号传输方法及其装置
CN203038282U (zh) * 2012-11-23 2013-07-03 比亚迪股份有限公司 Usb接口保护装置及终端设备
WO2016061683A1 (en) * 2014-10-21 2016-04-28 Icron Technologies Corporation Devices and methods for providing reduced bandwidth displayport communication
CN104391817B (zh) * 2014-12-03 2017-07-28 上海兆芯集成电路有限公司 与***设备同步的电子***
US9747236B2 (en) * 2015-04-07 2017-08-29 Vanco International, Llc HDMI extender with bidirectional power over twisted pair
CN204856476U (zh) * 2015-06-09 2015-12-09 天津三星电子有限公司 一种接口装置及连接装置
CN206489560U (zh) * 2016-12-19 2017-09-12 广州视源电子科技股份有限公司 Usb兼容uart的功能电路和usb连接装置
CN108268410B (zh) * 2016-12-30 2019-10-15 维沃移动通信有限公司 一种数据通信的方法及移动终端
CN107301148B (zh) * 2017-06-27 2020-06-02 龙迅半导体（合肥）股份有限公司 USB Type-C接口转换模块、***及连接方法
CN207397268U (zh) * 2017-11-24 2018-05-22 郑州云海信息技术有限公司 一种usb接口复用***

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090006699A1 (en) * 2007-06-28 2009-01-01 Broadcom Corporation Universal serial bus dongle device with global positioning and system for use therewith
CN201216005Y (zh) * 2008-06-16 2009-04-01 英华达(上海)电子有限公司 具有id标识的usb设备以及用户终端
TW201122793A (en) * 2009-12-17 2011-07-01 Ind Tech Res Inst Architecture of multi-power mode serial interface
TW201205297A (en) * 2010-07-22 2012-02-01 Genesys Logic Inc Serial bus clock frequency calibration system and method
US20120102255A1 (en) * 2010-10-25 2012-04-26 Moore Terrill M Usb hub supporting unequal numbers of high-speed and super-speed ports
TWI536776B (zh) * 2011-05-25 2016-06-01 西拉娜集團私人有限公司 具有ｕｓｂ２.０高速模式及自動速度檢測之ｕｓｂ隔離器積體電路
CN105027019A (zh) * 2013-03-14 2015-11-04 密克罗奇普技术公司 用于usb***内的音频取样率转换器的弹性计时
TW201612763A (en) * 2014-05-19 2016-04-01 Microchip Tech Inc Switchless USB C-connector hub
TW201828076A (zh) * 2017-01-25 2018-08-01 日商精工愛普生股份有限公司 電路裝置、電子機器及束線器

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