TWI694442B - 用於偽靜態隨機存取記憶體的控制電路以及控制方法 - Google Patents

Abstract

本發明提供一種用於偽靜態隨機存取記憶體的控制電路以及控制方法。控制電路基於外部時脈對資料的鎖存次數進行計數以產生第一計數值，基於非同步行位址選通時脈對資料的寫入次數進行計數以產生第二計數值，並且比較第一計數值與第二計數值。控制電路在非同步模式依據非同步行位址選通時脈以提供行位址選通時脈。當第一次發生第一計數值等於第二計數值時，控制電路將由寫入操作的非同步模式進入同步模式以將非同步行位址選通時脈的週期調整為外部時脈的週期。

Description

用於偽靜態隨機存取記憶體的控制電路以及控制方法

本發明是有關於一種用於記憶體裝置的控制電路以及控制方法，且特別是有關於一種用於偽靜態隨機存取記憶體的控制電路以及控制方法。

近年來，隨著半導體記憶體元件之整合水準變得愈來愈高，而存在對更高速度之需求，靜態隨機存取記憶體(Static Random Access Memory，SRAM)及動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)做為高速記憶體被使用。對於具有動態隨機存取記憶體的優點的偽靜態隨機存取記憶體(Pseudo Static Random Access Memory，pSRAM)的需求持續增加，特別是運用在行動裝置中。

偽靜態隨機存取記憶體為具有動態隨機存取記憶體之單元結構及靜態隨機存取記憶體之周邊電路的記憶體元件。雖然偽 靜態隨機存取記憶體具有大容量及低成本的優點。現有的偽靜態隨機存取記憶體在寫入操作的時脈週期較短的情況下，資料的寫入可能同步或不同步。為了避免錯誤發生，在寫入操作中，資料的寫入在不同步(即，寫入操作的非同步模式)的情況下建立一控制路徑以提供對應的行位址選通(column address strobe，CAS)時脈，並且在同步(即，寫入操作的同步模式)的情況下建立一控制路徑以提供對應的另一行位址選通時脈。如此一來，偽靜態隨機存取記憶體能夠藉由不同的控制路徑執行寫入操作的同步模式或非同步模式。

然而，在上述的方法中，由於時脈週期較短，偽靜態隨機存取記憶體在由非同步模式切換到同步模式時，可能會因為路徑的變更而造成在控制路徑變更後，來不及在路徑變更的第一個時脈產生行位址選通時脈，進而造成寫入操作的錯誤。

本發明提供一種用於偽靜態隨機存取記憶體的控制電路以及控制方法，可以在寫入操作中不需藉由多個控制路徑來執行寫入操作的同步模式以及非同步模式。

本發明的控制電路適用於偽靜態隨機存取記憶體。控制電路包括第一計數器、第二計數器、比較器、非同步控制器以及時脈產生器。第一計數器用以基於外部時脈對寫入至偽靜態隨機存取記憶體的資料的鎖存次數進行計數，以產生第一計數值。第 二計數器用以基於非同步行位址選通時脈對寫入至偽靜態隨機存取記憶體的資料的寫入次數進行計數，以產生第二計數值。非同步行位址選通時脈的初始週期小於外部時脈的週期。比較器耦接於第一計數器以及第二計數器。比較器用以比較第一計數值與第二計數值。當第一計數值等於第二計數值時，比較器提供第一邏輯準位的模式信號。非同步控制器耦接於比較器。非同步控制器用以在寫入操作中接收模式信號以及行位址選通時脈，並且在非同步模式依據行位址選通時脈提供非同步行位址選通時脈。當非同步控制器第一次接收到第一邏輯準位的模式信號時，非同步控制器將寫入操作由非同步模式進入同步模式，以將非同步行位址選通時脈的週期調整為外部時脈的週期。時脈產生器耦接於非同步控制器。時脈產生器用以依據非同步行位址選通時脈提供行位址選通時脈。

在本發明的控制方法適用於偽靜態隨機存取記憶體。控制方法包括：基於外部時脈對寫入至偽靜態隨機存取記憶體的資料的鎖存次數進行計數，以產生第一計數值；在非同步模式依據行位址選通時脈提供非同步行位址選通時脈；基於非同步行位址選通時脈對寫入至偽靜態隨機存取記憶體的資料的寫入次數進行計數，以產生第二計數值，其中非同步行位址選通時脈的初始週期小於外部時脈的週期；比較第一計數值與第二計數值，其中當第一計數值等於第二計數值時提供第一邏輯準位的模式信號；當第一次接收到第一邏輯準位的模式信號時，將寫入操作由非同步 模式進入同步模式以將非同步行位址選通時脈的週期調整為外部時脈的週期；以及依據非同步行位址選通時脈提供行位址選通時脈。

基於上述，本發明的控制電路基於外部時脈對資料的鎖存次數進行計數以產生第一計數值，基於非同步行位址選通時脈對資料的寫入次數進行計數以產生第二計數值，並且比較第一計數值與第二計數值。控制電路在非同步模式依據行位址選通時脈提供非同步行位址選通時脈以提供行位址選通時脈。當第一次發生第一計數值等於第二計數值時，控制電路將寫入操作由非同步模式進入同步模式以將非同步行位址選通時脈的週期調整為外部時脈的週期以提供行位址選通時脈。如此一來，本發明能夠在寫入操作中不需藉由多個控制路徑來執行寫入操作的同步模式以及非同步模式。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

100:偽靜態隨機存取記憶體

110:記憶體陣列

120、620:控制電路

121、621:第一計數器

122、622:第二計數器

123、623:比較器

124、624:非同步控制器

1242、1254、1256、6254、6256、6258:時序調整器

1244:非同步判斷器

125、625:時脈產生器

1252、6252:正反器

626:同步寫入指示器

627:同步控制器

ASYNC:模式信號

CASP:行位址選通時脈

CASP_A:非同步行位址選通時脈

CASP_S:同步行位址選通時脈

CLK:外部時脈

D1、D2、D3、D4:延遲器

DQ、D00~D13:資料

EN_DIN:輸入指示信號

EN_WR:寫入指示信號

N01、N02、N03、N04、N05、 N06、N07、N08、N09、N10:反相器

NAND1、NAND2、NAND3、 NAND4、NAND5:反及閘

N_DIN:第一計數值

N_DWR:第二計數值

Q:輸出端

/R:重置輸入端

/S:設定輸入端

/S1:第一設定輸入端

/S2:第二設定輸入端

S510~S570:步驟

S1010~S1040:步驟

SYNCWR:同步寫入指示信號

t1、t2、t3、t4、ti1、ti2:時間點

圖1是依據本發明的第一實施例所繪示的偽靜態隨機存取記憶體的電路示意圖。

圖2是依據第一實施例所繪示的寫入操作的時序圖。

圖3是依據第一實施例所繪示的非同步控制器的電路示意 圖。

圖4是依據第一實施例所繪示的時脈產生器的電路示意圖。

圖5是依據第一實施例所繪示的控制方法流程圖。

圖6是依據本發明的第二實施例所繪示的控制電路的電路示意圖。

圖7是依據第二實施例所繪示的寫入操作的時序圖。

圖8是依據第二實施例所繪示的同步控制器的電路示意圖。

圖9是依據第二實施例所繪示的時脈產生器的電路示意圖。

圖10是依據第二實施例所繪示的控制方法流程圖。

請參考圖1，圖1是依據本發明的第一實施例所繪示的偽靜態隨機存取記憶體的電路示意圖。在本實施例中，偽靜態隨機存取記憶體100包括記憶體陣列110、控制電路120。控制器120用以提供行位址選通時脈CASP以控制記憶體陣列110的寫入操作。控制電路120包括第一計數器121、第二計數器122、比較器123、非同步控制器124以及時脈產生器125。舉例來說，偽靜態隨機存取記憶體100還包括輸入輸出電路、資料鎖存器等周邊電路。第一計數器121用以基於外部時脈對寫入至偽靜態隨機存取記憶體100的資料的鎖存次數進行計數，藉以產生第一計數值N_DIN。第一計數器121可基於外部時脈CLK對資料鎖存器的資料鎖存次數進行計數，藉以產生第一計數值N_DIN。一旦一資料 鎖存器鎖存到資料，此時第一計數器121會依據輸入指示信號EN_DIN遞增第一計數值N_DIN，其中輸入指示信號EN_DIN是用以指示資料被輸入的狀態信號。第二計數器122用以基於非同步行位址選通時脈CASP_A對寫入至偽靜態隨機存取記憶體100的資料的寫入次數進行計數以產生第二計數值N_DWR。第二計數器122可基於非同步行位址選通時脈CASP_A對資料寫入到記憶體陣列110的次數進行計數，藉以產生第二計數值N_DWR。一旦資料被寫入到記憶體陣列110，第二計數器122則會依據寫入指示信號EN_WR遞增第二計數值N_DWR，其中寫入指示信號EN_WR是用以指示執行寫入操作的狀態信號。非同步行位址選通時脈CASP_A的初始週期小於外部時脈CLK的週期。也就是說，在寫入操作中，資料被寫入到記憶體陣列110的速度會快於資料的鎖存速度。因此，第二計數值N_DWR的遞增速度會快於第一計數值N_DIN的遞增速度。

比較器123耦接於第一計數器121以及第二計數器122。比較器123比較第一計數值N_DIN與第二計數值N_DWR，藉以判斷第一計數值N_DIN與第二計數值N_DWR是否相等。當比較器123判斷出第一計數值N_DIN等於第二計數值N_DWR時，會提供第一邏輯準位的模式信號ASYNC。在另一方面，當比較器123判斷出第一計數值N_DIN不等於第二計數值N_DWR時則會提供第二邏輯準位的模式信號ASYNC。

非同步控制器124耦接於比較器123。非同步控制器124 用以在寫入操作中接收第一邏輯準位的模式信號ASYNC以及行位址選通時脈CASP，並且在非同步模式依據行位址選通時脈CASP提供非同步行位址選通時脈CASP_A。當非同步控制器124第一次接收到第一邏輯準位的模式信號ASYNC時，將寫入操作由非同步模式進入同步模式，藉以將非同步行位址選通時脈CASP_A的週期調整為外部時脈的週期。時脈產生器125耦接於非同步控制器124。時脈產生器125用以依據非同步行位址選通時脈CASP_A提供行位址選通時脈CASP。

具體來說明，請同時參考圖1以及圖2，圖2是依據第一實施例所繪示的寫入操作的時序圖。在本實施例中，在時間點t1，資料DQ開始被輸入。並且用以指示資料DQ被輸入的輸入指示信號EN_DIN由低邏輯準位轉態為高邏輯準位。在時間點t2，第一個資料D00開始被鎖存，第一計數器121開始基於外部時脈CLK對資料DQ被鎖存的次數進行計數以產生“0”的第一計數值N_DIN。此時，由於第二計數值N_DWR還沒有被產生，因此第一計數值N_DIN與第二計數值N_DWR不同。因此，比較器123時間點t2會開始提供第二邏輯準位(即，高邏輯準位)的模式信號ASYNC。接下來在時間點t3，開始執行寫入操作。用以指示執行寫入操作的寫入指示信號EN_WR由低邏輯準位轉態為高邏輯準位。在時間點t3，非同步控制器124進入寫入操作時開始提供非同步行位址選通時脈CASP_A。由於非同步行位址選通時脈CASP_A的初始週期小於外部時脈CLK的週期，因此控制電路120 進入寫入操作的非同步模式。第二計數器122開始基於非同步行位址選通時脈CASP_A對寫入至偽靜態隨機存取記憶體100的資料的寫入次數進行計數以產生“0”的第二計數值N_DWR。除此之外，時脈產生器125依據非同步行位址選通時脈CASP_A提供行位址選通時脈CASP。接下來第一計數器121與第二計數器122會持續進行計數。由於第二計數值N_DWR的遞增速度會快於第一計數值N_DIN的遞增速度。因此在時間點t4，第二計數值N_DWR等於第一計數值N_DIN(N_DWR=N_DIN=8)。這表示在時間點t4，先前被鎖存的資料D00~D08都被寫入。比較器123提供第一邏輯準位(即，低邏輯準位)的模式信號ASYNC。應注意的是，這是非同步控制器124在寫入操作(寫入指示信號EN_WR為高邏輯準位)中第一次接收到第一邏輯準位的模式信號ASYNC時，將寫入操作由非同步模式進入同步模式。非同步控制器124依據第一邏輯準位的模式信號ASYNC不提供非同步行位址選通時脈CASP_A。隨後將第一計數值N_DIN等於9並且第二計數值N_DWR等於8時，模式信號ASYNC由第一邏輯準位轉態為第二邏輯準位。此時非同步控制器124提供非同步行位址選通時脈CASP_A。如此，非同步行位址選通時脈CASP_A的週期逐漸被調整為外部時脈CLK的週期，藉以達到非同步行位址選通時脈CASP_A與外部時脈CLK同步的效果。在時間點t4以後，資料D09~D13的鎖存與寫入是同步的，直到偽靜態隨機存取記憶體變為待機狀態。

在此值得一提的是，控制電路120在非同步模式依據行位址選通時脈CASP提供非同步行位址選通時脈CASP_A以提供行位址選通時脈CASP。當第一次發生第一計數值N_DIN等於第二計數值N_DWR時，控制電路120將寫入操作由非同步模式進入同步模式以將非同步行位址選通時脈CASP_A的週期調整為外部時脈的週期以提供行位址選通時脈CASP。如此一來，本發明能夠在寫入操作中不需藉由多個控制路徑來執行寫入操作的同步模式以及非同步模式。

接下來說明非同步控制器的實施細節，請同時參考圖1以及圖3，圖3是依據第一實施例所繪示的非同步控制器的電路示意圖。在本實施例中，非同步控制器124包括時序調整器1242以及非同步判斷器1244。時序調整器1242耦接於時脈產生器125。時序調整器1242用以接收行位址選通時脈CASP，並基於行位址選通時脈CASP調整非同步行位址選通時脈CASP_A的低邏輯準位的時間長度。非同步判斷器1244耦接於時序調整器1242以及比較器123。非同步判斷器1244用以在接收到第二邏輯準位的模式信號ASYNC以及對應於進入寫入操作中的寫入致能信號EN_WR時提供非同步行位址選通時脈CASP_A。

在本實施例中，時序調整器1242包括反相器N01、N02、延遲器D1以及反及閘NAND1。反相器N01的輸入端耦接於時脈產生器125以接收行位址選通時脈CASP。延遲器D1的輸入端耦接於反相器N01的輸出端。反及閘NAND1的第一輸入端耦接於 反相器N01的輸出端，反及閘NAND1的第二輸入端耦接於延遲器D1的輸出端。反相器N02的輸入端耦接於反及閘NAND1的輸出端，反相器N02的輸出端耦接於非同步判斷器1244。反相器N02的輸出端用以輸出非同步行位址選通時脈CASP_A。在本實施例中，時序調整器1242可藉由延遲器D1的時間延遲設定來決定非同步行位址選通時脈CASP_A的低邏輯準位的時間長度。

非同步判斷器1244包括反及閘NAND2以及反相器N03。反及閘NAND2的第一輸入端耦接於時序調整器1242的反相器N02。反及閘NAND2的第二輸入端用以接收模式信號ASYNC。反及閘NAND2的第三輸入端用以接收寫入致能信號EN_WR。反相器N03的輸入端耦接於反及閘NAND2的輸出端。反相器N03的輸出端用以提供非同步行位址選通時脈CASP_A。非同步判斷器1244在接收到高邏輯準位的寫入致能信號EN_WR以及高邏輯準位的模式信號ASYNC時提供非同步行位址選通時脈CASP_A。

接下來說明時脈產生器的實施細節，請同時參考圖1、圖3以及圖4，圖4是依據第一實施例所繪示的時脈產生器的電路示意圖。在本實施例中，時脈產生器125包括反相器N04、N05、正反器1252以及時序調整器1254、1256。反相器N04的輸入端耦接於非同步控制器124以接收非同步行位址選通時脈CASP_A。正反器1252的設定輸入端/S耦接於反相器N04的輸出端。時序調整器1254的輸入端耦接於正反器1252的輸出端Q。反相器N05 的輸入端耦接於時序調整器1254的輸出端。反相器N05的輸出端用以提供行位址選通時脈CASP。時序調整器1256的輸入端耦接於時序調整器1254的輸出端。時序調整器1256的輸出端耦接於正反器1252的重置輸入端/R。時序調整器1256可基於行位址選通時脈CASP調整正反器1252的重置時序。本實施例的正反器1252可例如是由多個反及閘所構成的設定-重置(set-reset，SR)閂鎖器，本發明並不受限於此。

進一步來說，時序調整器1254包括延遲器D2、反相器N06以及反及閘NAND2。延遲器D2的輸入端耦接於正反器1252的輸出端Q。反相器N06的輸入端耦接於延遲器D2的輸出端。反及閘NAND2的第一輸入端耦接於正反器1252的輸出端Q。反及閘NAND2的第二輸入端耦接於反相器N06的輸出端。反及閘NAND2的輸出端耦接於反相器N05的輸入端。

在本實施例中，在非同步控制器124與時脈產生器125的協同作業下，時序調整器1254可藉由延遲器D2的時間延遲設定來決定非同步行位址選通時脈CASP_A的高邏輯準位(即，脈衝寬度)的時間長度。此外，在非同步控制器124的時序調整器1242中，延遲器D1的時間延遲設定也間接地決定行位址選通時脈CASP的低邏輯準位的時間長度。

時序調整器1256包括延遲器D3、反相器N07以及反及閘NAND3。延遲器D3的輸入端耦接於時序調整器1254的輸出端。反相器N07的輸入端耦接於延遲器D3的輸出端。反及閘 NAND3的第一輸入端耦接於時序調整器1254的輸出端。反及閘NAND3的第二輸入端耦接於反相器N07的輸出端。反及閘NAND3的輸出端耦接於正反器1252的重置輸入端/R。在本實施例中，時序調整器1256可以被視為在行位址選通時脈CASP的下降緣的時間點重置正反器1252。

行位址選通時脈CASP的低邏輯準位的時間長度可關連於對偽靜態隨機存取記憶體的資料匯流排(data bus)執行預充電的時間長度。因此，適合的預充電的時間長度可藉由在非同步控制器124內部的延遲器D1的時間延遲設定來決定。行位址選通時脈CASP的高邏輯準位的時間長度可關連於記憶胞的資料讀出/記憶胞的寫入操作所必要的時間長度。因此，適合的讀出/寫入時間可藉由時脈產生器125內部的延遲器D2的時間延遲設定來決定。

請同時參考圖1以及圖5，圖5是依據第一實施例所繪示的控制方法流程圖。在本實施例中，控制電路120在步驟S510中會基於外部時脈CLK對寫入至偽靜態隨機存取記憶體100的資料的鎖存次數進行計數以產生第一計數值N_DIN。在步驟S520中，在產生第一計數值N_DIN後，控制電路120在非同步模式依據行位址選通時脈CASP提供非同步行位址選通時脈CASP_A。在步驟S530中，控制電路120會基於非同步行位址選通時脈CASP_A對寫入至偽靜態隨機存取記憶體的資料的寫入次數進行計數，以產生第二計數值N_DWR。控制電路120在步驟S540中比較第一計數值N_DIN與第二計數值N_DWR。步驟S540中，控制電路120 會判斷第一計數值N_DIN是否等於第二計數值N_DWR。如果控制電路120判斷出第一計數值N_DIN不等於第二計數值N_DWR，維持於非同步模式並進入步驟S550。在步驟S550中，控制電路120依據非同步行位址選通時脈CASP_A提供行位址選通時脈CASP。在步驟S540中，如果控制電路120判斷出第一計數值N_DIN等於第二計數值N_DWR，進入步驟S560以提供第一邏輯準位的模式信號ASYNC，並且進入步驟S570。在步驟S570中，控制電路120依據第一次被提供的第一邏輯準位的模式信號ASYNC將寫入操作由非同步模式進入同步模式，以將非同步行位址選通時脈CASP_A的週期調整為外部時脈的週期，並進入步驟S550。關於步驟S510~S570的實施細節在前述的實施例及實施方式都有詳盡的說明，因此恕不在此重述。

請參考圖6，圖6是依據本發明的第二實施例所繪示的控制電路的電路示意圖。在本實施例中，控制電路620用以提供行位址選通時脈CASP以控制偽靜態隨機存取記憶體的記憶體陣列(未示出)的寫入操作。控制電路620包括第一計數器621、第二計數器622、比較器623、非同步控制器624、時脈產生器625、同步寫入指示器626以及同步控制器627。第一計數器621、第二計數器622、比較器623以及非同步控制器624之間的協同操作的實施細節可以在第一實施例獲致足夠的教示，因此恕不在此重述。在本實施例中，同步寫入指示器626用以判斷偽靜態隨機存取記憶體執行寫入操作的第一初始時間點是否早於對寫入至偽靜 態隨機存取記憶體的資料進行鎖存的第二初始時間點。當同步寫入指示器626判斷出第一初始時間點早於第二初始時間點時，提供同步寫入指示信號SYNCWR。在另一方面，當同步寫入指示器626判斷出第一初始時間點晚於或等於第二初始時間點時，則不提供同步寫入指示信號SYNCWR。同步控制器627耦接於同步寫入指示器626與時脈產生器625，同步控制器627用以依據同步寫入指示信號SYNCWR被致能以基於外部時脈CLK提供同步行位址選通時脈CASP_S。時脈產生器625在接收到同步行位址選通時脈CASP_S時，會依據同步行位址選通時脈CASP_S提供行位址選通時脈CASP。

具體來說明，請同時參考圖6以及圖7。圖7是依據第二實施例所繪示的寫入操作的時序圖。在本實施例中，第一初始時間點是用以指示執行寫入操作的寫入指示信號EN_WR第一次由低邏輯準位轉態為高邏輯準位的時間點ti1。第二初始時間點是用以指示資料DQ被輸入的輸入指示信號EN_DIN第一次由低邏輯準位轉態為高邏輯準位的時間點ti2。當同步寫入指示器626判斷出第一初始時間點(時間點ti1)早於第二初始時間點(時間點ti2)時，提供同步寫入指示信號SYNCWR。在本實施例中，同步寫入指示器626還耦接於第一計數器621以及第二計數器622。在當時間點ti1早於時間點ti2的情況下，第一計數器621依據同步寫入指示信號SYNCWR被禁能以停止提供第一計數值N_DIN，第二計數器622依據同步寫入指示信號SYNCWR被禁能以停止提供第二 計數值N_DWR，因此比較器623不提供第二邏輯準位的模式信號ASYNC。這使得非同步控制器624無法提供非同步行位址選通時脈CASP_A。除此之外，同步控制器627依據同步寫入指示信號SYNCWR被致能以提供同步行位址選通時脈CASP_S，藉以產生行位址選通時脈CASP。同步行位址選通時脈CASP_S的週期相等於外部時脈CLK的週期。

在另一方面，當同步寫入指示器626判斷出第一初始時間點(時間點ti1)早於第二初始時間點(時間點ti2)時不提供同步寫入指示信號SYNCWR。在同步寫入指示信號SYNCWR沒有被提供的情況下。第一計數器621可提供第一計數值N_DIN，第二計數器622可提供第二計數值N_DWR，並且同步控制器627被禁能。關於在同步寫入指示信號SYNCWR沒有被提供的情況下的實施細節，可以在圖1至圖5的實施例中獲致足夠的教示，因此恕不在此重述。

在此值得一提的是，第二實施例的控制電路620還可以依據上述的第一初始時間點以及第二初始時間點判斷出資料DQ開始被寫入的時間點是否早於的資料DQ開始被鎖存的時間點。如果資料DQ開始被寫入的時間點是否早於的資料DQ被鎖存的時間點，控制電路620會提供同步行位址選通時脈CASP_S並依據同步行位址選通時脈CASP_S提供行位址選通時脈CASP。如此一來，資料DQ被鎖存的時序會與資料DQ被寫入的時序同步，而不會發生資料DQ被鎖存的時序追不上資料DQ被寫入的時序的情 況。

接下來說明同步控制器的實施細節。請同時參考圖6以及圖8，圖8是依據第二實施例所繪示的同步控制器的電路示意圖。在本實施例中，同步控制器627包括反及閘NAND4以及反相器N07。反及閘NAND4的第一輸入端用以接收外部時脈CLK。反及閘NAND4的第二輸入端用以接收輸入指示信號EN_DIN。反及閘NAND4的第二輸入端用以接收同步寫入指示器626所提供的同步寫入指示信號SYNCWR。反相器N07的輸入端耦接於反及閘NAND4的輸出端。反相器N07的輸出端用以將同步行位址選通時脈CASP_S提供至時脈產生器625。

接下來說明時脈產生器的實施細節。請同時參考圖6以及圖9，圖9是依據第二實施例所繪示的時脈產生器的電路示意圖。在本實施例中，時脈產生器625包括反相器N08、N09、正反器6252以及時序調整器6254、6256、6258。反相器N08的輸入端耦接於非同步控制器624以接收非同步行位址選通時脈CASP_A。正反器6252的第一設定輸入端/S1耦接於反相器N08的輸出端。時序調整器6254的輸入端耦接於正反器6252的輸出端Q。時序調整器6254可以相同於圖4的時序調整器1254或者是對圖4的時序調整器1254進行簡單的變更。反相器N09的輸入端耦接於時序調整器6254的輸出端。反相器N09的輸出端用以提供行位址選通時脈CASP。時序調整器6256的輸入端耦接於時序調整器6254的輸出端。時序調整器6256的輸出端耦接於正反器 6252的重置輸入端/R。時序調整器6256可以相同於圖4的時序調整器1254或者是對圖4的時序調整器1256進行簡單的變更。時序調整器6256可基於行位址選通時脈CASP調整正反器6252的重置時序。時序調整器6258的輸入端耦接於同步控制器627以接收同步行位址選通時脈CASP_S。時序調整器6258的輸出端耦接於正反器6252的第二設定輸入端/S2。本實施例的正反器6252可例如是由多個反及閘所構成的設定-重置(set-reset，SR)閂鎖器，本發明並不受限於此。

時序調整器6258包括延遲器D4、反相器N10以及反及閘NAND5。延遲器D4的輸入端耦接於同步控制器627以接收同步行位址選通時脈CASP_S。反相器N10的輸入端耦接於延遲器D4的輸出端。反及閘NAND5的第一輸入端耦接於同步控制器627以接收同步行位址選通時脈CASP_S。反及閘NAND2的第二輸入端耦接於反相器N10的輸出端。反及閘NAND2的輸出端耦接於正反器6252的第二設定輸入端/S2。

請同時參考圖6以及圖10，圖10是依據第二實施例所繪示的控制方法流程圖。在本實施例中，控制電路在步驟S1010接收偽靜態隨機存取記憶體執行寫入操作的第一初始時間點以及對寫入至偽靜態隨機存取記憶體的資料進行鎖存的第二初始時間點。控制電路620在步驟S1020判斷是否早於對寫入至偽靜態隨機存取記憶體的資料進行鎖存的第二初始時間點。當判斷出第一初始時間點早於第二初始時間點時，控制電路620提供同步寫入 指示信號SYNCWR，並進入步驟S1030。在步驟S1030中，控制電路620依據同步寫入指示信號SYNCWR基於外部時脈提供同步行位址選通時脈CASP_S。接下來，在步驟S1040，依據同步行位址選通時脈CASP_S提供行位址選通時脈CASP。步驟S1010~S1040的實施細節在前述的實施例及實施方式都有詳盡的說明，因此恕不在此重述。在另一方面，當控制電路620在步驟S1020判斷出第一初始時間點晚於或等於第二初始時間點時，則不提供同步寫入指示信號SYNCWR，並進入圖5的步驟S510。控制電路620在進入步驟S510之後，控制電路620的控制方法將會相同於圖1的控制電路120的控制方法(步驟S510~S570)。

綜上所述，本發明的控制電路以及控制方法基於外部時脈對資料的鎖存次數進行計數以產生第一計數值，基於非同步行位址選通時脈對資料的寫入次數進行計數以產生第二計數值，並且比較第一計數值與第二計數值。控制電路以及控制方法在非同步模式依據行位址選通時脈提供非同步行位址選通時脈以提供行位址選通時脈。當第一次發生第一計數值等於第二計數值時，控制電路以及控制方法將寫入操作由非同步模式進入同步模式以將非同步行位址選通時脈的週期調整為外部時脈的週期，藉以提供行位址選通時脈。如此一來，本發明能夠在寫入操作中不需藉由多個控制路徑來執行寫入操作的同步模式以及非同步模式。除此之外，本發明的控制電路以及控制方法還可以判斷出資料開始被寫入的時間點是否早於的資料開始被鎖存的時間點。如果資料開 始被寫入的時間點是否早於的資料被鎖存的時間點，控制電路以及控制方法會提供同步行位址選通時脈並依據同步行位址選通時脈提供行位址選通時脈。如此一來，資料被鎖存的時序會與資料被寫入的時序同步，而不會發生資料被鎖存的時序追不上資料被寫入的時序的情況。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

本發明是有關於一種用於偽靜態隨機存取記憶體的控制電路以及控制方法。控制電路以及控制方法可支援非同步模式的寫入操作與同步模式的寫入操作。

100:偽靜態隨機存取記憶體

110:記憶體陣列

120:控制電路

121:第一計數器

122:第二計數器

123:比較器

124:非同步控制器

125:時脈產生器

ASYNC:模式信號

CASP:行位址選通時脈

CASP_A:非同步行位址選通時脈

CLK:外部時脈

EN_DIN:輸入指示信號

EN_WR:寫入指示信號

N_DIN:第一計數值

N_DWR:第二計數值

Claims (18)

1. 一種控制電路，適用於一偽靜態隨機存取記憶體，該控制電路包括：一第一計數器，用以基於一外部時脈對寫入至該偽靜態隨機存取記憶體的資料的鎖存次數進行計數，以產生一第一計數值；一第二計數器，用以基於一非同步行位址選通時脈對寫入至該偽靜態隨機存取記憶體的資料的寫入次數進行計數，以產生一第二計數值，其中該非同步行位址選通時脈的初始週期小於該外部時脈的週期；一比較器，耦接於該第一計數器以及該第二計數器，用以比較該第一計數值與該第二計數值，當該第一計數值等於該第二計數值時提供一第一邏輯準位的一模式信號；以及一非同步控制器，耦接於該比較器，用以在一寫入操作中接收該模式信號以及一行位址選通時脈，並且在一非同步模式依據該行位址選通時脈提供該非同步行位址選通時脈，其中當該非同步控制器第一次接收到該第一邏輯準位的該模式信號時，將該寫入操作由一該非同步模式進入一同步模式以將非同步行位址選通時脈的週期調整為該外部時脈的週期；以及一時脈產生器，耦接於該非同步控制器，用以依據該非同步行位址選通時脈提供該行位址選通時脈。
2. 如申請專利範圍第1項所述的控制電路，其中當該第一計數值不等於該第二計數值時，該比較器提供一第二邏輯準位的該模式信號，其中該第二邏輯準位不同於該第一邏輯準位。
3. 如申請專利範圍第2項所述的控制電路，其中當該第二邏輯準位的該模式信號被提供時，該非同步控制器在進入該寫入操作時開始提供該非同步行位址選通時脈。
4. 如申請專利範圍第1項至第3項中的任一項所述的控制電路，其中該非同步控制器包括：一第一時序調整器，耦接於該時脈產生器，用以接收該行位址選通時脈，並基於該行位址選通時脈調整該非同步行位址選通時脈的低邏輯準位的時間長度；以及一非同步判斷器，耦接於該第一時序調整器以及該比較器，用以在接收到該第二邏輯準位的該模式信號以及對應於進入該寫入操作中的寫入致能信號時該提供非同步行位址選通時脈。
5. 如申請專利範圍第4項所述的控制電路，其中該第一時序調整器包括：一第一反相器，該第一反相器的輸入端耦接於該時脈產生器以接收該行位址選通時脈；一延遲器，該延遲器的輸入端耦接於該第一反相器的輸出端；一反及閘，該反及閘的第一輸入端耦接於該第一反相器的輸出端，該反及閘的第二輸入端耦接於該延遲器的輸出端；以及一第二反相器，該第二反相器的輸入端耦接於該反及閘的輸 出端，該第二反相器的輸出端耦接於該非同步判斷器。
6. 如申請專利範圍第1項至第3項中的任一項所述的控制電路，其中該時脈產生器包括：一第一反相器，該第一反相器的輸入端耦接於該非同步控制器以接收該非同步行位址選通時脈；一正反器，該正反器的設定輸入端耦接於該第一反相器的輸出端；一第一時序調整器，該第一時序調整器的輸入端耦接於該正反器的輸出端，該第一時序調整器用以基於該非同步行位址選通時脈調整該行位址選通時脈的高邏輯準位的時間長度；一第二反相器，該第二反相器的輸入端耦接於該第一時序調整器的輸出端，該第二反相器的輸出端用以提供該行位址選通時脈；以及一第二時序調整器，該第二時序調整器的輸入端耦接於該第一時序調整器的輸出端，該第二時序調整器的輸出端耦接於該正反器的重置輸入端，該第二時序調整器用以基於該非同步行位址選通時脈調整該正反器的重置時序。
7. 如申請專利範圍第1項所述的控制電路，還包括：一同步寫入指示器，用以：判斷該偽靜態隨機存取記憶體執行該寫入操作的一第一初始時間點是否早於對寫入至該偽靜態隨機存取記憶體的資料進行鎖存的一第二初始時間點，並且 當判斷出該第一初始時間點早於該第二初始時間點時，提供一同步寫入指示信號；以及一同步控制器，耦接於該同步寫入指示器與該時脈產生器，用以依據該同步寫入指示信號被致能以基於該外部時脈提供一同步行位址選通時脈。
8. 如申請專利範圍第7項所述的控制電路，其中該第一計數器依據該同步寫入指示信號被禁能以停止提供該第一計數值，該第二計數器依據該同步寫入指示信號被禁能以停止提供該第二計數值，使該比較器提供該第一邏輯準位的該模式信號。
9. 如申請專利範圍第7項所述的控制電路，其中該時脈產生器還用以當該同步寫入指示信號被提供時依據該同步行位址選通時脈提供該行位址選通時脈。
10. 如申請專利範圍第7項所述的控制電路，其中該時脈產生器包括：一第一反相器，該第一反相器的輸入端耦接於該非同步控制器以接收該非同步行位址選通時脈；一正反器，該正反器的第一設定輸入端耦接於該第一反相器的輸出端；一第一時序調整器，該第一時序調整器的輸入端耦接於該正反器的輸出端；一第二反相器，該第二反相器的輸入端耦接於該第一時序調整器的輸出端，該第一反相器的輸出端用以提供該行位址選通時 脈；以及一第二時序調整器，該第二時序調整器的輸入端耦接於該第一時序調整器的輸出端，該第二時序調整器的輸出端耦接於該正反器的重置輸入端，該第二時序調整器用以基於該非同步行位址選通時脈調整該正反器的重置時序；以及一第三時序調整器，該第三時序調整器的輸入端耦接於該同步控制器以接收該同步行位址選通時脈，該第三時序調整器的輸入端耦接於該正反器的第二設定輸入端。
11. 一種控制方法，適用於一偽靜態隨機存取記憶體，該控制方法包括：基於一外部時脈對寫入至該偽靜態隨機存取記憶體的資料的鎖存次數進行計數，以產生一第一計數值；在一非同步模式依據一行位址選通時脈提供一非同步行位址選通時脈；基於該非同步行位址選通時脈對寫入至該偽靜態隨機存取記憶體的資料的寫入次數進行計數，以產生一第二計數值，其中該非同步行位址選通時脈的初始週期小於該外部時脈的週期；比較該第一計數值與該第二計數值，其中當該第一計數值等於該第二計數值時提供一第一邏輯準位的一模式信號；依據第一次被提供的該第一邏輯準位的該模式信號將該寫入操作由該非同步模式進入一同步模式以將該非同步行位址選通時脈的週期調整為該外部時脈的週期；以及 依據該非同步行位址選通時脈提供該行位址選通時脈。
12. 如申請專利範圍第11項所述的控制方法，其中比較該第一計數值與該第二計數值的步驟包括：當該第一計數值不等於該第二計數值時，提供一第二邏輯準位的該模式信號，其中該第二邏輯準位不同於該第一邏輯準位。
13. 如申請專利範圍第12項所述的控制方法，其中還包括：當該第二邏輯準位的該模式信號被提供時，在進入該寫入操作時開始提供該非同步行位址選通時脈。
14. 如申請專利範圍第11項至第13項中的任一項所述的控制方法，其中該在該非同步模式依據該行位址選通時脈提供該非同步行位址選通時脈的步驟包括：接收該行位址選通時脈，並基於該行位址選通時脈調整該非同步行位址選通時脈的低邏輯準位的時間長度；以及在接收到該第二邏輯準位的該模式信號以及對應於進入該寫入操作中的寫入致能信號時該提供非同步行位址選通時脈。
15. 如申請專利範圍第11項至第13項中的任一項所述的控制方法，其中該依據該非同步行位址選通時脈提供該行位址選通時脈的步驟包括：基於該非同步行位址選通時脈調整該行位址選通時脈的高邏輯準位的時間長度。
16. 如申請專利範圍第11項所述的控制方法，還包括： 判斷該偽靜態隨機存取記憶體執行該寫入操作的一第一初始時間點是否早於對寫入至該偽靜態隨機存取記憶體的資料進行鎖存的一第二初始時間點；當判斷出該第一初始時間點早於該第二初始時間點時，提供一同步寫入指示信號；以及依據該同步寫入指示信號基於該外部時脈提供一同步行位址選通時脈。
17. 如申請專利範圍第16項所述的控制方法，還包括：依據該同步寫入指示信號停止提供該第一計數值並依據該同步寫入指示信號停止提供該第二計數值以提供該第一邏輯準位的該模式信號。
18. 如申請專利範圍第16項所述的控制方法，還包括：當該同步寫入指示信號被提供時依據該同步行位址選通時脈提供該行位址選通時脈。

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