TWI694320B - 使用多電源和增益提升技術之電壓調節器以及包含該電壓調節器的行動裝置 - Google Patents

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TWI694320B
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Abstract

一種電壓調節器包括：誤差放大器，用以經由第一節點接收第一電壓作為操作電壓，放大參考電壓與回饋電壓之間的差，並輸出經放大電壓；功率電晶體，連接於第二節點與所述電壓調節器的輸出節點之間，其中經由所述第二節點供應第二電壓；以及開關電路，用以因應於所述第一電壓的第一電源序列、所述第二電壓的第二電源序列、及操作控制訊號來選擇被供應至所述功率電晶體的閘極的閘極電壓的位準及被供應至所述功率電晶體的本體的本體電壓的位準。

Description

使用多電源和增益提升技術之電壓調節器以及包含該電壓調節器的行動裝置
本發明概念的示例性實施例是有關於一種電壓調節器，且更具體而言，是有關於一種使用多電源和增益提升技術之電壓調節器以及包含該電壓調節器的行動裝置。   [相關申請案的交叉參考] 本申請案主張於2015年9月22日提出申請的美國臨時專利申請案第62/221,849號的優先權，且主張於2015年12月17日提出申請的韓國專利申請案第10-2015-0181279號的優先權，所述美國專利申請案與韓國專利申請案的揭露內容全文併入本案供參考。
由於電池效率的提高，行動裝置能夠在無須對行動裝置的電池進行再充電的情況下長時期運作。
行動裝置可包括低壓降（low-dropout，LDO）調節器。所述低壓降調節器自包括於行動裝置中的電源管理積體電路（integrated circuit，IC）接收操作電壓並將所述操作電壓轉換成由包括於行動裝置中的半導體晶片所使用的電壓。所述低壓降調節器確保壓降電壓（例如，輸入電壓與輸出電壓之間的差）以正確地產生輸出電壓。
然而，當壓降電壓過小時，所述低壓降調節器的總體回饋迴路增益降低。因此，在低壓降調節器的輸出電壓中會出現大的誤差。
當低壓降調節器經由電源線被供應以來自電源管理積體電路的電源電壓時，低壓降調節器的輸入電壓可不等於電源管理積體電路的輸出電壓。之所以如此，是由於所述電源線的電壓壓降。因此，當低壓降調節器的輸入電壓降低時，壓降電壓接近0。在此種情形中，所述低壓降調節器的總體回饋迴路增益過低而使所述低壓降調節器可能不會正常地運作。
根據本發明概念的示例性實施例，提供一種電壓調節器，所述電壓調節器包括：誤差放大器，用以經由第一節點接收第一電壓作為操作電壓，放大參考電壓與回饋電壓之間的差，並輸出經放大電壓；功率電晶體，連接於第二節點與輸出節點之間，其中經由所述第二節點供應第二電壓；以及開關電路，用以因應於所述第一電壓的第一電源序列、所述第二電壓的第二電源序列、及操作控制訊號來選擇被供應至所述功率電晶體的閘極的閘極電壓的位準及被供應至所述功率電晶體的本體的本體電壓的位準。
根據本發明概念的示例性實施例，提供一種行動裝置，所述行動裝置包括：電壓調節器；以及電源管理積體電路，用以經由第一傳輸線供應第一電壓至所述電壓調節器及經由第二傳輸線供應第二電壓至所述電壓調節器。所述電壓調節器包括：誤差放大器，用以經由與所述第一傳輸線連接的第一節點接收所述第一電壓作為操作電壓，放大參考電壓與回饋電壓之間的差，並輸出經放大電壓；功率電晶體，連接於與所述第二傳輸線連接的第二節點與所述電壓調節器的輸出節點之間；以及開關電路，用以因應於所述第一電壓的第一電源序列、所述第二電壓的第二電源序列、及操作控制訊號來選擇被供應至所述功率電晶體的閘極的閘極電壓的位準及被供應至所述功率電晶體的本體的本體電壓的位準。
根據本發明概念的示例性實施例，提供一種行動裝置，所述行動裝置包括：記憶體；記憶體控制器，包括電壓調節器；以及電源管理積體電路，用以供應第一電壓及第二電壓至所述電壓調節器且供應第三電壓至所述記憶體。所述電壓調節器包括：誤差放大器，用以經由第一節點接收所述第一電壓作為操作電壓，放大參考電壓與回饋電壓之間的差，並輸出經放大電壓；功率電晶體，連接於第二節點與所述電壓調節器的輸出節點之間，所述第二節點接收所述第二電壓；以及開關電路，用以因應於所述第一電壓的第一電源序列、所述第二電壓的第二電源序列、及操作控制訊號來選擇被供應至所述功率電晶體的閘極的閘極電壓的位準及被供應至所述功率電晶體的本體的本體電壓的位準。所述第一電壓可高於所述第二電壓。
根據本發明概念的示例性實施例，提供包括功率電晶體的電壓調節器，所述功率電晶體用以輸出所述電壓調節器的輸出電壓；以及開關電路，用以因應於至少一個控制訊號以及第一電壓及第二電壓中的每一電壓的位準而提供所述第一電壓或所述第二電壓至所述功率電晶體的閘極，並因應於所述至少一個控制訊號以及所述第一電壓及所述第二電壓中的每一電壓的所述位準而提供所述第一電壓或所述第二電壓至所述功率電晶體的本體。
圖1是根據本發明概念的示例性實施例的積體電路（IC）100的方塊圖。積體電路100可包括第一通電偵測器110、第二通電偵測器115、邏輯閘電路120、賦能（或操作控制）訊號產生器125、電壓調節器130、及加載區塊（loading block）180。在下文中，電源可指代操作電壓。積體電路100可為半導體晶片、處理器、應用處理器、系統晶片（system on chip，SOC）、記憶體控制器、顯示驅動器積體電路（display driver IC，DDI）、或智慧型卡，但並非僅限於此。
第一通電偵測器110可偵測第一電壓VIN1的位準並產生第一偵測訊號DET1。第二通電偵測器115可偵測第二電壓VIN2的位準並產生第二偵測訊號DET2。舉例而言，第一電壓VIN1的最大位準（例如，1.8伏）可高於第二電壓VIN2的最大位準（例如，1.2伏），但本發明概念並非僅限於此。舉例而言，當第一電壓VIN1被完全加電（power up）至1.8伏時，第一通電偵測器110可產生處於高位準（或邏輯1）的第一偵測訊號DET1。當第二電壓VIN2被完全加電至1.2伏時，第二通電偵測器115可產生處於高位準（或邏輯1）的第二偵測訊號DET2。
使偵測訊號DET1及DET2自低位準（或邏輯0）轉變成高位準（或邏輯1）的第一電壓及使偵測訊號DET1及DET2自高位準轉變成低位準的第二電壓可根據設計規範而作出各種修改。舉例而言，當第一電壓VIN1略低於1.8伏時，第一通電偵測器110可產生處於高位準的第一偵測訊號DET1。當第二電壓VIN2略低於1.2伏時，第二通電偵測器115可產生處於高位準的第二偵測訊號DET2。
邏輯閘電路120可對第一偵測訊號DET1與第二偵測訊號DET2執行及運算（AND operation）以產生通電訊號PON。舉例而言，邏輯閘電路120可為及閘（AND gate）電路。當第一電壓VIN1及第二電壓VIN2二者均被完全加電時，邏輯閘電路120可產生處於高位準的通電訊號PON。
賦能訊號產生器125可產生用於對電壓調節器130的運作進行控制的操作控制訊號EN。舉例而言，當操作控制訊號EN處於低位準或被去能時，電壓調節器130可以睡眠模式或節電模式運作。當操作控制訊號EN處於高位準或被賦能時，電壓調節器130可以現用（active）模式或正常模式運作。
電壓調節器130可接收第一電壓VIN1及第二電壓VIN2且可基於第一電壓VIN1的第一電源序列、第二電壓VIN2的第二電源序列、及操作控制訊號EN而控制施加至功率電晶體600的閘極303的閘極電壓VG的位準及施加至功率電晶體600的本體601的本體電壓VB的位準。電壓調節器130可為低壓降（LDO）電壓調節器。
電壓調節器130可包括用於供應第一電壓VIN1的第一節點（或線）131、用於供應第二電壓VIN2的第二節點（或線）133、開關電路150、誤差放大器200、功率電晶體600、電阻器R1及R2。誤差放大器200、第一開關電路300、功率電晶體600、及電阻器R1及R2可形成負回饋迴路NFB。舉例而言，電阻器R1及R2可形成回饋網路。
開關電路150可基於第一電壓VIN1的第一電源序列、第二電壓VIN2的第二電源序列、及操作控制訊號EN來選擇施加至功率電晶體600的閘極303的閘極電壓VG的位準及施加至功率電晶體600的本體601的本體電壓VB的位準。在下文中，將參照圖2至圖11詳細闡述包括於開關電路150中的元件的配置。開關電路150可包括第一開關電路300、第二開關電路400、及第三開關電路500。將參照圖2至圖11詳細闡述開關電路300、400、及500的運作。
誤差放大器200可使用經由第一節點131接收的第一電壓VIN1作為操作電壓且可放大參考電壓VREF與回饋電壓VFED之間的差。誤差放大器200可為運算（operational，OP）放大器。
功率電晶體600連接於電壓調節器130的第二節點133與輸出節點160之間，其中第二節點133供應第二電壓VIN2。功率電晶體600可為P通道金屬氧化物半導體（P-channel metal-oxide semiconductor，PMOS）電晶體。電阻器R1及R2可串聯連接於電壓調節器130的輸出節點（或輸出端子）160與地GND之間且可基於功率電晶體600的輸出電流而產生回饋電壓VFED。
偏電壓產生器800可產生被施加至誤差放大器200的偏電壓VB1及VB2。儘管在圖1所示的實施例中，偏電壓產生器800置於電壓調節器130內，但本發明概念並非僅限於此。
加載區塊180可為因應於電壓調節器130的輸出電壓Vout而運作的電路（例如，數位邏輯電路或類比電路），但並非僅限於此。
圖2是根據本發明概念的示例性實施例的圖1中所示第一開關電路300的圖式。參照圖1及圖2，當通電訊號PON處於低位準時，第一開關電路300可將誤差放大器200的輸出節點（或輸出端子）301自功率電晶體600的閘極303斷開。第一開關電路300可防止由於第一電壓VIN1及第二電壓VIN2而在功率電晶體600中出現洩漏電流（leakage current）。
第一開關電路300可包括電源選擇器電路310A及第一選擇電路300A。第一選擇電路300A可包括反相器320及多個MOS電晶體325及330。第一選擇電路300A可執行與傳輸閘的功能相同或相似的功能。
電壓調節器130可使用多電源（例如，第一電壓VIN1及第二電壓VIN2）以使用增益提升技術。然而，可能並不知曉根據電壓調節器130所用於的產品環境，第一電壓VIN1及第二電壓VIN2是何時及如何供應的。舉例而言，所述產品環境可指代包括電壓調節器130的半導體晶片。
因此，當使用多電源VIN1及VIN2的電壓調節器130被整合於半導體晶片中時，電壓調節器130可利用開關電路150來阻止異常洩露電流而無論第一電壓VIN1的第一電源序列及第二電壓VIN2的第二電源序列如何。換言之，開關電路150可阻止流經功率電晶體600的異常洩露電流而無論第一電壓VIN1及第二電壓VIN2被供應的次序如何。此外，即使當第一電壓VIN1及第二電壓VIN2均未被供應時，開關電路150仍可阻止流經功率電晶體600的異常洩露電流。使用自適應電源切換（adaptive power switching，APS）技術的開關電路150可根據第一電壓VIN1的位準及第二電壓VIN2的位準而自適應性地控制閘極（或閘電極）303的電壓及本體（或本體電極）601的電壓。
電源選擇器電路310A可輸出第一電壓VIN1及第二電壓VIN2中較高的一者作為輸出電壓VBDS。由於反相器320始終運作而無論第一電壓VIN1的第一電源序列及第二電壓VIN2的第二電源序列如何，因此反相器320可使用電源選擇器電路310A的輸出電壓VBDS作為操作電壓。
反相器320是邏輯閘電路的實例。電晶體325可為N通道金屬氧化物半導體（N-channel MOS，NMOS）電晶體，且NMOS電晶體325的本體可連接至地GND。電晶體330可為PMOS電晶體，且輸出電壓VBDS可被供應至PMOS電晶體330的本體。
圖3是根據本發明概念的示例性實施例的圖2中所示電源選擇器電路310A的圖式。由310A、310B、310C、及310所指示的電源選擇器電路由310籠統地指示。參照圖2及圖3，電源選擇器電路310可包括第一PMOS電晶體311及第二PMOS電晶體313。
第一PMOS電晶體311的閘極連接至第二節點133，且第二PMOS電晶體313的閘極連接至第一節點131。PMOS電晶體311及PMOS電晶體313中的每一者的本體及汲極連接至電源選擇器電路310的輸出節點（或輸出端子）315。舉例而言，當被供應至第一節點131的第一電壓VIN1低於被供應至第二節點133的第二電壓VIN2時，第二PMOS電晶體313被導通，且因此，高於第一電壓VIN1的第二電壓VIN2可經由輸出節點315而被輸出為輸出電壓VBDS。
此外，當被供應至第二節點133的第二電壓VIN2低於被供應至第一節點131的第一電壓VIN1時，第一PMOS電晶體311被導通，且因此，高於第二電壓VIN2的第一電壓VIN1可經由輸出節點315而被輸出為輸出電壓VBDS。換言之，電源選擇器電路310可輸出第一電壓VIN1及第二電壓VIN2中較高的一者作為輸出電壓VBDS。
圖4是根據本發明概念的示例性實施例的圖1中所示第二開關電路400的圖式。參照圖1及圖4，第二開關電路400可因應於第一電壓VIN1的第一電源序列、第二電壓VIN2的第二電源序列、及操作控制訊號EN而控制被供應至功率電晶體600的閘極303的電壓。
當第一電壓VIN1及第二電壓VIN2二者均未被完全加電時或當第一電壓VIN1及第二電壓VIN2二者均被完全加電且操作控制訊號EN處於低位準時，第二開關電路400可供應第一電壓VIN1及第二電壓VIN2中較高的一者至功率電晶體600的閘極303。當第一電壓VIN1及第二電壓VIN2中較高的一者被供應至功率電晶體600的閘極303時，功率電晶體600被關斷。
第二開關電路400可包括電源選擇器電路310B及第二選擇電路400A。圖4中所示電源選擇器電路310B的結構及運作與圖3中所示電源選擇器電路310的結構及運作相同。因此，將不再對電源選擇器電路310B的結構及運作予以贅述。
第二選擇電路400A可包括反相器420、及閘425、反及閘（NAND gate）430、及多個PMOS電晶體410及415。反相器420可使用電源選擇器電路310B的輸出電壓VBDS作為操作電壓且可對反相操作控制訊號/EN進行反相。元件420、425及430可分別為使用輸出電壓VBDS作為操作電壓的邏輯閘電路。
及閘425可使用電源選擇器電路310B的輸出電壓VBDS作為操作電壓，且可對反相器420的輸出訊號與通電訊號PON執行及運算。反及閘430可對反相操作控制訊號/EN與及閘425的輸出訊號執行反及運算（NAND operation）。
PMOS電晶體410連接於輸出節點315與功率電晶體600的閘極303之間。PMOS電晶體410可因應於及閘425的輸出訊號而被導通或關斷。PMOS電晶體410的本體可連接至輸出節點315。PMOS電晶體415連接於第二節點133與功率電晶體600的閘極303之間。PMOS電晶體415可因應於反及閘430的輸出訊號而被導通或關斷。PMOS電晶體415的本體可連接至輸出節點315。
圖5是根據本發明概念的示例性實施例的圖1中所示第三開關電路500的圖式。參照圖5，第三開關電路500可因應於第一電壓VIN1的第一電源序列、第二電壓VIN2的第二電源序列、及反相操作控制訊號/EN而控制被供應至功率電晶體600的本體601的本體電壓VB。
當電壓調節器130處於現用模式時（例如，當操作控制訊號EN處於高位準時），功率電晶體600的本體601本應連接至第二節點133。然而，當通電訊號PON或操作控制訊號EN中的任一者處於低位準時，第三開關電路500供應第一電壓VIN1及第二電壓VIN2中較高的一者至功率電晶體600的本體601，且第二開關電路400供應較高的電壓至功率電晶體600的閘極303。
第三開關電路500可包括電源選擇器電路310C及第三選擇電路500A。圖5中所示電源選擇器電路310C的結構及運作與圖3中所示電源選擇器電路310的結構及運作相同。因此，將不再對電源選擇器電路310C的結構及運作予以贅述。
第三選擇電路500A可包括第一反相器520、反及閘525、第二反相器530、及多個PMOS電晶體510及515。第一反相器520可使用電源選擇器電路310C的輸出電壓VBDS作為操作電壓且可對反相操作控制訊號/EN進行反相。元件520、525及530可分別為使用輸出電壓VBDS作為操作電壓的邏輯閘電路。
反及閘525可使用電源選擇器電路310C的輸出電壓VBDS作為操作電壓，且可對第一反相器520的輸出訊號與通電訊號PON執行反及運算。第二反相器530可使用電源選擇器電路310C的輸出電壓VBDS作為操作電壓且可對反及閘525的輸出訊號進行反相。
PMOS電晶體510連接於輸出節點315與功率電晶體600的本體601之間。PMOS電晶體510可因應於第二反相器530的輸出訊號而被導通或關斷。PMOS電晶體510的本體可連接至輸出節點315。PMOS電晶體515連接於第二節點133與功率電晶體600的本體601之間。PMOS電晶體515可因應於反及閘525的輸出訊號而被導通或關斷。PMOS電晶體515的本體可連接至輸出節點315。
圖6是根據本發明概念的示例性實施例的第一電壓VIN1的第一電源序列PSEQ1、第二電壓VIN2的第二電源序列PSEQ2、及控制訊號的時序圖。參照圖6，第二電壓VIN2在第一電壓VIN1之前被加電及降電（power-down）。在本文中，「加電」可表示斜升或升高，且「降電」可表示斜降或降低。第一電壓VIN1的第一電源序列PSEQ1及第二電壓VIN2的第二電源序列PSEQ2如圖6中所示。所述控制訊號包括操作控制訊號EN及通電訊號PON。
圖7是解釋根據本發明概念的示例性實施例的電壓調節器的運作的圖式，所述電壓調節器根據圖6中所示第一電源序列PSEQ1、第二電源序列PSEQ2、操作控制訊號EN及通電訊號PON而運作。將參照圖1至圖7詳細闡述圖6所示第一時間段I中的開關電路150及開關電路300、400、及500的運作。
當操作控制訊號EN在第一時間段I中處於低位準時，第一開關電路300的電源選擇器電路310A輸出第二電壓VIN2（例如，第一電壓VIN1及第二電壓VIN2中較高的一者）作為輸出電壓VBDS。當通電訊號PON如圖6中所示處於低位準（例如，PON=0）時，圖2中所示的NMOS電晶體325因應於通電訊號PON處於低位準而被關斷且PMOS電晶體330因應於反相器320的輸出訊號處於高位準而被關斷。
圖4中所示第二開關電路400的電源選擇器電路310B輸出第二電壓VIN2（例如，第一電壓VIN1及第二電壓VIN2中較高的一者）作為輸出電壓VBDS。當操作控制訊號EN及通電訊號PON二者均處於低位準時，換言之，當反相操作控制訊號/EN處於高位準且通電訊號PON處於低位準時，反相器420的輸出訊號以及及閘425的輸出訊號處於低位準且反及閘430的輸出訊號處於高位準。
因此，PMOS電晶體410因應於及閘425的輸出訊號處於低位準而被導通。因此，第二節點133與功率電晶體600的閘極303連接。PMOS電晶體415因應於反及閘430的輸出訊號處於高位準而被關斷。第二開關電路400供應第二電壓VIN2至功率電晶體600的閘極303。
圖5中所示的第三開關電路500的電源選擇器電路310C輸出第二電壓VIN2（例如，第一電壓VIN1及第二電壓VIN2中較高的一者）作為輸出電壓VBDS。當操作控制訊號EN及通電訊號PON二者均處於低位準時，換言之，當反相操作控制訊號/EN處於高位準且通電訊號PON處於低位準時，第一反相器520的輸出訊號處於低位準，反及閘525的輸出訊號處於高位準，且第二反相器530的輸出訊號處於低位準。
因此，PMOS電晶體510因應於第二反相器530的輸出訊號處於低位準而被導通。如此一來，第二節點133與功率電晶體600的本體601連接。PMOS電晶體515因應於反及閘525的輸出訊號處於高位準而被關斷。第三開關電路500供應第二電壓VIN2至功率電晶體600的本體601。第一電壓VIN1在第一時間段I中可近似為0伏。
圖8是解釋根據本發明概念的示例性實施例的電壓調節器的運作的圖式，所述電壓調節器根據圖6中所示的第一電源序列PSEQ1、第二電源序列PSEQ2、操作控制訊號EN及通電訊號PON而運作。將參照圖1至圖6及圖8詳細闡述開關電路300、400、及500在圖6所示的第二時間段II或第四時間段IV中的運作。第二時間段II及第四時間段IV可為睡眠模式的時間段。在第二時間段II或第四時間段IV中，操作控制訊號EN處於低位準（例如，EN=0），通電訊號PON處於高位準（例如，PON=1），且反相操作控制訊號/EN處於高位準。
在第二時間段II或第四時間段IV中，圖2中所示的第一開關電路300的電源選擇器電路310A輸出第一電壓VIN1（例如，第一電壓VIN1及第二電壓VIN2中較高的一者）作為輸出電壓VBDS。
當通電訊號PON如圖6中所示處於高位準（例如，PON=1）時，NMOS電晶體325因應於通電訊號PON處於高位準而被導通，且PMOS電晶體330因應於反相器320的輸出訊號處於低位準而被導通。因此，誤差放大器200的輸出節點301與功率電晶體600的閘極303電性連接。
圖4中所示的第二開關電路400的電源選擇器電路310B輸出第一電壓VIN1（例如，第一電壓VIN1及第二電壓VIN2中較高的一者）作為輸出電壓VBDS。當反相操作控制訊號/EN處於高位準且通電訊號PON處於高位準時，反相器420的輸出訊號以及及閘425的輸出訊號處於低位準且反及閘430的輸出訊號處於高位準。
因此，PMOS電晶體410因應於及閘425的輸出訊號處於低位準而被導通。如此一來，第一節點131與功率電晶體600的閘極303連接。PMOS電晶體415因應於反及閘430的輸出訊號處於高位準而被關斷。第二開關電路400供應第一電壓VIN1至功率電晶體600的閘極303。
圖5中所示的第三開關電路500的電源選擇器電路310C輸出第一電壓VIN1（例如，第一電壓VIN1及第二電壓VIN2中較高的一者）作為輸出電壓VBDS。當反相操作控制訊號/EN處於高位準且通電訊號PON處於高位準時，第一反相器520的輸出訊號處於低位準，反及閘525的輸出訊號處於高位準，且第二反相器530的輸出訊號處於低位準。
因此，PMOS電晶體510因應於第二反相器530的輸出訊號處於低位準而被導通。因此，第一節點131與功率電晶體600的本體601連接。PMOS電晶體515因應於反及閘525的輸出訊號處於高位準而被關斷。第三開關電路500供應第一電壓VIN1至功率電晶體600的本體601。
儘管在圖8中所示的實施例中，第一電壓VIN1被供應至功率電晶體600的閘極303及本體601，然而根據本發明概念的示例性實施例，第二電壓VIN2可被供應至功率電晶體600的閘極303及本體601。對此種情形而言，可改變第二開關電路400及第三開關電路500中的每一者的內部結構來供應第二電壓VIN2。
圖9是解釋根據本發明概念的示例性實施例的電壓調節器的運作的圖式，所述電壓調節器根據圖6中所示的第一電源序列PSEQ1、第二電源序列PSEQ2、操作控制訊號EN及通電訊號PON而運作。將參照圖1至圖6及圖9詳細闡述開關電路300、400、及500在圖6所示的第三時間段III中的運作。第三時間段III可為現用模式的時間段。在第三時間段III中，操作控制訊號EN處於高位準（例如，EN=1），通電訊號PON處於高位準（例如，PON=1），且反相操作控制訊號/EN處於低位準。
在第三時間段III中，圖2中所示的第一開關電路300的電源選擇器電路310A輸出第一電壓VIN1（例如，第一電壓VIN1及第二電壓VIN2中較高的一者）作為輸出電壓VBDS。當通電訊號PON如圖6中所示處於高位準（例如，PON=1）時，NMOS電晶體325因應於通電訊號PON處於高位準而被導通，且PMOS電晶體330因應於反相器320的輸出訊號處於低位準而被導通。因此，誤差放大器200的輸出節點301與功率電晶體600的閘極303電性連接。
圖4中所示的第二開關電路400的電源選擇器電路310B輸出第一電壓VIN1（例如第一電壓VIN1及第二電壓VIN2中較高的一者）作為輸出電壓VBDS。當反相操作控制訊號/EN處於低位準且通電訊號PON處於高位準時，反相器420的輸出訊號、及閘425的輸出訊號、及反及閘430的輸出訊號均處於高位準。
因此，PMOS電晶體410因應於及閘425的輸出訊號處於高位準而被關斷，且PMOS電晶體415因應於反及閘430的輸出訊號處於高位準而被關斷。如此一來，第二開關電路400便不供應第一電壓VIN1或第二電壓VIN2中的任一者至功率電晶體600的閘極303。換言之，第二開關電路400被關斷。
圖5中所示的第三開關電路500的電源選擇器電路310C輸出第一電壓VIN1（例如，第一電壓VIN1及第二電壓VIN2中較高的一者）作為輸出電壓VBDS。當反相操作控制訊號/EN處於低位準且通電訊號PON處於低位準時，第一反相器520的輸出訊號處於高位準，反及閘525的輸出訊號處於低位準，且第二反相器530的輸出訊號處於高位準。
因此，PMOS電晶體510因應於第二反相器530的輸出訊號處於高位準而被關斷，且PMOS電晶體515因應於反及閘525的輸出訊號處於低位準而被導通。第三開關電路500供應第二電壓VIN2至功率電晶體600的本體601。換言之，第二節點133與功率電晶體600的本體601電性連接。
圖10是解釋根據本發明概念的示例性實施例的電壓調節器的運作的圖式，所述電壓調節器根據圖6中所示的第一電源序列PSEQ1、第二電源序列PSEQ2、操作控制訊號EN及通電訊號PON而運作。將參照圖1至圖6及圖10詳細闡述開關電路300、400、及500在圖6所示的第五時間段V中的運作。在第五時間段V中，操作控制訊號EN處於低位準（例如，EN=0），通電訊號PON處於低位準（例如，PON=0），且反相操作控制訊號/EN處於高位準。
在第五時間段V中，圖2中所示的第一開關電路300的電源選擇器電路310A輸出第一電壓VIN1（例如，第一電壓VIN1及第二電壓VIN2中較高的一者）作為輸出電壓VBDS。當通電訊號PON如圖6中所示處於低位準（例如，PON=0）時，NMOS電晶體325因應於通電訊號PON處於低位準而被關斷，且PMOS電晶體330因應於反相器320的輸出訊號處於高位準而被關斷。因此，誤差放大器200的輸出節點301自功率電晶體600的閘極303斷開。
圖4中所示的第二開關電路400的電源選擇器電路310B輸出第一電壓VIN1（例如，第一電壓VIN1及第二電壓VIN2中較高的一者）作為輸出電壓VBDS。當反相操作控制訊號/EN處於高位準且通電訊號PON處於低位準時，反相器420的輸出訊號以及及閘425的輸出訊號處於低位準且反及閘430的輸出訊號處於高位準。
因此，PMOS電晶體410因應於及閘425的輸出訊號處於低位準而被導通，且PMOS電晶體415因應於反及閘430的輸出訊號處於高位準而被關斷。第一電壓VIN1經由PMOS電晶體410而被供應至功率電晶體600的閘極303。換言之，第一節點131與功率電晶體600的閘極303電性連接。
圖5中所示的第三開關電路500的電源選擇器電路310C輸出第一電壓VIN1（例如，第一電壓VIN1及第二電壓VIN2中較高的一者）作為輸出電壓VBDS。當反相操作控制訊號/EN處於高位準且通電訊號PON處於低位準時，第一反相器520的輸出訊號處於低位準，反及閘525的輸出訊號處於高位準，且第二反相器530的輸出訊號處於低位準。
因此，PMOS電晶體510因應於第二反相器530的輸出訊號處於低位準而被導通，且PMOS電晶體515因應於反及閘525的輸出訊號處於高位準而被關斷。第一電壓VIN1經由PMOS電晶體510而被供應至功率電晶體600的本體601。換言之，第一節點131與功率電晶體600的本體601電性連接。
圖11是解釋根據本發明概念的示例性實施例的電壓調節器的運作的圖式，所述電壓調節器根據圖6中所示的第一電源序列PSEQ1、第二電源序列PSEQ2、操作控制訊號EN及通電訊號PON而運作。參照圖11，第一電壓VIN1在第二電壓VIN2之前被加電及降電。圖11中所示的時間段I至時間段V分別對應於圖6中所示的時間段I至時間段V。因此，開關電路300、400及500在圖11中所示的時間段I至時間段V中的運作與開關電路300、400及500在圖6中所示的時間段I至時間段V中的運作相同。
舉例而言，在第五時間段V中，操作控制訊號EN處於低位準（例如，EN=0），通電訊號PON處於低位準（例如，PON=0），且反相操作控制訊號/EN處於高位準。圖2中所示的第一開關電路300的電源選擇器電路310A輸出第一電壓VIN1作為輸出電壓VBDS。NMOS電晶體325及PMOS電晶體330被關斷，且因此，誤差放大器200的輸出節點301不與功率電晶體600的閘極303連接。
圖4中所示的第二開關電路400的電源選擇器電路310B輸出第一電壓VIN1作為輸出電壓VBDS。反相器420的輸出訊號以及及閘425的輸出訊號處於低位準且反及閘430的輸出訊號處於高位準。因此，PMOS電晶體410被導通且PMOS電晶體415被關斷。如此一來，第一電壓VIN1經由PMOS電晶體410而被供應至功率電晶體600的閘極303。
圖5中所示的第三開關電路500的電源選擇器電路310C輸出第一電壓VIN1作為輸出電壓VBDS。第一反相器520的輸出訊號處於低位準，反及閘525的輸出訊號處於高位準，且第二反相器530的輸出訊號處於低位準。因此，PMOS電晶體510被導通且PMOS電晶體515被關斷。如此一來，第一電壓VIN1經由PMOS電晶體510而被供應至功率電晶體600的本體601。
圖12是根據本發明概念的示例性實施例的圖1中所示誤差放大器200的電路圖。參照圖1及圖12，誤差放大器200可包括放大器級200-1及輸出級200-2。為闡述清晰起見，第一開關電路300、功率電晶體600、及電阻器R1及R2在圖12中與誤差放大器200一起示出。
假設開關S1至開關S4因應於操作控制訊號處於高位準而被導通並因應於操作控制訊號EN處於低位準而被關斷，且局部放大器230及240因應於操作控制訊號EN處於高位準而被賦能。因此，當操作控制訊號EN處於高位準時，開關S3被導通且開關S1、S2及S4被關斷。舉例而言，開關S1至開關S4可為傳輸閘，但本發明概念並非僅限於此。
舉例而言，當操作控制訊號EN處於低位準時，開關S1、S2、及S4因應於反相操作控制訊號/EN處於高位準而被導通。因此，包括於誤差放大器200中的電流源電晶體P1及P2中的每一者的閘極連接至供應第一電壓VIN1的第一節點131，且因此，電流源電晶體P1及P2被關斷。如此一來，電流源電晶體P1及P2的電流路徑被完全切斷。此外，由於電流源電晶體N5、N6、N7及N8中的每一者的閘極連接至地GND，因此電流源電晶體N5至N8被關斷。如此一來，電流源電晶體N5至N8中的每一者的電流路徑被完全切斷。
放大器級200-1可使用第一電壓VIN1作為操作電壓且可放大參考電壓VREF及回饋電壓VFED之間的差。舉例而言，放大器級200-1可具有2級式閘極-陰極放大器架構。圖1中所示的偏電壓產生器800可供應偏電壓VB1及VB2至放大器級200-1。
誤差放大器200可包括多個PMOS電晶體P1至P6及多個NMOS電晶體N1至N8。PMOS電晶體P3可因應於第一偏電壓VB1而運作且NMOS電晶體N1至N3可因應於第二偏電壓VB2而運作。當開關S3被導通時，恆流源135可供應偏電流至與一對放大電晶體P5及P6連接的共用節點202。
開關S1連接於第一節點131與節點203之間；PMOS電晶體P1連接於第一節點131與節點205之間；且PMOS電晶體P1的閘極連接至節點203。偏壓PMOS電晶體P3連接於節點203與節點205之間；偏壓NMOS電晶體N1連接於節點203與節點213之間；NMOS電晶體N5連接於節點213與地GND之間；NMOS電晶體N5的閘極連接至節點221；開關S2連接於節點221與地GND之間；NMOS電晶體N2及N6串聯連接於節點221與地GND之間；NMOS電晶體N6的閘極連接至節點221。
PMOS電晶體P5因應於回饋電壓VFED而運作且連接於節點202與節點221之間；PMOS電晶體P6因應於參考電壓VREF而運作且連接於節點202與節點223之間；NMOS電晶體N3及N7串聯連接於節點223與地GND之間；NMOS電晶體N7的閘極連接至節點223；且開關S4連接於節點223與地GND之間。PMOS電晶體P5及P6可放大參考電壓VREF與回饋電壓VFED之間的差。
輸出級200-2可經由誤差放大器200的輸出節點301而輸出由放大器級200-1放大的訊號至第一開關電路300。由於所述2級式閘極-陰極放大器架構，功率電晶體600的閘極303的閘極電壓VG的擺動範圍可增大。
輸出級200-2可具有包括局部回饋迴路LFL1及LFL2的2級式閘極-陰極放大器架構。PMOS電晶體P2連接於第一節點131與節點209之間，且PMOS電晶體P2的閘極連接至節點203。
第一局部放大器230可放大節點205的電壓與節點209的電壓之間的差且可施加經放大的訊號至PMOS電晶體P4的閘極。第一局部放大器230可位於第一節點131與誤差放大器200的輸出節點301之間的上拉路徑上。PMOS電晶體P4連接於誤差放大器200的節點209與輸出節點301之間。
NMOS電晶體N4可連接於誤差放大器200的輸出節點301與節點219之間。第二局部放大器240可放大節點213的電壓與節點219的電壓之間的差且可施加經放大訊號至NMOS電晶體N4的閘極。第二局部放大器240可位於誤差放大器200的輸出節點301與地GND之間的下拉路徑上。NMOS電晶體N8連接於節點219與地GND之間且NMOS電晶體N8的閘極連接至節點223。
由於輸出級200-2具有包括兩個局部回饋迴路LFL1及LFL2的2級式閘極-陰極放大器架構，因此誤差放大器200的迴路增益或總體增益可提高。舉例而言，輸出級200-2的迴路增益可提高至較傳統誤差放大器的迴路增益高約10,000倍（例如，80分貝）。舉例而言，迴路增益可為圍繞回饋迴路的增益的和且可以分貝（decibel）表示。
當輸出級200-2具有不包括兩個局部回饋迴路LFL1及LFL2的2級式閘極-陰極放大器架構時，輸出級200-2的迴路增益可提高至較傳統誤差放大器的迴路增益高約100倍（例如，40分貝）。
圖13是根據本發明概念的示例性實施例的誤差放大器200A的電路圖。參照圖12及圖13，假設開關S1至S7因應於操作控制訊號EN處於高位準而被導通，且因應於操作控制訊號EN處於低位準而被關斷，且局部放大器230及240A因應於操作控制訊號EN處於高位準而被賦能。因此，當操作控制訊號EN處於高位準時，開關S3及S7被導通且開關S1、S2、S4、S5及S6被關斷。開關S1至S7可為傳輸閘，但本發明並非僅限於此。
舉例而言，當操作控制訊號EN處於低位準時，開關S1、S2、S4、S5及S6因應於反相操作控制訊號/EN處於高位準而被導通。因此，包括於誤差放大器200A中的電流源電晶體P1及P2中的每一者的閘極連接至供應第一壓力VIN1的第一節點131，且因此，電流源電晶體P1及P2被關斷。如此一來，電流源電晶體P1及P2的電流路徑被完全切斷。此外，由於電流源電晶體N5、N6、N7、N8、N11、及N12中的每一者的閘極連接至地GND，因此電流源電晶體N5至N8、N11及N12被關斷。如此一來，電流源電晶體N5至N8、N11及N12中的每一者的電流路徑被完全切斷。
誤差放大器200A可包括放大器級200-1¢、輸出級200-2¢、及快速暫態驅動器（fast transient driver，FTD）250。放大器級200-1¢的結構及運作與圖12所示的放大器級200-1的結構及運作相同。除由三輸入局部放大器240A替代二輸入局部放大器240之外，輸出級200-2¢的結構及運作與圖12所示的輸出級200-2的結構及運作相同。
參照圖1及圖13，由於經由電壓調節器130的輸出節點160而被供應至加載區塊180的加載電流Iload的快速變化而出現的功率電晶體600的閘極電壓VG的暫態特性可能會劣化。然而，快速暫態驅動器250可保持閘極電壓VG的暫態特性不會過度劣化。舉例而言，快速暫態驅動器250可執行增益提升。
快速暫態驅動器250可包括串聯連接於誤差放大器200A的輸出節點301與地GND之間的MOS電晶體N10及N11、連接於節點253與節點255之間的電阻器R3、連接於輸出節點160與節點255之間的電容器C、串聯連接於第一節點131與節點253之間的恆流源260及開關S7，以及連接於節點253與地GND之間的MOS電晶體N12。
NMOS電晶體N10連接於輸出節點301與節點251之間；NMOS電晶體110的閘極連接至第二局部放大器240A的輸出端子。NMOS電晶體N11的閘極連接至節點253；且NMOS電晶體N12的閘極連接至節點255。開關S5連接於節點253與地GND之間；開關S6連接於節點255與地GND之間。
如上所述，當快速暫態驅動器250包括於誤差放大器200A中時，圖12中所示的二輸入第二局部放大器240可由圖13中所示的三輸入局部放大器240A替代。換言之，除三輸入局部放大器240A、快速暫態驅動器250、恆流源260、及開關S7之外，圖12中所示的誤差放大器200的結構及運作與圖13中所示的誤差放大器200A的結構及運作相同。
如圖13中所示，三輸入局部放大器240A及NMOS電晶體N4形成第二局部回饋迴路LFL2。三輸入局部放大器240A及NMOS電晶體N10形成第三局部回饋迴路LFL3。
換言之，兩個局部回饋迴路LFL2及LFL3可利用三輸入局部放大器240A以及NMOS電晶體N4及N10形成。形成局部回饋迴路LFL2及LFL3中的每一者的三輸入局部放大器240A可增加快速暫態驅動器250的輸出阻抗。因此，誤差放大器200A的增益提高。換言之，由於局部回饋迴路LFL1及LFL2包括於誤差放大器200中，因此輸出阻抗增加且迴路增益提高。此外，由於局部回饋迴路LFL1、LFL2、及LFL3包括於誤差放大器200A中，因此輸出阻抗增加且迴路增益提高。
如以上參照圖12及圖13所闡述，當電壓調節器130的壓降電壓降低時，即使功率電晶體600的增益降低，包括圖12中所示輸出級200-2或包括圖13中所示輸出級200-2¢及快速暫態驅動器250的誤差放大器200的增益仍可提高。如此一來，電壓調節器130的總體增益提高。
在電壓調節器130中，利用多電源（例如，第一電壓VIN1及第二電壓VIN2）來修正由電壓調節器130的輸入電壓的降低而造成的電壓調節器130的異常運作，且由壓降電壓的降低而造成的電壓調節器130的迴路增益的降低亦是利用增益提升來同時修正。
圖14是根據本發明概念的示例性實施例的圖1中所示開關電路150的方塊圖。具體而言，圖14示出圖1所示的開關電路150的實例150A。參照圖2至圖5及圖14，開關電路300、400、及500分別包括電源選擇器電路310A、310B、及310C。然而，包括於圖14中所示開關電路150A中的選擇電路300A、400A、及500A可彼此共享單個電源選擇器電路310。換言之，第一選擇電路300A利用電源選擇器電路310的輸出電壓VBDS來運作，且第二選擇電路400A及第三選擇電路500A利用電源選擇器電路310的輸出電壓VBDS及第二電壓VIN2來運作。
圖15是根據本發明概念的示例性實施例的包括圖1中所示積體電路100及電源管理積體電路（power management IC，PMIC）50的電子裝置900-1的方塊圖。參照圖1至圖15，電子裝置900-1包括電源管理積體電路50及積體電路100。
電源管理積體電路50經由第一傳輸線80傳輸第一電壓VIN1至積體電路100並經由第二傳輸線90傳輸第二電壓VIN2至積體電路100。儘管在圖15中示意性地示出了積體電路100，然而圖15中所示的積體電路100指代圖1中所示的積體電路100。
圖16是根據本發明概念的示例性實施例的電子裝置900-2的方塊圖。參照圖1至圖14及圖16，電子裝置900-2包括電源管理積體電路50及積體電路100A。電源管理積體電路50經由第二傳輸線90傳輸第二電壓VIN2至積體電路100A並經由第三傳輸線95傳輸第三電壓VIN3至積體電路100A。
除電壓調節器101之外，圖16中所示的積體電路100A的結構與圖15中所示的積體電路100的結構相同。電壓調節器101可自第三電壓VIN3產生第一電壓VIN1。自電源管理積體電路50供應的第二電壓VIN2及由電壓調節器101產生的第一電壓VIN1被供應至電壓調節器130。第三電壓VIN3可高於第一電壓VIN1。例如，第三電壓VIN3可為3.3伏，第一電壓VIN1可為1.8伏，且第二電壓VIN2可為1.2伏，但本發明並非僅限於此。
圖17是根據本發明概念的示例性實施例的包括圖1中所示積體電路100及電源管理積體電路50的電子裝置900的方塊圖。參照圖1至圖14及圖17，電子裝置900可包括電源管理積體電路50、應用處理器（application processor，AP）910、記憶體控制器100、及記憶體950。圖15至圖17中分別示出的電子裝置900-1、900-2、及900可為行動裝置。行動裝置中的每一者可為膝上型電腦、蜂巢式電話、智慧型電話、平板個人電腦（personal computer，PC）、個人數位助理（personal digital assistant，PDA）、企業數位助理（enterprise digital assistant，EDA）、數位相機（digital still camera）、數位攝影機（digital video camera）、可攜式多媒體播放機（portable multimedia player，PMP）、個人導航裝置或可攜式導航裝置（portable navigation device，PND）、手持式遊戲機、行動網際網路裝置（mobile internet device，MID）、可穿戴式電腦、物聯網（internet of things，IoT）裝置、萬聯網（internet of everything，IoE）裝置、無人機（drone）、或電子書。
電源管理積體電路50可包括分別產生電壓VIN1、VIN2、VIN3、及VIN4的電壓調節器51、52、53、及54。電壓調節器51、52、53、及54中的每一者可為低壓降電壓調節器或開關電壓調節器（例如，降壓轉換器（buck converter））。
第一電壓調節器51產生被供應至記憶體控制器100的第一電壓VIN1。第二電壓調節器52產生被供應至記憶體控制器100的第二電壓VIN2。第三電壓調節器53產生被供應至記憶體950的第三電壓VIN3。第四電壓調節器54產生被供應至應用處理器910的第四電壓VIN4。
參照圖1至圖14所闡述的積體電路100可指代記憶體控制器100，但本發明概念並非僅限於此。使用多電源VIN1及VIN2的記憶體控制器100可包括電壓調節器130、主機介面920、邏輯電路930、及記憶體介面940。記憶體控制器100亦可包括圖1中所示的元件110、115、120及125。電壓調節器130可供應輸出電壓Vout至邏輯電路930。邏輯電路930可為圖1中所示的加載區塊180，但並非僅限於此。
主機介面920可在應用處理器910與邏輯電路930之間介接資料。記憶體介面940可在邏輯電路930與記憶體950之間介接資料。記憶體介面940可為記憶體控制器介面。
使用第四電壓VIN4的應用處理器910可控制記憶體控制器100的運作且可與記憶體控制器100進行資料通訊。根據應用處理器910的控制，記憶體控制器100可控制記憶體950的操作（例如，寫入操作及讀取操作）且可與記憶體950進行資料通訊。
使用第三電壓VIN3的記憶體950可包括揮發性記憶體或非揮發性記憶體。揮發性記憶體可為隨機存取記憶體（random access memory，RAM）、動態隨機存取記憶體（dynamic RAM，DRAM）、或靜態隨機存取記憶體（static RAM，SRAM）。非揮發性記憶體可為電可抹除可程式化唯讀記憶體（electrically erasable programmable read-only memory，EEPROM）、快閃記憶體、磁性隨機存取記憶體（magnetic RAM，MRAM）、自旋轉移矩磁性隨機存取記憶體（spin-transfer torque MRAM）、鐵電式隨機存取記憶體（ferroelectric RAM，FeRAM）、相變隨機存取記憶體（phase-change RAM，PRAM）、或電阻式隨機存取記憶體（Resistive RAM，RRAM）。
圖18是根據本發明概念的示例性實施例的電子裝置900A的方塊圖。參照圖1至圖14及圖18，電子裝置900A可包括電源管理積體電路50A、應用處理器910、記憶體控制器100A、及記憶體950。
圖18所示的電源管理積體電路50A較圖17所示的電源管理積體電路50少包括一個電壓調節器。電源管理積體電路50A的第二電壓調節器52產生被供應至記憶體控制器100A的第二電壓VIN2。電源管理積體電路50A的第三電壓調節器53產生被供應至記憶體控制器100A及記憶體950的第三電壓VIN3。電源管理積體電路50A的第四電壓調節器54產生被供應至應用處理器910的第四電壓VIN4。
如以上參照圖16所闡述，電壓調節器101可自第三電壓VIN3產生第一電壓VIN1。記憶體控制器100A亦可包括圖1中所示的元件110、115、120及125。記憶體控制器100A是參照圖1至圖14所闡述的積體電路100的實例且可指代參照圖16所闡述的積體電路100A。
圖19是根據本發明概念的示例性實施例的電壓調節器130的運作的流程圖。參照圖1至圖19，使用多電源和增益提升技術的電壓調節器130可接收經由第一節點131輸入的第一電壓VIN1的第一電源序列PSEQ1、經由第二節點133輸入的第二電壓VIN2的第二電源序列PSEQ2、以及操作控制訊號EN，且在操作S110中可分析第一電源序列PSEQ1、第二電源序列PSEQ2、及操作控制訊號EN。根據分析結果，在操作S120中，如以上參照圖1至圖10所闡述，電壓調節器130可選擇被供應至功率電晶體600的閘極303的閘極電壓VG的位準及被供應至功率電晶體600的本體601的本體電壓VB的位準。
如上所述，根據本發明概念的示例性實施例，使用多電源和增益提升技術的電壓調節器會提升包括於使用增益提升技術的所述電壓調節器中的誤差放大器的增益，以使所述電壓調節器即使在壓降電壓極低時仍正常運作。因此，所述電壓調節器會提高其功率效率或使其功率效率最大化。此外，當電子裝置包括電壓調節器時，電子裝置的電池的使用時間增加且由功率消耗而造成的能量外流得以防止，此會減少電子裝置中所產生的熱量。
儘管已參照本發明概念的示例性實施例特別顯示並闡述了本發明概念，然而此項技術中具有通常知識者應理解，在不背離以下申請專利範圍所界定的本發明概念的精神及範圍的條件下可作出形式及細節上的各種變化。
50、50A‧‧‧電源管理積體電路 51‧‧‧電壓調節器/第一電壓調節器 52‧‧‧電壓調節器/第二電壓調節器 53‧‧‧電壓調節器/第三電壓調節器 54‧‧‧電壓調節器/第四電壓調節器 80‧‧‧第一傳輸線 90‧‧‧第二傳輸線 95‧‧‧第三傳輸線 100、100A‧‧‧積體電路/記憶體控制器 101、130‧‧‧電壓調節器 110‧‧‧第一通電偵測器/NMOS電晶體/元件 115‧‧‧第二通電偵測器/元件 120‧‧‧邏輯閘電路/元件 125‧‧‧賦能訊號產生器/操作控制訊號產生器/元件  131‧‧‧第一節點/第一線 133‧‧‧第二節點/第二線 135、260‧‧‧恆流源 150‧‧‧開關電路 150A‧‧‧實例/開關電路 160、301、315‧‧‧輸出節點/輸出端子 170、202、203、205、209、213、219、221、223、251、253、255‧‧‧節點 180‧‧‧加載區塊 200、200A‧‧‧誤差放大器 200-1、200-1¢‧‧‧放大器級 200-2、200-2¢‧‧‧輸出級 230‧‧‧局部放大器/第一局部放大器 240‧‧‧局部放大器/第二局部放大器/二輸入局部放大器 240A‧‧‧局部放大器/第二局部放大器/三輸入局部放大器 250‧‧‧快速暫態驅動器 300‧‧‧開關電路/第一開關電路 300A‧‧‧選擇電路/第一選擇電路 303‧‧‧閘極/閘電極 310、310A、310B、310C‧‧‧電源選擇器電路 311‧‧‧PMOS電晶體/第一PMOS電晶體 313‧‧‧PMOS電晶體/第二PMOS電晶體 320‧‧‧反相器 325‧‧‧電晶體/MOS電晶體/NMOS電晶體 330‧‧‧電晶體/MOS電晶體/PMOS電晶體 400‧‧‧開關電路/第二開關電路 400A‧‧‧選擇電路/第二選擇電路 410、415、510、515‧‧‧PMOS電晶體 420‧‧‧反相器/元件 425‧‧‧及閘/元件 430、525‧‧‧反及閘/元件 500‧‧‧開關電路/第三開關電路 500A‧‧‧選擇電路/第三選擇電路 520‧‧‧第一反相器/元件 530‧‧‧第二反相器/元件 600‧‧‧功率電晶體 601‧‧‧本體/本體電極 800‧‧‧偏電壓產生器 900、900A、900-1、900-2‧‧‧電子裝置 910‧‧‧應用處理器 920‧‧‧主機介面 930‧‧‧邏輯電路 940‧‧‧記憶體介面 950‧‧‧記憶體 C‧‧‧電容器 DET1‧‧‧偵測信號/第一偵測信號 DET2‧‧‧偵測信號/第二偵測信號 EN‧‧‧操作控制訊號 GND‧‧‧地 Iload‧‧‧加載電流 LFL1‧‧‧局部回饋迴路 LFL2‧‧‧局部回饋迴路/第二局部回饋迴路 LFL3‧‧‧局部回饋迴路/第三局部回饋迴路 N1‧‧‧NMOS電晶體、偏壓NMOS電晶體 N2、N3、N4‧‧‧NMOS電晶體 N5、N6、N7、N8‧‧‧NMOS電晶體/電流源電晶體 N10‧‧‧MOS電晶體/NMOS電晶體 N11、N12‧‧‧電流源電晶體/MOS電晶體/NMOS電晶體 NFB‧‧‧負回饋迴路 P1、P2‧‧‧電流源電晶體/PMOS電晶體 P3‧‧‧PMOS電晶體/偏壓PMOS電晶體 P4‧‧‧PMOS電晶體 P5、P6‧‧‧PMOS電晶體/放大電晶體 PON‧‧‧通電訊號 PSEQ1‧‧‧第一電源序列 PSEQ2‧‧‧第二電源序列 R1、R2、R3‧‧‧電阻器 S1、S2、S3、S4、S5、S6、S7‧‧‧開關 S110、S120‧‧‧操作 VB‧‧‧本體電壓 VB1‧‧‧偏電壓/第一偏電壓 VB2‧‧‧偏電壓/第二偏電壓 VBDS‧‧‧輸出電壓 VFED‧‧‧回饋電壓 VG‧‧‧閘極電壓 VIN1‧‧‧電壓/第一電壓/多電源 VIN2‧‧‧電壓/第二電壓/多電源 VIN3‧‧‧電壓/第三電壓 VIN4‧‧‧電壓/第四電壓 Vout‧‧‧輸出電壓 VREF‧‧‧參考電壓 /EN‧‧‧反相操作控制訊號 I‧‧‧時間段/第一時間段 II‧‧‧第二時間段 III‧‧‧第三時間段 IV‧‧‧第四時間段 V‧‧‧時間段/第五時間段
藉由參照附圖詳細闡述本發明概念的示例性實施例，本發明概念的上述及其他特徵將變得更加顯而易見，其中：
圖1是根據本發明概念的示例性實施例的積體電路(IC)的方塊圖。
圖2是根據本發明概念的示例性實施例的圖1中所示第一開關電路的圖式。
圖3是根據本發明概念的示例性實施例的圖2中所示電源選擇器電路的圖式。
圖4是根據本發明概念的示例性實施例的圖1中所示第二開關電路的圖式。
圖5是根據本發明概念的示例性實施例的圖1中所示第三開關電路的圖式。
圖6是根據本發明概念的示例性實施例的第一電壓的第一電源序列、第二電壓的第二電源序列、及控制訊號的時序圖。
圖7是解釋根據本發明概念的示例性實施例的電壓調節器的運作的圖式，所述電壓調節器根據圖6中所示的第一電源序列、第二電源序列、及控制訊號運作。
圖8是解釋根據本發明概念的示例性實施例的電壓調節器的運作的圖式，所述電壓調節器根據圖6中所示的第一電源序列、第二電源序列、及控制訊號運作。
圖9是解釋根據本發明概念的示例性實施例的電壓調節器的運作的圖式，所述電壓調節器根據圖6中所示的第一電源序列、第二電源序列、及控制訊號運作。
圖10是解釋根據本發明概念的示例性實施例的電壓調節器的運作的圖式，所述電壓調節器根據圖6中所示的第一電源序列、第二電源序列、及控制訊號運作。
圖11是解釋根據本發明概念的示例性實施例的電壓調節器的運作的圖式，所述電壓調節器根據圖6中所示的第一電源序列、第二電源序列、及控制訊號運作。
圖12是根據本發明概念的示例性實施例的圖1中所示誤差放大器的電路圖。
圖13是根據本發明概念的示例性實施例的圖1中所示誤差放大器的電路圖。
圖14是根據本發明概念的示例性實施例的圖1中所示開關電路的方塊圖。
圖15是根據本發明概念的示例性實施例的包括圖1中所示積體電路及電源管理積體電路的電子裝置的方塊圖。
圖16是根據本發明概念的示例性實施例的包括圖1中所示積體電路及電源管理積體電路的電子裝置的方塊圖。
圖17是根據本發明概念的示例性實施例的包括圖1中所示積體電路及電源管理積體電路的電子裝置的方塊圖。
圖18是根據本發明概念的示例性實施例的包括圖1中所示積體電路及電源管理積體電路的電子裝置的方塊圖。
圖19是根據本發明概念的示例性實施例的電壓調節器的運作的流程圖。
100‧‧‧積體電路/記憶體控制器
110‧‧‧第一通電偵測器/NMOS電晶體/元件
115‧‧‧第二通電偵測器/元件
120‧‧‧邏輯閘電路/元件
125‧‧‧賦能訊號產生器/操作控制訊號產生器/元件
130‧‧‧電壓調節器
131‧‧‧第一節點/第一線
133‧‧‧第二節點/第二線
150‧‧‧開關電路
160、301‧‧‧輸出節點/輸出端子
170‧‧‧節點
180‧‧‧加載區塊
200‧‧‧誤差放大器
300‧‧‧開關電路/第一開關電路
303‧‧‧閘極/閘電極
400‧‧‧開關電路/第二開關電路
500‧‧‧開關電路/第三開關電路
600‧‧‧功率電晶體
601‧‧‧本體/本體電極
800‧‧‧偏電壓產生器
DET1‧‧‧偵測信號/第一偵測信號
DET2‧‧‧偵測信號/第二偵測信號
EN‧‧‧控制訊號/操作控制訊號
GND‧‧‧地
Iload‧‧‧加載電流
NFB‧‧‧負回饋迴路
PON‧‧‧通電訊號/控制訊號
R1、R2‧‧‧電阻器
VB‧‧‧本體電壓
VB1‧‧‧偏電壓/第一偏電壓
VB2‧‧‧偏電壓/第二偏電壓
VFED‧‧‧回饋電壓
VG‧‧‧閘極電壓
VIN1‧‧‧電壓/第一電壓/多電
VIN2‧‧‧電壓/第二電壓/多電源
Vout‧‧‧輸出電壓
VREF‧‧‧參考電壓

Claims (23)

  1. 一種電壓調節器，包括：誤差放大器，用以經由第一節點接收第一電壓作為操作電壓，放大參考電壓與回饋電壓之間的差，並輸出經放大電壓；功率電晶體，連接於第二節點與輸出節點之間，其中經由所述第二節點供應第二電壓；以及開關電路，用以因應於所述第一電壓的第一電源序列、所述第二電壓的第二電源序列、及操作控制訊號來選擇被供應至所述功率電晶體的閘極的閘極電壓的位準及被供應至所述功率電晶體的本體的本體電壓的位準。
  2. 如申請專利範圍第1項所述的電壓調節器，其中所述第一電壓高於所述第二電壓。
  3. 如申請專利範圍第1項所述的電壓調節器，其中當所述第一電壓及所述第二電壓中的一者未被加電時，所述開關電路選擇所述第一電壓與所述第二電壓中較高的一者作為所述閘極電壓及所述本體電壓並將所述功率電晶體的所述閘極自所述誤差放大器的輸出節點斷開。
  4. 如申請專利範圍第1項所述的電壓調節器，其中當所述第一電壓及所述第二電壓二者均被加電且所述操作控制訊號被去能時，所述開關電路選擇所述第一電壓或所述第二電壓作為所述閘極電壓及所述本體電壓並將所述功率電晶體的所述閘極連接至所述誤差放大器的輸出節點。
  5. 如申請專利範圍第1項所述的電壓調節器，其中當所述第一電壓及所述第二電壓二者被加電且所述操作控制訊號被賦能時，所述開關電路選擇所述誤差放大器的輸出電壓作為所述閘極電壓並選擇所述第二電壓作為所述本體電壓。
  6. 如申請專利範圍第5項所述的電壓調節器，其中所述誤差放大器在所述操作控制訊號被賦能時利用所述第一電壓作為所述操作電壓來輸出所述經放大電壓，且在所述操作控制訊號被去能時不使用所述第一電壓作為所述操作電壓。
  7. 如申請專利範圍第1項所述的電壓調節器，其中所述開關電路包括：第一開關電路，連接於所述誤差放大器的輸出節點與所述功率電晶體的所述閘極之間；第二開關電路，連接至所述第一節點、所述第二節點、及所述功率電晶體的所述閘極；以及第三開關電路，連接至所述第一節點、所述第二節點、及所述功率電晶體的所述本體。
  8. 如申請專利範圍第7項所述的電壓調節器，其中所述第一開關電路因應於通電訊號而控制所述誤差放大器的所述輸出節點與所述功率電晶體的所述閘極之間的連接，所述通電訊號是因應於所述第一電源序列及所述第二電源序列而產生，所述第二開關電路因應於所述通電訊號及所述操作控制訊號而控制所述第一節點與所述功率電晶體的所述閘極之間的連接以 及所述第二節點與所述功率電晶體的所述閘極之間的連接，且所述第三開關電路因應於所述通電訊號及所述操作控制訊號而控制所述第一節點及所述第二節點中的任一者與所述功率電晶體的所述本體之間的連接。
  9. 如申請專利範圍第8項所述的電壓調節器，其中所述第一開關電路至所述第三開關電路中的每一者包括邏輯閘電路，所述邏輯閘電路用以處理所述通電訊號及所述操作控制訊號中的至少一個訊號，且所述邏輯閘電路使用所述第一電壓及所述第二電壓中較高的一者作為所述操作電壓。
  10. 如申請專利範圍第1項所述的電壓調節器，其中所述誤差放大器包括：放大器級，具有兩級式閘極-陰極放大器架構，且用以放大所述參考電壓與所述回饋電壓之間的所述差；以及輸出級，具有所述兩級式閘極-陰極放大器架構，且用以將所述經放大電壓自所述放大器級輸出至所述開關電路。
  11. 如申請專利範圍第10項所述的電壓調節器，其中所述輸出級包括：第一回饋迴路，安置於所述第一節點與所述誤差放大器的輸出節點之間的上拉路徑中；以及第二回饋迴路，安置於所述誤差放大器的所述輸出節點與地之間的下拉路徑中。
  12. 如申請專利範圍第11項所述的電壓調節器，其中所述誤差放大器更包括安置於所述誤差放大器的所述輸出節點與所述地之間的第三回饋迴路，且共享所述第二回饋迴路的一部分。
  13. 一種行動裝置，包括：電壓調節器；以及電源管理積體電路，用以經由第一傳輸線供應第一電壓至所述電壓調節器及經由第二傳輸線供應第二電壓至所述電壓調節器，其中所述電壓調節器包括：誤差放大器，用以經由與所述第一傳輸線連接的第一節點接收所述第一電壓作為操作電壓，放大參考電壓與回饋電壓之間的差，並輸出經放大電壓；功率電晶體，連接於與所述第二傳輸線連接的第二節點與所述電壓調節器的輸出節點之間；以及開關電路，用以因應於所述第一電壓的第一電源序列、所述第二電壓的第二電源序列、及操作控制訊號來選擇被供應至所述功率電晶體的閘極的閘極電壓的位準及被供應至所述功率電晶體的本體的本體電壓的位準。
  14. 如申請專利範圍第13項所述的行動裝置，其中所述誤差放大器包括：放大器級，具有兩級式閘極-陰極放大器架構，且用以放大所述參考電壓與所述回饋電壓之間的所述差；以及 輸出級，具有兩級式閘極-陰極放大器架構，且用以將所述經放大電壓自所述放大器級輸出至所述開關電路。
  15. 如申請專利範圍第14項所述的行動裝置，其中所述輸出級包括：第一回饋迴路，安置於所述第一節點與所述誤差放大器的輸出節點之間的上拉路徑中；以及第二回饋迴路，安置於所述誤差放大器的所述輸出節點與地之間的下拉路徑中。
  16. 如申請專利範圍第13項所述的行動裝置，其中所述開關電路包括：第一開關電路，連接於所述誤差放大器的輸出節點與所述功率電晶體的所述閘極之間；第二開關電路，連接至所述第一節點、所述第二節點、及所述功率電晶體的所述閘極；以及第三開關電路，連接至所述第一節點、所述第二節點、及所述功率電晶體的所述本體。
  17. 如申請專利範圍第16項所述的行動裝置，其中所述第一開關電路因應於通電訊號而控制所述誤差放大器的所述輸出節點與所述功率電晶體的所述閘極之間的連接，所述通電訊號是因應於所述第一電源序列及所述第二電源序列而產生，所述第二開關電路因應於所述通電訊號及所述操作控制訊號而控制所述第一節點與所述功率電晶體的所述閘極之間的連接以及所述第二節點 與所述功率電晶體的所述閘極之間的連接，且所述第三開關電路因應於所述通電訊號及所述操作控制訊號而控制所述第一節點及所述第二節點中的任一者與所述功率電晶體的所述本體之間的連接。
  18. 一種行動裝置，包括：記憶體；記憶體控制器，包括電壓調節器；以及電源管理積體電路，用以供應第一電壓及第二電壓至所述電壓調節器且供應第三電壓至所述記憶體，其中所述電壓調節器包括：誤差放大器，用以經由第一節點接收所述第一電壓作為操作電壓，放大參考電壓與回饋電壓之間的差，並輸出經放大電壓；功率電晶體，連接於第二節點與所述電壓調節器的輸出節點之間，所述第二節點接收所述第二電壓；以及開關電路，用以因應於所述第一電壓的第一電源序列、所述第二電壓的第二電源序列、及操作控制訊號來選擇被供應至所述功率電晶體的閘極的閘極電壓的位準及被供應至所述功率電晶體的本體的本體電壓的位準；且所述第一電壓高於所述第二電壓。
  19. 如申請專利範圍第18項所述的行動裝置，其中所述誤差放大器包括： 放大器級，具有兩級式閘極-陰極放大器架構，且用以放大所述參考電壓與所述回饋電壓之間的所述差；以及輸出級，具有所述兩級式閘極-陰極放大器架構，且用以將所述經放大電壓自所述放大器級輸出至所述開關電路。
  20. 如申請專利範圍第19項所述的行動裝置，其中所述開關電路包括：第一開關電路，連接於所述誤差放大器的輸出節點與所述功率電晶體的所述閘極之間；第二開關電路，連接至所述第一節點、所述第二節點、及所述功率電晶體的所述閘極；以及第三開關電路，連接至所述第一節點、所述第二節點、及所述功率電晶體的所述本體。
  21. 一種電壓調節器，包括：功率電晶體，用以輸出所述電壓調節器的輸出電壓；以及開關電路，用以因應於至少一個控制訊號以及第一電壓及第二電壓中的每一電壓的位準而提供所述第一電壓或所述第二電壓至所述功率電晶體的閘極，並因應於所述至少一個控制訊號以及所述第一電壓及所述第二電壓中的每一電壓的所述位準而提供所述第一電壓或所述第二電壓至所述功率電晶體的本體。
  22. 如申請專利範圍第21項所述的電壓調節器，其中所述開關電路包括多個開關電路。
  23. 如申請專利範圍第22項所述的電壓調節器，其中所述多個開關電路中的第一開關電路連接於誤差放大器的輸出節點與所述功率電晶體的所述閘極之間，所述多個開關電路中的第二開關電路連接於所述功率電晶體的所述閘極與在供應所述第一電壓及所述第二電壓時所經由的一對節點之間，且所述多個開關電路中的第三開關電路連接於所述功率電晶體的所述本體與在供應所述第一電壓及所述第二電壓時所經由的所述一對節點之間。
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