TWI685842B - 3t1d sram cell and access method and associated device for sram - Google Patents
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Description
本發明屬於一種隨機存取記憶體的記憶體元件，特別是使用半導體製程技術來實現靜態隨機存取記憶體以及動態隨機存取記憶體，然後實現與其對應的存取電路以及存取系統。The invention belongs to a memory element of a random access memory, in particular, a semiconductor manufacturing technology is used to implement static random access memory and dynamic random access memory, and then implement corresponding access circuits and access systems.
最早使用互補式金屬氧化物半導體製程技術(CMOS process technology)來實現靜態隨機存取記憶體(SRAM)的電晶體數量是六，接著是由五電晶體來實現，再進一步地則是由四電晶體來實現。目前，動態隨機存取記憶體(DRAM)，尤其是指它的電路結構是由一電晶體以及一電容器來組成一儲存細胞(storage cell)，它是使用特殊的半導體製程技術來製作；再者，其所對應的存取電路也較複雜，於是整體的效能不佳。The earliest use of complementary metal oxide semiconductor process technology (CMOS process technology) to achieve static random access memory (SRAM) transistors is six, followed by five transistors, and further by four Crystal to achieve. At present, dynamic random access memory (DRAM), especially its circuit structure is composed of a transistor and a capacitor to form a storage cell (storage cell), which is made using a special semiconductor process technology; The corresponding access circuit is also more complicated, so the overall performance is not good.
本案的發明人已將本發明的基礎知識發表在臺灣的期刊，以下提供各期刊的篇名、刊名、卷期以及出版年月： 「Logic Gate Design發展平臺，新電子科技，234期，2005/09」； 「Logic Gate Design 發展平臺(2)，新電子科技，235期，2005/10」； 「Logic Gate Design 發展平臺(3)，新電子科技，237期，2005/12」； 「擴展脈波觸發器及ADS模擬技術，電子與電腦，87期，2006/07」； 「記憶體設計探索，電子與電腦，90期，2006/10」； 「善用CMOS特性 3T SRAM技術難題有解，新電子科技，2012/5」。The inventor of this case has published the basic knowledge of the present invention in a Taiwanese journal. The titles, journal titles, issue dates and publication dates of each journal are provided below: "Logic Gate Design Development Platform, New Electronic Technology, Issue 234, 2005/09"; "Logic Gate Design Development Platform (2), New Electronics Technology, Issue 235, 2005/10"; "Logic Gate Design Development Platform (3), New Electronic Technology, Issue 237, 2005/12"; "Extended Pulse Trigger and ADS Simulation Technology, Electronics and Computers, Issue 87, 2006/07"; "Exploration of Memory Design, Electronics and Computers, Issue 90, 2006/10"; "Good use of CMOS features" 3T SRAM technical problems are solved, new electronic technology, 2012/5".
本案的發明人也表示本發明所要申請保護的技術細節皆未被揭露於上述的已公開文件；詳言之，已公開文件僅揭露相關的基本概念以及輪廓，在尚未揭露更下位的技術細節之前，以及在本發明更加詳細地描述相關的技術內容之前，本領域的技藝人士很難從先前技術來得知本發明所揭露的技術內容，也很難在理解先前技術之後而能輕易地實現本發明的技術細節。The inventor of this case also stated that none of the technical details to be applied for protection of the present invention were disclosed in the above-mentioned published documents; in particular, the published documents only disclosed the relevant basic concepts and outlines, before the lower-level technical details were disclosed. , And before the present invention describes related technical content in more detail, it is difficult for those skilled in the art to know the technical content disclosed by the present invention from the prior art, and it is difficult to easily implement the present invention after understanding the prior art Technical details.
本發明使用標準的半導體製程技術來製作DRAM，它的電路結構是由一電晶體以及一二極體來組成(consisting of)，並且使用該二極體的空乏區電容(depletion capacitance)來形成一電容器；再者，它會搭配SRAM所對應的存取電路，於是可提升整體的效能。The present invention uses standard semiconductor process technology to make DRAM, its circuit structure is composed of a transistor and a diode, and uses the depletion capacitance of the diode to form a Capacitor; In addition, it will be matched with the access circuit corresponding to SRAM, which can improve the overall performance.
本發明是為了提高SRAM的集積密度而減少電晶體數量，也期望能在標準的CMOS製程技術中由三電晶體來實現，並且克服儲存狀態的穩定性以及降低記憶體的功率消耗，然後實現相關的電路，最終則是實現與其對應的存取電路以及存取系統。The present invention is to improve the packing density of SRAM and reduce the number of transistors. It is also expected that it can be realized by triple transistors in the standard CMOS process technology, and overcome the stability of the storage state and reduce the power consumption of the memory. The final circuit is to realize the corresponding access circuit and access system.
在個人電腦(Personal Computer)的主機板，由於DRAM在資料讀取的作業期間內會大幅地增加存取時間，另外，在更新(refresh)記憶體的作業期間內也可能增加存取時間；因此，中央處理器(Central Processing Unit, CPU)不能即時從DRAM取得資料，於是CPU的操作指令在資料讀取指令之後就被迫停止。解決的方法是切換執行緒(threads)，或是在CPU增加快取記憶體的空間(space of cache memory)，或是使用更多階層的快取記憶體。本發明所要解決的問題之一即是使得SRAM能夠取代DRAM，或大幅增強DRAM效能，並減少快取記憶體階層。On the main board of a personal computer (Personal Computer), the access time may be greatly increased during the operation of data reading. In addition, the access time may be increased during the operation of refreshing the memory; therefore Since the central processing unit (CPU) cannot obtain data from the DRAM in real time, the operation instructions of the CPU are forced to stop after the data reading instructions. The solution is to switch threads, or increase the space of cache memory in the CPU, or use more levels of cache memory. One of the problems to be solved by the present invention is to enable SRAM to replace DRAM, or to greatly enhance DRAM performance, and reduce the cache memory hierarchy.
在個人電腦的主機板，CPU具有快取記憶體，其硬體電路是使用SRAM。本發明另一個所要解決的問題即是使用此技術來實現快取記憶體則能減小布局面積(layout area)以及降低功率消耗。On the motherboard of a personal computer, the CPU has cache memory, and its hardware circuit uses SRAM. Another problem to be solved by the present invention is that using this technology to implement cache memory can reduce the layout area and reduce power consumption.
本發明所能解決的問題不以上述內容為限，本領域的技藝人士將會明白此技術的優點以及其特性將可使用在未來的相關產品，或是取代先前相關的記憶體產品。The problems that can be solved by the present invention are not limited to the above content. Those skilled in the art will understand the advantages and characteristics of this technology and will be able to use it in future related products or replace the previous related memory products.
以下的文字說明配合其所對應的圖式，相關的實施例是作為解釋本發明的創新技術而能依此實現的基礎模型，並非代表或限制所能實現本發明的唯一實施例。為了提供本發明的創新技術，實施方式會包含具體的細節來使得本領域的通常知識者可以理解；然而，本領域的技藝人士將會明白在不採用該等具體細節的情況下也能實現本發明。在描述某些實施例時，對於熟知的結構以及元件則使用方塊圖來表示，這是為了避免偏離本發明的創新概念。The following text describes the corresponding embodiments in conjunction with the corresponding drawings. The related embodiments are the basic models that can be implemented according to the innovative technology of the present invention, and do not represent or limit the only embodiments that can implement the present invention. In order to provide the innovative technology of the present invention, the embodiments will include specific details to make it understandable to those of ordinary skill in the art; however, those skilled in the art will understand that the present invention can be implemented without adopting such specific details. invention. In describing certain embodiments, well-known structures and elements are represented by block diagrams, in order to avoid departing from the innovative concept of the present invention.
本文使用的詞語「示例性的」，其意謂為用「作示例、實例或說明的」。本文描述為「示例性」，其任何實施例皆不應被解釋為比其他實施例更佳或更有利。本文引用「階層式電路(Hierarchical Circuit)」來描述各個電路示意圖以及方塊圖，此為電子電路以及積體電路領域中所熟悉的設計方法；其中，「終端點(terminal point)」的定義是供應電壓的終端點，或是經由連接或耦接至該終端點；其中，「節點(node)」的定義是供應電壓以及任一信號在本電路所屬的階層與上一階層、上幾個階層或第一階層之間將有可能進行耦接。詳言之，當下所述的電路是階層式電路的其中一個階層，在該階層之外則是可以耦接其它元件或電路，並且在完成耦接之後，當下所述的電路就成為次一階層；除此之外，不同的電路示意圖之間雖然也會使用相同的節點名稱，但是也將有可能進行耦接。本文使用「連接點(connective point)」來表示其為電子元件或電子電路之間進行實體連接的金屬接點。The word "exemplary" used herein means "used as an example, instance, or illustration." This document is described as "exemplary," and any embodiment thereof should not be construed as better or more advantageous than other embodiments. This article refers to "Hierarchical Circuit" to describe each circuit schematic and block diagram. This is a familiar design method in the field of electronic circuits and integrated circuits; where the definition of "terminal point" is for supply The terminal point of the voltage, or is connected or coupled to the terminal point; wherein, "node (node)" is defined as the supply voltage and any signal in the circuit belongs to the level and the previous level, the upper level or There will be possible coupling between the first class. In detail, the current circuit is one of the layers of the hierarchical circuit. Outside this layer, it can be coupled to other components or circuits. After the coupling is completed, the current circuit becomes the next level In addition, although different circuit diagrams will also use the same node name, it will also be possible to couple. This article uses "connective point" to indicate that it is a metal contact that physically connects between electronic components or electronic circuits.
以下介紹本發明在電晶體階層設計(transistor-level design)所使用的電晶體的電路符號，電晶體的結構是屬於金屬氧化物半導體場效應電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor, MOSFET)，這又細分成N型MOSET以及P型MOSET，在以下表示成「NMOS」以及「PMOS」。具有4個節點的MOSFET的電路符號，包含源極(Source, S)、汲極(Drain, D)、閘極(Gate, G)以及基極(Bulk, B)，並且源極有箭頭圖示，或者無箭頭圖示來表示源極的方向是可直接推斷的；具有3個節點的MOSFET的電路符號，包含源極、汲極以及閘極，並且源極有箭頭圖示，或者無箭頭圖示來表示源極的方向是可直接推斷的，其中，無顯示的基極是表示基極與源極直接連接。由於CMOS製程技術又分為P型基體(P-type substrate)以及N型基體(N-type substrate)，而且通常是使用P型基體，所以，上述的NMOS元件以及PMOS元件在使用N型基體之時則要將NMOS元件轉成PMOS元件，並且將PMOS元件轉成NMOS元件；除此之外，也要轉換電源終端點以及接地終端點的極性，像是將接地終端點轉成電源終端點。The following describes the circuit symbols of the transistor used in the transistor-level design of the present invention. The structure of the transistor is a metal-oxide semiconductor field-effect transistor (Metal-Oxide-Semiconductor Field-Effect Transistor, MOSFET) ), which is further subdivided into N-type MOSET and P-type MOSET, hereinafter referred to as "NMOS" and "PMOS". Circuit symbol of MOSFET with 4 nodes, including source (Source, S), drain (Drain, D), gate (Gate, G) and base (Bulk, B), and the source has arrow icon , Or no arrow to indicate the direction of the source can be directly inferred; the circuit symbol of the MOSFET with 3 nodes, including the source, the drain and the gate, and the source has an arrow, or no arrow The direction of showing the source is directly inferrable, and the base without display means that the base is directly connected to the source. Since the CMOS process technology is further divided into a P-type substrate and an N-type substrate, and usually a P-type substrate is used, the above-mentioned NMOS device and PMOS device are using an N-type substrate It is necessary to convert the NMOS element into a PMOS element and the PMOS element into an NMOS element. In addition, the polarity of the power terminal point and the ground terminal point must also be converted, such as converting the ground terminal point into the power terminal point.
靜態隨機存取記憶體細胞：Static random access memory cells:
靜態隨機存取記憶體細胞(Static Random-Access Memory cell)在以下表示成「SRAM cell」，也是隨機存取記憶體的記憶體元件。Static random access memory cells (Static Random-Access Memory cells) are hereinafter referred to as "SRAM cells", which are also memory elements of random access memory.
以下參考圖 1，SRAM cell 100是在電晶體階層設計之下由五電晶體來組合而成，在以下表示成「5T SRAM cell」。M1至M5是MOSFET，分別是第一至第五電晶體，其中，M1, M4, M5是NMOS，M2, M3是PMOS。該等電晶體形成一儲存細胞(storage cell) ，並且 M1也被稱為存取電晶體(access transistor)。
一輸入或輸出節點：位元線(Bit Line)在以下表示成「BL」，這是一資料節點，用於輸入或輸出一位元的資料值。
一輸入節點：字組線(Word Line)在以下表示成「WL」，這是一位址節點，用於控制寫入或讀取該位元的資料值。
一輸入節點：細胞的供應電壓(supply voltage of cell)在以下表示成「Vcell」，這是一細胞電源終端點，用於接受適合的電壓來進行寫入作業或讀取作業。Referring to FIG. 1 below,
5T SRAM cell 100包含一資料傳輸節點，一傳輸控制節點，一細胞電源終端點，一接地終端點，一第一電晶體，一第二電晶體，一第三電晶體，一第四電晶體，一第五電晶體。該記憶體元件的連接網路(wiring net)如圖 1所示，並且是先前技術，在此不加詳述。
5T SRAM cell是習以為知的記憶體元件，其中，M2, M4組成一第一反相器(inverter)，M3, M5組成一第二反相器，該第一反相器與該第二反相器以回授的連接方法來閂鎖資料。更詳細的說明可參考期刊論文「記憶體設計探索，電子與電腦，90期，2006/10」。5T SRAM cell is a well-known memory device. Among them, M2 and M4 form a first inverter, and M3 and M5 form a second inverter. The first inverter and the second inverter The phase device uses the feedback connection method to latch the data. For a more detailed explanation, please refer to the journal article "Exploration of Memory Design, Electronics and Computers, Issue 90, 2006/10".
以下參考圖 2，SRAM cell 100是在電晶體階層設計之下由四電晶體來組合而成，在以下表示成「4T SRAM cell」。M1至M4是MOSFET，分別是第一至第四電晶體，其中，M1, M4是NMOS，M2, M3是PMOS。其餘節點如同前文的描述。Referring to FIG. 2 below, the
4T SRAM cell 100包含一資料傳輸節點，一傳輸控制節點，一細胞電源終端點，一接地終端點，一第一電晶體，一第二電晶體，一第三電晶體，一第四電晶體。該記憶體元件的連接網路如圖 2所示，並且是先前技術，在此不加詳述。The
4T SRAM cell是一單軌且強健的記憶體(Single-Rail-and-Robust Memory)，意即某一邏輯準位具強穩定性，另一邏輯準位具弱穩定性。4T SRAM cell的記憶能力是依賴電晶體的洩漏電流(leakage current)。當M3被截止(cut off)之時，在M3的源極與汲極之間仍然會有洩漏電流，該電流從M1的汲極流向源極，最終經由BL而流至該接地終端點；除此之外，也有M1的汲極與基極之間的二極體逆向電流(reverse current of diode)，簡稱基極電流，用來穩定該位元的資料值。當M1被截止之時，M1的洩漏電流以及基極電流與M3的工作電流形成一第一電流路徑，該第一電流路徑可以等效成一第一反相器；M4的工作電流與M2的工作電流形成一第二電流路徑，並且M4受到動態控制，將會有強壯的下拉電流(strong pull-low current)，該第二電流路徑可以等效成一第二反相器；該第一反相器與該第二反相器以回授的連接方法來閂鎖資料。更詳細的說明可參考期刊論文「記憶體設計探索，電子與電腦，90期，2006/10」。4T SRAM cell is a single-track and robust memory (Single-Rail-and-Robust Memory), which means that one logic level has strong stability and the other logic level has weak stability. The memory capacity of the 4T SRAM cell depends on the leakage current of the transistor. When M3 is cut off, there will still be leakage current between the source and the drain of M3. This current flows from the drain of M1 to the source, and finally to the ground terminal via BL; except In addition, there is also a reverse current of diode between the drain and base of M1 (base current for short), which is used to stabilize the data value of the bit. When M1 is turned off, the leakage current and base current of M1 and the working current of M3 form a first current path, which can be equivalent to a first inverter; the working current of M4 and the work of M2 The current forms a second current path, and M4 is dynamically controlled to have a strong pull-low current. The second current path can be equivalent to a second inverter; the first inverter The feedback is used to latch the data with the second inverter. For a more detailed explanation, please refer to the journal article "Exploration of Memory Design, Electronics and Computers, Issue 90, 2006/10".
以下參考圖 3，SRAM cell 100是在電晶體階層設計之下由三電晶體以及一電阻器(resistor)來組合而成，在以下表示成「3T1R SRAM cell」。M1至M3是MOSFET，分別是第一至第三電晶體，其中，M1是NMOS，M2, M3是PMOS。R1是一電阻器，該電阻器包含第一連接點以及第二連接點。該等電晶體以及該電阻器形成一儲存細胞。其餘節點如同前文的描述。Referring to FIG. 3 below, the
3T1R SRAM cell 100包含一資料傳輸節點，一傳輸控制節點，一細胞電源終端點，一接地終端點，一第一電晶體，一第二電晶體，一第三電晶體，一第一電阻器。該記憶體元件的連接網路如圖 3所示，並且是先前技術，在此不加詳述。The
3T1R SRAM cell的記憶能力是不止於依賴電晶體的洩漏電流來穩定該位元的資料值，更要使得R1的阻抗值能夠配合M2的動態變化；由於M2在導通(turn on)期間會有很低的阻抗值，而且在截止期間會有很高的阻抗值，所以R1的阻抗值不可太高，也不可太低。由於標準的CMOS製程技術很難去製造高阻抗值的電阻器，因此，3T1R SRAM cell在標準的製程技術之下是難以實現的記憶體元件。當M1被導通之時，該儲存細胞將會迅速失去資料閂鎖的能力。當M1被截止之時，M1的洩漏電流以及基極電流與M3的工作電流形成一第一電流路徑，該第一電流路徑可以等效成一第一反相器；流過R1的電流與M2的工作電流形成一第二電流路徑，並且會有中等的下拉電流(middle pull-low current)，該第二電流路徑可以等效成一第二反相器；該第一反相器與該第二反相器以回授的連接方法來閂鎖資料。更詳細的說明可參考期刊論文「善用CMOS特性 3T SRAM技術難題有解，新電子科技，2012/5」。The memory capacity of the 3T1R SRAM cell is not only dependent on the leakage current of the transistor to stabilize the data value of the bit, but also to make the impedance value of R1 can match the dynamic change of M2; because M2 will have a very great during turn on The impedance value is low, and there will be a high impedance value during the cut-off period, so the impedance value of R1 should not be too high or too low. Because standard CMOS process technology is difficult to manufacture high-impedance resistors, 3T1R SRAM cell is a difficult-to-implement memory device under standard process technology. When M1 is turned on, the storage cell will quickly lose the ability to latch data. When M1 is turned off, the leakage current of M1 and the base current and the working current of M3 form a first current path, which can be equivalent to a first inverter; the current flowing through R1 and the current of M2 The working current forms a second current path, and there will be a middle pull-low current. The second current path may be equivalent to a second inverter; the first inverter and the second inverter The phase device uses the feedback connection method to latch the data. For a more detailed explanation, please refer to the journal article "Proper Use of CMOS Features "Solving 3T SRAM Technical Problems, New Electronics Technology, 2012/5".
本發明的第一實施例：以下參考圖 4，SRAM cell 100是在電晶體階層設計之下由三電晶體以及一二極體(diode)來組合而成，在以下表示成「3T1D SRAM cell」。M1至M3是MOSFET，分別是第一至第三電晶體，其中，M1是NMOS，M2, M3是PMOS。D1是一二極體，包含陽極(anode)以及陰極(cathode)，陽極在以下稱為第一連接點，陰極在以下稱為第二連接點。其餘節點如同前文的描述。First embodiment of the present invention: With reference to FIG. 4 below,
3T1D SRAM cell 100包含一資料傳輸節點，一傳輸控制節點，一細胞電源終端點，一接地終端點，一第一電晶體，一第二電晶體，一第三電晶體，一第一二極體。
該第一電晶體的連接網路如後：源極耦接該資料傳輸節點：閘極耦接該傳輸控制節點：汲極連接該第二電晶體的閘極以及該第三電晶體的汲極：基極連接該接地終端點。
該第二電晶體的連接網路如後：源極連接該細胞電源終端點：閘極連接該第一以及第三電晶體的汲極：汲極連接該第三電晶體的閘極以及該第一二極體的第二連接點。
該第三電晶體的連接網路如後：源極連接該細胞電源終端點：閘極連接該第二電晶體的汲極以及該第一二極體的第二連接點：汲極連接該第一電晶體的汲極以及該第二電晶體的閘極。
該第一二極體的連接網路如後：第一連接點連接該接地終端點：第二連接點連接該第二電晶體的汲極以及該第三電晶體的閘極。The
3T1D SRAM cell的電器特性不同於上述5T SRAM cell、4T SRAM cell以及3T1R SRAM cell，這迥異的特性來自於該第一二極體；其中，D1的連接網路會產生逆向電流，然而此電流值很微小，甚至會受到溫度影響。M2, M3要隨著D1的逆向電流而進行調整，並且要調整特殊的製程參數，像是增加閘極氧化層(gate oxide)的厚度，或者使用另一標準的製程技術，即是改變電晶體型態(transistor type)，像是使用高臨界電壓(threshold voltage)的電晶體。更進一步地，基於M2, M3的調整方式而一併調整M1之後則會降低單一細胞的功率消耗。當M1被導通之時，該儲存細胞將會迅速失去資料閂鎖的能力。當M1被截止之時，M1的洩漏電流以及基極電流與M3的工作電流形成一第一電流路徑，該第一電流路徑可以等效成一第一反相器；D1的逆向電流與M2的工作電流形成一第二電流路徑，並且僅有微弱的下拉電流(weak pull-low current)，該第二電流路徑可以等效成一第二反相器；該第一反相器與該第二反相器以回授的連接方法來閂鎖資料。The electrical characteristics of the 3T1D SRAM cell are different from the above 5T SRAM cell, 4T SRAM cell and 3T1R SRAM cell. The very different characteristics come from the first diode; where the D1 connection network will generate a reverse current, but this current value Very small, even affected by temperature. M2, M3 should be adjusted with the reverse current of D1, and special process parameters should be adjusted, such as increasing the thickness of the gate oxide layer (gate oxide), or using another standard process technology, that is, changing the transistor Transistor types, such as transistors that use a high threshold voltage. Furthermore, after adjusting M1 based on the adjustment methods of M2 and M3, the power consumption of a single cell will be reduced. When M1 is turned on, the storage cell will quickly lose the ability to latch data. When M1 is turned off, the leakage current and base current of M1 and the working current of M3 form a first current path, which can be equivalent to a first inverter; the reverse current of D1 works with M2 The current forms a second current path, and there is only a weak pull-low current. The second current path can be equivalent to a second inverter; the first inverter and the second inverter The device uses the feedback connection method to latch the data.
CMOS製程技術可以製造多種二極體型態(diode type)，像是「n+/p-well」、「p+/n-well」、「n-well/p-sub」以及「ESD」；其中，D1有布局面積的限制，並且也要匹配M2, M3隨著溫度變化而產生的電流變異，所以在一般的條件下所使用的二極體型態是「n+/p-well」，這可得到較小的布局面積以及較佳的穩定性。另外，在不限制D1的布局面積的條件下而使用變容二極體(varactor)則可承受較高的操作溫度。本領域的技藝人士可經由本發明之教示而得知在不限制布局面積的條件下則能串聯或並聯不同特性的二極體、電容器、電阻器或其它具有洩漏電流的元件。CMOS process technology can produce a variety of diode types (diode types), such as "n+/p-well", "p+/n-well", "n-well/p-sub" and "ESD"; among them, D1 has a limited layout area, and also must match the current variation of M2 and M3 with temperature changes, so the diode type used under general conditions is "n+/p-well", which can be obtained Smaller layout area and better stability. In addition, the use of varactors can withstand higher operating temperatures without limiting the layout area of D1. Those skilled in the art can learn from the teachings of the present invention that diodes, capacitors, resistors or other components with leakage current can be connected in series or in parallel without restricting the layout area.
本發明的第二實施例：以下參考圖 5，SRAM cell 100是在電晶體階層設計之下由三電晶體以及一電容器(capacitor)來組合而成，在以下表示成「3T1C SRAM cell」。這裡要特別注意到這是使用絕緣體上矽(Silicon-On-Insulator, SOI)的製程技術才能更容易實現，並且其所製造的電晶體沒有基極。M1至M3是MOSFET，分別是第一至第三電晶體，其中，M1是NMOS，M2, M3是PMOS。C1是一電容器，包含第一連接點以及第二連接點。其餘節點如同前文的描述。The second embodiment of the present invention: With reference to FIG. 5 below, the
3T1C SRAM cell 100包含一資料傳輸節點，一傳輸控制節點，一細胞電源終端點，一接地終端點，一第一電晶體，一第二電晶體，一第三電晶體，一第一電容器。連接網路可以對照上述的3T1D SRAM cell 100，在此不再贅述。The
3T1C SRAM cell的記憶能力在於SOI製程技術會有更低的洩漏電流，因此，降低C1的氧化層的厚度即可增加直接穿透電流(direct tunneling current)，這樣的調整即是匹配該等電晶體的洩漏電流與該電容器的直接穿透電流，如同3T1D SRAM cell的電器特性。當M1被截止之時，M1的洩漏電流與M3的工作電流形成一第一電流路徑，該第一電流路徑可以等效成一第一反相器；C1的直接穿透電流與M2的工作電流形成一第二電流路徑，該第二電流路徑可以等效成一第二反相器，並且僅有微弱的下拉電流；該第一反相器與該第二反相器以回授的連接方法來閂鎖資料。本領域的技藝人士經由上述之全部示例性說明即知電晶體型態以及電晶體參數可搭配二極體型態以及二極體參數而針對效能優化、最小面積或最小功率消耗進行設計；當然也能從電晶體型態以及電晶體參數搭配電容器型態以及電容器參數進行設計。The memory capacity of the 3T1C SRAM cell is that the SOI process technology will have a lower leakage current. Therefore, reducing the thickness of the C1 oxide layer can increase the direct tunneling current. Such adjustment is to match these transistors. The leakage current and the direct penetration current of the capacitor are like the electrical characteristics of the 3T1D SRAM cell. When M1 is turned off, the leakage current of M1 and the working current of M3 form a first current path, which can be equivalent to a first inverter; the direct penetration current of C1 forms the working current of M2 A second current path, the second current path can be equivalent to a second inverter, and only a weak pull-down current; the first inverter and the second inverter are latched by a feedback connection method Lock information. Those skilled in the art can understand that the transistor type and transistor parameters can be matched with the diode type and diode parameters to design for performance optimization, minimum area or minimum power consumption through all the above exemplary descriptions; of course Can be designed from the transistor type and transistor parameters with the capacitor type and capacitor parameters.
根據上述的各記憶體元件的電器特性，在此進一步地說明關於SRAM cell所能接受的工作電壓(working voltage)，區分為常態電壓(normal voltage)、寫入電壓(writing voltage)、讀取電壓(reading voltage)以及待機電壓(standby voltage)；常態電壓用於沒有進行資料存取之時來保持記憶體元件的儲存狀態；寫入電壓用於資料被寫進記憶體元件之時來減小狀態轉換時間；讀取電壓用於資料自記憶體元件讀出之時來增強信號強度；待機電壓可以降低功率消耗。5T SRAM cell、4T SRAM cell以及3T1R SRAM cell所能接受的工作電壓的準位如後：讀取電壓高於或等於常態電壓，常態電壓高於或等於寫入電壓，寫入電壓高於或等於待機電壓。3T1D SRAM cell以及3T1C SRAM cell是完全依賴電晶體的洩漏電流來保持記憶體元件的儲存狀態，因此工作電壓不能很低，否則沒有足夠的洩漏電流來保持記憶體元件的儲存狀態，但是在進行資料寫入之時就要破壞記憶體元件的儲存狀態，所以能接受的工作電壓的準位如後：讀取電壓高於或等於常態電壓，常態電壓高於或等於待機電壓，待機電壓高於或等於寫入電壓。圖 24是一示例性的電壓波形圖，顯示3T1D SRAM cell在寫入期間、保持期間以及讀取期間的儲存狀態。本領域的技藝人士可輕易地將上述的記憶體元件經由簡單的改變來完成雙埠存取(dual-port access)，像是額外地增加一資料傳輸節點、一傳輸控制節點以及一電晶體，該電晶體也是存取電晶體。Based on the electrical characteristics of each memory element described above, the working voltage acceptable to the SRAM cell is further described here, which is divided into a normal voltage, a writing voltage, and a reading voltage (reading voltage) and standby voltage (standby voltage); normal voltage is used to maintain the storage state of the memory device when no data is accessed; the write voltage is used to reduce the state when data is written into the memory device Conversion time; the reading voltage is used to enhance the signal strength when the data is read from the memory device; the standby voltage can reduce the power consumption. The acceptable operating voltage levels of 5T SRAM cell, 4T SRAM cell and 3T1R SRAM cell are as follows: the read voltage is higher than or equal to the normal voltage, the normal voltage is higher than or equal to the write voltage, and the write voltage is higher than or equal to Standby voltage. The 3T1D SRAM cell and 3T1C SRAM cell are completely dependent on the leakage current of the transistor to maintain the storage state of the memory element, so the operating voltage cannot be very low, otherwise there is not enough leakage current to maintain the storage state of the memory element, but data is being processed The storage state of the memory device is destroyed when writing, so the acceptable working voltage level is as follows: the reading voltage is higher than or equal to the normal voltage, the normal voltage is higher than or equal to the standby voltage, and the standby voltage is higher than or Equal to write voltage. FIG. 24 is an exemplary voltage waveform diagram showing the storage state of the 3T1D SRAM cell during the writing period, holding period, and reading period. A person skilled in the art can easily complete the dual-port access by simply changing the above-mentioned memory device, such as additionally adding a data transmission node, a transmission control node and a transistor, The transistor is also an access transistor.
細胞存取及保持：Cell access and maintenance:
細胞存取及保持(Cell Access and Hold)是一種存取電路，其中包含保持電路，介於前述的記憶體元件與記憶體傳輸介面之間，用於將一位元值(bit value)寫進去前述的記憶體元件，或者將一位元值從前述的記憶體元件讀出來；除此之外，根據前述的記憶體元件的電器特性來保持已儲存在前述的記憶體元件的該位元值。Cell access and hold (Cell Access and Hold) is an access circuit, which contains a hold circuit between the aforementioned memory element and the memory transmission interface, used to write a bit value (bit value) into it The aforementioned memory element, or read a one-bit value from the aforementioned memory element; otherwise, the bit value stored in the aforementioned memory element is maintained according to the electrical characteristics of the aforementioned memory element .
本發明的第三實施例：以下參考圖 6，這是示例性的電路圖，細胞存取及保持300是混合電晶體階層設計、邏輯閘階層設計(gate-level design)以及功能方塊圖(function block)而形成的電路圖。M1至M2是MOSFET，分別是第一至第二電晶體，其中，M1是NMOS，M2是PMOS。Tri1是三態閘；Not1是反閘。
SPT4_SRAM 301是功能方塊圖，用於偵測BL，當BL從低電壓約略提升到高電壓之時，將會迅速地輸出一種軌對軌形式的高電壓，這將在後文詳細說明；其中，Goad是第一輸入連接點，Width是第一輸出連接點，pull是第二輸出連接點。
一輸入節點：細胞寫入(Cell Write)在以下表示成「CWr」，這是一控制節點，用於啟動細胞寫入的功能，並且改變前述的記憶體元件的儲存狀態。
一輸入節點：細胞保持(Cell Hold)在以下表示成「CHd」，這是一控制節點，用於啟動細胞保持的功能，並且維持前述的記憶體元件的儲存狀態。
一輸入節點：位元至細胞(Bit To Cell)在以下表示成「BTC」，這是一資料節點，用於將一位元值寫進去前述的記憶體元件。
一輸出節點：位元至資料(Bit To Data)在以下表示成「BTD」，這是一資料節點，用於將一位元值從前述的記憶體元件讀出來。
其餘節點如同前文的描述。The third embodiment of the present invention: The following refers to FIG. 6, which is an exemplary circuit diagram. The cell access and
以下的動作手段將會配合圖式來說明該等電子元件如何聯合起來完成細胞寫入的功能：CWr致能(enable)Tri1；BTC將一位元值送至Tri1；Tri1將該位元值同時轉送至BL以及SPT4_SRAM 301的Goad；當SPT4_SRAM 301的Goad已偵測到在其觸發準位以上的高電壓時，便會立即將SPT4_SRAM 301的pull降低到低電壓來驅動M2，在M2導通之後則向BL提供更強壯的高電壓來穩定前述的SRAM cell 100的儲存狀態，再者，此舉可以減小寫入時間。在此要特別強調這是較佳的實施例，本領域的技藝人士可知該等電子元件可以依據實際的設計規格而與細胞讀取電路分離，然後進行耦接，並且配置相應的數量。另外，在此要特別地說明關於細胞存取及保持300的M2，該電晶體對於5T/4T SRAM cell不是必須存在的元件，但是，對於3T1R/3T1D/3T1C SRAM cell則是必須存在的元件，這是因為前述的記憶體元件有可能受到鄰近寫入(neighborhood writing)的影響而改變儲存狀態，這是3T1R/3T1D/3T1C SRAM cell與5T/4T SRAM cell之間在電器特性上的最大差異。The following action methods will be used in conjunction with the diagram to explain how these electronic components can be combined to complete the function of cell writing: CWr enables Tri1; BTC sends a single bit value to Tri1; Tri1 simultaneously sets the bit value Forward to BL and God of
以下的動作手段將會配合圖式來說明該等電子元件如何聯合起來完成細胞讀取的功能：在前述的SRAM cell 100的WL致能前述的SRAM cell 100的M1之後，前述的SRAM cell 100的儲存狀態會送往BL；SPT4_SRAM 301的Goad持續接收BL，並且將該儲存狀態從SPT4_SRAM 301的Width轉送至BTD，其中，Not1的作用如同緩衝器；當SPT4_SRAM 301的Goad已偵測到在其觸發準位以上的高電壓時，便會立即將SPT4_SRAM 301的pull降低到低電壓來驅動M2，在M2導通之後則向BL提供更強壯的高電壓來穩定前述的SRAM cell 100的儲存狀態。在此要特別強調這是較佳的實施例，本領域的技藝人士可知該等電子元件可以依據實際的設計規格而與細胞寫入電路分離，然後進行耦接，並且配置相應的數量。另外，在此要特別地說明關於細胞存取及保持300的M2，該電晶體對於5T/4T SRAM cell不是必須存在的元件，但是，對於3T1R/3T1D/3T1C SRAM cell則是必須存在的元件，這是因為前述的記憶體元件有可能受到鄰近讀取(neighborhood reading)的影響而改變儲存狀態，也有可能發生破壞性讀出(destructive readout)，這是3T1R/3T1D/3T1C SRAM cell與5T/4T SRAM cell之間在電器特性上的最大差異。The following action methods will be used in conjunction with the diagram to illustrate how these electronic components can be combined to complete the function of cell reading: After the WL of the
以下的動作手段將會配合圖式來說明該等電子元件如何聯合起來完成細胞保持的功能：CHd驅動M1；在M1導通之後則使得BL的電壓準位維持在低電壓，並且使得前述的SRAM cell 100的M1的洩漏電流可以到達接地終端點。在此要特別強調這是較佳的實施例，本領域的技藝人士可知該等電子元件可以依據實際的設計規格而與細胞存取電路分離，然後進行耦接，並且配置相應的數量。另外，在此要特別地說明關於細胞存取及保持300的M1，該電晶體對於前述的記憶體元件是必須存在的元件，這是因為前述的記憶體元件可以實現資料儲存的關鍵技術就是經由電晶體的洩漏電流來維持儲存狀態；對於5T SRAM cell，M1可以增強進入待機之後的穩定性；對於4T/3T1R/3T1D/3T1C SRAM cell，M1是必須存在的元件。本領域的技藝人士可以理解本發明不必限制CHd的信號波形，其中，較簡單的實施例是持續驅動M1，但是在儲存狀態不會被立刻破壞的情況下，也可輕易地改成間歇驅動M1，甚至可以根據實際的狀況而驅動M1。The following action means will illustrate how these electronic components can be combined to complete the cell retention function: CHd drives M1; after M1 is turned on, the BL voltage level is maintained at a low voltage, and the aforementioned SRAM cell The leakage current of 100 M1 can reach the ground terminal point. It is particularly emphasized here that this is the preferred embodiment. Those skilled in the art can know that these electronic components can be separated from the cell access circuit according to the actual design specifications, and then coupled, and configured with the corresponding number. In addition, the M1 about cell access and
細胞存取及保持300的電路包含但不限於一第一控制節點，一第二控制節點，一第一資料節點，一第二資料節點，一資料傳輸節點，一電源終端點，一接地終端點，一第一三態閘，一第一反閘，一第一功能電路，一第一電晶體，一第二電晶體。The circuit of the cell access and
以下的步驟將會說明如何進行細胞寫入作業以及細胞保持作業。 初始步驟，該第一控制節點維持除能(disable)細胞寫入的功能，該第二控制節點維持致能細胞保持的功能。此時是在細胞保持的工作階段，其中，該第二控制節點驅動該第一電晶體來完成細胞保持作業。 第一步驟，該第二控制節點先除能細胞保持的功能，然後該第一控制節點致能細胞寫入的功能。此後就是在細胞寫入的工作階段。 第二步驟，該第一資料節點的資料值將會傳送至該資料傳輸節點，然後完成細胞寫入作業。 第三步驟，該第一控制節點先除能細胞寫入的功能，然後該第二控制節點致能細胞保持的功能。此後就是在細胞保持的工作階段。The following steps will explain how to perform the cell writing operation and the cell holding operation. In the initial step, the first control node maintains the function of disabling cell writing, and the second control node maintains the function of enabling cell retention. This is the working phase of cell maintenance, in which the second control node drives the first transistor to complete the cell maintenance operation. In the first step, the second control node first disables the function maintained by the cell, and then the first control node enables the function written by the cell. Since then it is in the working stage of cell writing. In the second step, the data value of the first data node will be transmitted to the data transmission node, and then the cell writing operation is completed. In the third step, the first control node first disables the function written by the cell, and then the second control node enables the function maintained by the cell. Since then it is in the working phase of cell maintenance.
以下的步驟將會說明如何進行細胞讀取作業以及細胞保持作業。 初始步驟，該第二控制節點維持致能細胞保持的功能。此時是在細胞保持的工作階段，其中，該第二控制節點驅動該第一電晶體來完成細胞保持作業。 第一步驟，該第二控制節點在進入細胞讀取的工作階段之後除能細胞保持的功能。為了避免發生破壞性讀出就要立刻進行除能。 第二步驟，該第二資料節點將會接收到該資料傳輸節點的資料值，然後完成細胞讀取作業。 第三步驟，該第二控制節點在完成細胞讀取之後致能細胞保持的功能。此後就是在細胞保持的工作階段。為了避免發生破壞性讀出就要立刻進行致能。The following steps will explain how to perform cell reading operations and cell retention operations. In the initial step, the second control node maintains the function of enabling cells. This is the working phase of cell maintenance, in which the second control node drives the first transistor to complete the cell maintenance operation. In the first step, the second control node disables the function maintained by the cell after entering the working phase of cell reading. In order to avoid destructive readings, disabling must be performed immediately. In the second step, the second data node will receive the data value of the data transmission node, and then complete the cell reading operation. In the third step, the second control node enables the cell to maintain the function after completing the cell reading. Since then it is in the working phase of cell maintenance. In order to avoid destructive readouts, you must enable them immediately.
本發明的細胞存取及保持的電路與其對應的手段以及方法是配合前述的SRAM cell 100的電器特性；其中，寫入方法以及讀取方法可以對應同一存取電路，也可以分別對應不同的存取電路；然而，該電路與其對應的手段以及方法所能配合的記憶體元件皆不以此為限，若其它各種記憶體元件的電器特性與前述的SRAM cell 100相近之時即可直接使用，或者根據電器特性的差異而稍加修改。例如配合DRAM cell的電器特性來設計該電路與其對應的手段以及方法；其中，使用該細胞存取及保持的電路來讀取DRAM cell則能在讀取期間完成回寫作業(rewrite operation)，於是可以省去「讀後寫架構(Write-After-Read architecture)」；除此之外，還可以增強雜訊邊限(noise margin)，這是該第一電晶體聯合該第一功能電路的動作之後而產生的效益。圖 25是一示例性的電壓波形圖，顯示1T1C DRAM cell在寫入期間、保持期間以及讀取期間的儲存狀態。其中，DRAM cell的實施例可以是1T1C、1T-SOI或是使用二極體的空乏區電容(depletion capacitance)來完成1T1D；雖然該空乏區電容的電容量比較小，也有受溫度影響的逆向電流，但搭配本發明的存取技術則具有儲存效益。當本發明的電路搭配DRAM cell之時，該細胞內的電晶體就可以調整某些特殊的製程參數，像是該細胞可以使用高臨界電壓的電晶體來減少洩漏電流，但是本發明的電路仍然可以使用低臨界電壓的電晶體，並且不必提高BL以及WL的供應電壓。換言之，當該細胞被寫入第一邏輯準位之時，該細胞的儲存狀態就會被維持在該邏輯準位，然而，當該細胞被寫入第二邏輯準位之時，該細胞的儲存狀態將會逐漸地改變至第一邏輯準位。其中，該第一以及第二邏輯準位可分別對應邏輯0以及邏輯1；邏輯0可為低於該觸發準位的電壓準位，並且邏輯1可為高於或等於該觸發準位的電壓準位。除此之外，在一讀取期間內，一擴展脈波觸發器將會感測該儲存狀態然後讀出，當該儲存狀態被感測到是該第二邏輯準位時會立即執行回寫作業，否則不會執行該回寫作業。本領域的技藝人士可知依據一記憶體元件的電器特性而能隨之改變圖 6所示之各電晶體的型別；例如，M1為了匹配儲存狀態的電壓極性而更換成PMOS；又例如，M2可依據回寫的電壓極性而更換成NMOS。以下提出一實施例來進一步說明：一DRAM細胞由一NMOS以及一電容器組成，由該細胞的電器特性而知圖 6所示之M1可更換成PMOS，並且令M1產生上拉電流來補償該NMOS的洩漏電流，進而獲得較長的資料記憶時間；其中，M2依據回寫的電壓極性而使用PMOS。The cell access and retention circuit of the present invention and its corresponding means and methods are in accordance with the electrical characteristics of the
擴展脈波觸發器：Extended pulse trigger:
擴展脈波觸發器(Spread Pulse Trigger)在以下表示成「SPT」，用於將電壓變化量或者脈波寬度當作觸發信號來產生一軌對軌的脈波信號(a pulse signal of rail-to-rail)；其中，該電壓變化量可以小於電晶體的臨界電壓，最小的電壓變化量可以趨近於零，最窄的脈波寬度可以小於電晶體的傳遞延遲(propagation delay of transistor)。更詳細地描述就是當輸入節點從低電壓提升到達觸發準位之時，或者相反地從高電壓降低到達觸發準位之時，換言之，就是當該輸入節點從第一邏輯準位變化到達第二電壓值之時即會發生觸發信號，然後對輸出節點進行迅速地且大幅地切換邏輯準位，最後輸出一軌對軌的脈波信號，該脈波信號的脈波寬度大於或等於電晶體的傳遞延遲；其中，數位電路的輸入電位以及輸出電位在邏輯上的界定稱為邏輯準位，第二電壓值的定義是電壓值相異於第一邏輯準位並且電壓極性相對於第一邏輯準位。SPT的內部電路在改良之前是產生一軌對軌的脈波信號，並且該電路的輸出波形是基於該觸發信號的時間來轉成相對應的脈波寬度，所以會註記「擴展脈波觸發器─寬度(SPT_W)」，示例性的波形圖可參圖 21至圖 22；在改良之後是產生一軌對軌的時脈信號(a clock signal of rail-to-rail)，並且該電路的輸出波形是基於該觸發信號的時間而循環地(cyclically)產生脈波，所以會註記「擴展脈波觸發器─循環(SPT_C)」，示例性的波形圖可參圖 23；另外，本領域的技藝人士在理解本案的技術內容之後則可知SPT_W與SPT_C之間的關聯性，然後加入一控制信號以及一切換電路來選擇輸出寬度波形或循環波形，此種型式具兩者的功能(both functions)，所以可以註記成「SPT_B」。輪廓形式的說明以及波形圖可參考期刊論文「擴展脈波觸發器及ADS模擬技術，電子與電腦，87期，2006/07」。The extended pulse trigger (Spread Pulse Trigger) is hereinafter referred to as "SPT", which is used to generate a pulse signal of rail-to-rail using the voltage variation or pulse width as a trigger signal -rail); wherein the amount of voltage change can be less than the critical voltage of the transistor, the smallest amount of voltage change can approach zero, and the narrowest pulse width can be less than the propagation delay of transistor (propagation delay of transistor). More detailed description is when the input node rises from the low voltage to the trigger level, or vice versa from the low voltage to the trigger level, in other words, when the input node changes from the first logic level to the second When the voltage value is reached, a trigger signal will occur, and then the output node will quickly and greatly switch the logic level, and finally output a rail-to-rail pulse signal whose pulse width is greater than or equal to that of the transistor Propagation delay; where the logical definition of the input potential and output potential of the digital circuit is called the logic level, the definition of the second voltage value is that the voltage value is different from the first logic level and the voltage polarity is relative to the first logic level Bit. Before the improvement of the internal circuit of SPT, a track-to-track pulse signal was generated, and the output waveform of the circuit was converted to the corresponding pulse width based on the time of the trigger signal, so it will be noted "Extended pulse trigger ─ Width (SPT_W)”, an exemplary waveform diagram can refer to FIGS. 21 to 22; after improvement, a clock signal of rail-to-rail is generated, and the output of the circuit The waveform is generated cyclically based on the time of the trigger signal, so "Extended Pulse Trigger-Cyclic (SPT_C)" will be noted. For an exemplary waveform diagram, see FIG. 23; in addition, the art After understanding the technical content of this case, one can know the correlation between SPT_W and SPT_C, and then add a control signal and a switching circuit to select the output width waveform or cyclic waveform, this type has both functions (both functions), So it can be marked as "SPT_B". For the description of the outline form and the waveform diagram, please refer to the journal article "Extended Pulse Trigger and ADS Simulation Technology, Electronics and Computers, Issue 87, 2006/07".
本發明的第四實施例：以下參考圖 7，這是示例性的電路圖，SPT_W 201是混合邏輯閘階層設計以及功能方塊圖而形成的電路圖。Or1是或閘；Not1, Not2是反閘。
Seesaw 200是功能方塊圖，用於迅速地且大幅地切換邏輯準位，也可稱為準位切換器(Level Switcher)，這將在後文詳細說明；其中，包含一第一輸入連接點，一第一輸出連接點，名稱是Poise。
delay 204是延遲元件，用於延遲轉態的時間；其中，包含一第一輸入連接點，一第一輸出連接點，名稱是out。較佳的實施方式是延遲負緣轉態的時間，實施例可以是負緣延遲轉態器(Falling-edge Delay Turner)，這可參考期刊論文「Logic Gate Design發展平臺，新電子科技，234期，2005/09」。
一輸入節點：刺激(Goad)，這是一信號節點，用於將微量的電壓變化當作觸發準位。
一輸出節點：寬度(Width)，這是一信號節點，用於輸出一軌對軌的脈波信號，該脈波信號是基於觸發信號的時間來轉成相對應的脈波寬度。The fourth embodiment of the present invention: The following refers to FIG. 7, which is an exemplary circuit diagram.
SPT_W 201的電路至少包含一第一輸入節點，一第一輸出節點，一第一準位切換器，一第一反閘，一第一或閘；該第一準位切換器包含一第一輸入連接點，一第一輸出連接點；可選擇地包含至少一延遲元件，該延遲元件包含一第一輸入連接點，一第一輸出連接點。
該第一準位切換器的連接網路如後：第一輸入連接點耦接該第一輸入節點以及該第一或閘的第一輸入連接點：第一輸出連接點連接該第一反閘的第一輸入連接點，又耦接該第一或閘的第一輸出連接點，可選擇地連接該延遲元件的第一輸出連接點。
該第一反閘的連接網路如後：第一輸入連接點連接該第一準位切換器的第一輸出連接點，又耦接該第一或閘的第一輸出連接點，可選擇地連接該延遲元件的第一輸出連接點：第一輸出連接點耦接該第一或閘的第二輸入連接點以及該第一輸出節點。
該第一或閘的連接網路如後：第一輸入連接點耦接該第一輸入節點以及該第一準位切換器的第一輸入連接點：第二輸入連接點耦接該第一反閘的第一輸出連接點：第一輸出連接點耦接該第一準位切換器的第一輸出連接點以及該第一反閘的第一輸入連接點，可選擇地連接該延遲元件的第一輸入連接點。
該延遲元件的連接網路如後：第一輸入連接點連接該第一或閘的第一輸出連接點：第一輸出連接點連接該第一準位切換器的第一輸出連接點以及該第一反閘的第一輸入連接點。The circuit of
以下的步驟將會說明SPT_W 201如何偵測觸發準位以及產生一軌對軌的脈波信號；其中，第一邏輯準位相異且相對於第二邏輯準位，第三邏輯準位相異且相對於第四邏輯準位，第二電壓值的定義是電壓值相異於第一邏輯準位並且電壓極性相對於第一邏輯準位。
初始步驟：該第一輸入節點(Goad)維持在第一邏輯準位，該第一準位切換器輸出第一邏輯準位，該第一反閘輸出第二邏輯準位來使得該第一或閘輸出第二邏輯準位，該第一準位切換器的輸出連接點與該第一或閘的輸出連接點形成一連線及閘(wired-AND)而使得該第一反閘持續輸出第二邏輯準位，該第一輸出節點(Width)維持在第三邏輯準位。
第一步驟：該第一輸入節點從第一邏輯準位變化到第二電壓值，或者在變化到第二電壓值之後又在預定時間內回到第一邏輯準位。
第二步驟：該第一準位切換器偵測到該第一輸入節點的變化之後則立刻從第一邏輯準位轉到第二邏輯準位，並且輸出第二邏輯準位。
第三步驟：該第一反閘受到該連線及閘的變化而從第二邏輯準位轉到第一邏輯準位，該第一輸出節點從第三邏輯準位轉到第四邏輯準位。
第四步驟：若該第一輸入節點持續在第二邏輯準位，則該第一或閘持續在第二邏輯準位，該延遲元件持續在第二邏輯準位，該第一反閘持續在第一邏輯準位，該第一輸出節點持續在第四邏輯準位。
第五步驟：在該第一輸入節點回到第一邏輯準位之後，該第一反閘等到該延遲元件回到第一邏輯準位之後才會輸出第二邏輯準位，該第一輸出節點等到該第一準位切換器回到第一邏輯準位之後才會輸出第三邏輯準位，然後完成擴展脈波寬度的功能。The following steps will explain how
本發明的第五實施例：以下參考圖 8，這是示例性的電路圖，SPT_C 202是混合邏輯閘階層設計以及功能方塊圖而形成的電路圖。Not1, Not2是反閘。
一輸出節點：循環(Cycle)，這是一信號節點，用於輸出一軌對軌的時脈信號，該時脈信號是基於觸發信號的時間而循環地產生脈波。
其餘節點如同前文的描述。Fifth embodiment of the present invention: The following refers to FIG. 8, which is an exemplary circuit diagram.
SPT_C 202的電路至少包含一第一輸入節點，一第一輸出節點，一第一準位切換器，一第一反閘，一延遲元件；該第一準位切換器包含一第一輸入連接點，一第一輸出連接點；該延遲元件包含一第一輸入連接點，一第一輸出連接點。
該第一準位切換器的連接網路如後：第一輸入連接點耦接該第一輸入節點：第一輸出連接點連接該第一反閘的第一輸入連接點以及該延遲元件的第一輸出連接點。
該第一反閘的連接網路如後：第一輸入連接點連接該第一準位切換器的第一輸出連接點以及該延遲元件的第一輸出連接點：第一輸出連接點耦接該延遲元件的第一輸入連接點以及該第一輸出節點。
該延遲元件的連接網路如後：第一輸入連接點耦接該第一反閘的第一輸出連接點：第一輸出連接點連接該第一準位切換器的第一輸出連接點以及該第一反閘的第一輸入連接點。The circuit of
以下的步驟將會說明SPT_C 202如何偵測觸發準位以及產生一軌對軌的時脈信號；其中，第一邏輯準位、第二邏輯準位、第三邏輯準位、第四邏輯準位，以及第二電壓值的定義相同於SPT_W 201。
初始步驟：該第一輸入節點(Goad)維持在第一邏輯準位，該第一準位切換器輸出第一邏輯準位，該第一反閘輸出第二邏輯準位來使得該延遲元件輸出第二邏輯準位，該第一準位切換器的輸出連接點與該延遲元件的輸出連接點形成一連線及閘而使得該第一反閘持續輸出第二邏輯準位，該第一輸出節點(Cycle)維持在第三邏輯準位。
第一步驟：該第一輸入節點從第一邏輯準位變化到第二電壓值，或者在變化到第二電壓值之後又在預定時間內回到第一邏輯準位。
第二步驟：該第一準位切換器偵測到該第一輸入節點的變化之後則立刻從第一邏輯準位轉到第二邏輯準位態，並且輸出第二邏輯準位。
第三步驟：該第一反閘受到該連線及閘的變化而從第二邏輯準位轉到第一邏輯準位，而且該第一反閘與該延遲元件的連接網路形成一振盪器(oscillator)，該第一輸出節點在第三邏輯準位與第四邏輯準位之間交替變化。
第四步驟：若該第一輸入節點持續在第二邏輯準位，則該第一反閘會循環地輸出脈波，該第一輸出節點會循環地輸出脈波。
第五步驟：在該第一輸入節點回到第一邏輯準位之後，該第一反閘等到該延遲元件回到第一邏輯準位之後才會輸出第二邏輯準位，該第一輸出節點等到該第一準位切換器回到第一邏輯準位之後才會輸出第三邏輯準位，然後停止輸出脈波。The following steps will explain how
基於SPT_W 201以及SPT_C 202的電路來互相轉換邏輯閘，如此即可實現反向電壓的偵測以及輸出。上述的轉換方法是經由邏輯閘的互補特性來置換。本領域的技藝人士經由上述的實施方式即能輕易地將SPT_W 201的該第一或閘的第一輸入連接點連接一切換電路，並且經由一控制信號來選擇該電路的輸出信號；其中，若將該第一輸入連接點經由該切換電路來耦接該電路的第一輸入節點就具有SPT_W 201的功能；若將該第一輸入連接點經由該切換電路來耦接該第一或閘的第二輸入連接點就具有SPT_C 202的功能。Based on the circuits of
本發明的第六實施例：以下說明上述的準位切換器的電路，由於該電路在拉高以及拉低電壓的動作如同蹺蹺板(seesaw)，所以在以下表示成「Seesaw」。請參考圖 9，這是示例性的電路圖，Seesaw 200(a)是在邏輯閘階層設計之下來完成的電路；Tri1是三態閘；Not1是反閘。Seesaw 200(b)是在電晶體階層設計之下由三電晶體來組合而成；M1至M3是MOSFET，分別是第一至第三電晶體，其中，M1, M3是NMOS，M2是PMOS。 一輸入節點：動作(action)，表示成「act」，這是一控制節點，用於啟動拉高或拉低電壓，如同蹺蹺板的傾斜狀態。 一輸入及輸出節點：平衡(Poise)，這是一信號節點，用於恢復電壓，如同將已傾斜的蹺蹺板恢復到平衡狀態。Sixth embodiment of the present invention: The circuit of the above-mentioned level switch will be described below. Since this circuit acts as a seesaw when pulling high and low voltages, it is expressed as "Seesaw" below. Please refer to FIG. 9, which is an exemplary circuit diagram. Seesaw 200(a) is a circuit completed under the design of logic gate hierarchy; Tri1 is a tri-state gate; Not1 is an inverse gate. Seesaw 200(b) is composed of three transistors under the transistor level design; M1 to M3 are MOSFETs, which are the first to third transistors, respectively, where M1, M3 are NMOS, and M2 is PMOS. An input node: action, expressed as "act", this is a control node, used to start pulling up or pulling down the voltage, like the tilting state of the seesaw. An input and output node: balance (Poise), this is a signal node, used to restore the voltage, as if the tilted seesaw is restored to a balanced state.
Seesaw 200(a)的電路包含一第一動作節點，一第一平衡節點，一三態閘；該三態閘包含一致能連接點，一輸入連接點，一輸出連接點。 該三態閘的連接網路如後：致能連接點耦接該第一動作節點：輸入連接點連接該輸出連接點，又耦接該第一平衡節點：輸出連接點連接該輸入連接點，又耦接該第一平衡節點。The circuit of Seesaw 200(a) includes a first action node, a first balance node, and a tristate gate; the tristate gate includes a uniform energy connection point, an input connection point, and an output connection point. The connection network of the three-state gate is as follows: the enabling connection point is coupled to the first action node: the input connection point is connected to the output connection point, and the first balance node is coupled to the output connection point to the input connection point, It is also coupled to the first balancing node.
以下的流程將會配合圖 7至圖 8來說明圖 9中Seesaw 200(a)所對應的動作；其中，第一邏輯準位、第二邏輯準位、第三邏輯準位，以及第四邏輯準位的定義相同於SPT_W 201。
初始步驟：該第一動作節點(act)的第一邏輯準位持續致能Tri1，此時，該第一平衡節點(Poise)維持在第三邏輯準位。
第一步驟：該第一動作節點逐漸地轉變到第二邏輯準位來除能Tri1，此時，該第一平衡節點會逐漸地依據輸入到Poise的第四邏輯準位而脫離第三邏輯準位。在該第一動作節點的電壓變化量到達觸發準位之後，該第一平衡節點的電壓值就會依據輸入到Poise的第四邏輯準位而迅速地脫離第三邏輯準位。
第二步驟：該第一動作節點回到第一邏輯準位來致能Tri1。
第三步驟：若輸入到該第一平衡節點的電壓值仍然在第四邏輯準位，則Poise仍然會維持在第四邏輯準位。
第四步驟：在輸入到該第一平衡節點的電壓值轉換到第三邏輯準位之後，Poise才會回到第三邏輯準位。The following process will illustrate the actions corresponding to Seesaw 200(a) in FIG. 9 in conjunction with FIGS. 7 to 8; among them, the first logic level, the second logic level, the third logic level, and the fourth logic The definition of level is the same as
Seesaw 200(b)的電路包含一第一動作節點，一第一平衡節點，一電源終端點，一接地終端點，一第一電晶體，一第二電晶體，一第三電晶體。 該第一電晶體的連接網路如後：源極連接該接地終端點：閘極連接該第二電晶體的閘極以及該第三電晶體的汲極，又耦接該第一平衡節點：汲極連接該第二電晶體的汲極以及該第三電晶體的閘極。 該第二電晶體的連接網路如後：源極連接該電源終端點：閘極連接該第一電晶體的閘極以及該第三電晶體的汲極，又耦接該第一平衡節點：汲極連接該第一電晶體的汲極以及該第三電晶體的閘極。 該第三電晶體的連接網路如後：源極耦接該第一動作節點：閘極連接該第一以及第二電晶體的汲極：汲極連接該第一以及第二電晶體的閘極，又耦接該第一平衡節點：基極連接該接地終端點。The circuit of Seesaw 200(b) includes a first action node, a first balance node, a power termination point, a ground termination point, a first transistor, a second transistor, and a third transistor. The connection network of the first transistor is as follows: the source is connected to the ground terminal point: the gate is connected to the gate of the second transistor and the drain of the third transistor, and is coupled to the first balanced node: The drain is connected to the drain of the second transistor and the gate of the third transistor. The connection network of the second transistor is as follows: the source is connected to the power terminal point: the gate is connected to the gate of the first transistor and the drain of the third transistor, and is coupled to the first balanced node: The drain is connected to the drain of the first transistor and the gate of the third transistor. The connection network of the third transistor is as follows: the source is coupled to the first action node: the gate is connected to the drain of the first and second transistors: the drain is connected to the gate of the first and second transistors The pole is coupled to the first balanced node: the base is connected to the ground terminal point.
以下的流程將會配合圖 7至圖 8來說明圖 9中Seesaw 200(b)所對應的動作；其中，第一邏輯準位、第二邏輯準位、第三邏輯準位，以及第四邏輯準位的定義相同於SPT_W 201。
初始步驟：該第一動作節點(act)的第一邏輯準位持續經過M3來除能M1以及致能M2，並且經由回授的連接方法來致能M3，此時，該第一平衡節點(Poise)維持在第三邏輯準位。
第一步驟：該第一動作節點逐漸地轉變到第二邏輯準位來致能M1以及除能M2，然後經由回授的連接方法來除能M3，此時，該第一平衡節點會逐漸地依據輸入到Poise的第四邏輯準位而脫離第三邏輯準位。在該第一動作節點的電壓變化量到達觸發準位之後，該第一平衡節點的電壓值就會依據輸入到Poise的第四邏輯準位而迅速地脫離第三邏輯準位。
第二步驟：該第一動作節點回到第一邏輯準位來提供預備回復到初始步驟所需的下拉電流。
第三步驟：若輸入到該第一平衡節點的電壓值仍然在第四邏輯準位，則Poise仍然會維持在第四邏輯準位。
第四步驟：在輸入到該第一平衡節點的電壓值轉換到第三邏輯準位之後，Poise才會回到第三邏輯準位，然後，該第一動作節點的下拉電流配合該第一平衡節點的電壓值來除能M1以及致能M2，並且經由回授的連接方法來致能M3。The following process will illustrate the actions corresponding to Seesaw 200(b) in FIG. 9 in conjunction with FIGS. 7 to 8; among them, the first logic level, the second logic level, the third logic level, and the fourth logic The definition of level is the same as
基於Seesaw 200(b)的電路來互相轉換NMOS元件以及PMOS元件，當然也要轉換電源的極性，如此即可實現反向電壓的偵測以及輸出。上述的轉換方法是基於CMOS製程技術的特性來置換互補的電晶體以及電源極性。Based on the circuit of Seesaw 200(b) to switch between NMOS and PMOS devices, of course, the polarity of the power supply must also be switched, so that reverse voltage detection and output can be achieved. The above conversion method is based on the characteristics of CMOS process technology to replace the complementary transistor and the polarity of the power supply.
本發明的第七實施例：以下參考圖 10，這是示例性的電路圖，SPT2_W 221是在電晶體階層設計之下由六電晶體來組合而成，其功能如同上述的SPT_W 201，使用電晶體階層設計可以減小布局面積。M1至M6是MOSFET，分別是第一至第六電晶體。The seventh embodiment of the present invention: The following refers to FIG. 10, which is an exemplary circuit diagram.
改良上述的Seesaw 200(b)的電路之後則可得到SPT2_W 221之中的連接網路；其中，M1至M3的連接方式近似Seesaw 200(b)的M1至M3；除此之外，M4至M6的連接方式如同電壓調節器(voltage regulator)的功能，這不止於用來設定輸出電壓的準位，也用來增加脈波寬度。M1至M3組成一準位切換器，該準位切換器的輸出電壓將會與輸入電壓相反，所以使用Not1來使得Width的電壓極性相同於Goad。After improving the circuit of Seesaw 200(b) above, the connection network in
該準位切換器的電路至少包含一刺激準位節點，一第一動作節點，一第一輸出節點，一電源終端點，一接地終端點，一第一電晶體，一第二電晶體，一第三電晶體。 該第一電晶體的連接網路如後：源極連接該接地終端點：閘極耦接該第一動作節點：汲極連接該第二電晶體的汲極以及該第三電晶體的閘極，又耦接該第一輸出節點。 該第二電晶體的連接網路如後：源極連接該刺激準位節點：閘極連接該第三電晶體的汲極：汲極連接該第一電晶體的汲極以及該第三電晶體的閘極，又耦接該第一輸出節點：基極連接該電源終端點。 該第三電晶體的連接網路如後：源極連接該接地終端點：閘極連接該第一以及第二電晶體的汲極，又耦接該第一輸出節點：汲極連接該第一電晶體的閘極。The circuit of the level switch includes at least a stimulation level node, a first action node, a first output node, a power terminal point, a ground terminal point, a first transistor, a second transistor, a The third transistor. The connection network of the first transistor is as follows: the source is connected to the ground terminal point: the gate is coupled to the first action node: the drain is connected to the drain of the second transistor and the gate of the third transistor , And is coupled to the first output node. The connection network of the second transistor is as follows: the source is connected to the stimulation level node: the gate is connected to the drain of the third transistor: the drain is connected to the drain of the first transistor and the third transistor Is connected to the first output node: the base is connected to the power terminal. The connection network of the third transistor is as follows: the source is connected to the ground terminal point: the gate is connected to the drains of the first and second transistors, and the first output node is coupled: the drain is connected to the first The gate of the transistor.
以下的流程說明圖10中準位切換器所對應的動作；其中，第二邏輯準位的定義相同於SPT_W 201。
初始步驟：該第一動作節點(Goad)除能該準位切換器，該第一輸出節點(Width)輸出該刺激準位節點的電壓值。
第一步驟：該第一動作節點逐漸地致能該準位切換器，該第一輸出節點會逐漸地遠離該刺激準位節點的電壓值，在該第一動作節點的電壓變化量到達觸發準位之後，該第一輸出節點的邏輯準位迅速地到達第二邏輯準位。
第二步驟：該第一動作節點除能該準位切換器。
第三步驟：該第一輸出節點會逐漸地遠離第二邏輯準位，並且逐漸地回到該刺激準位節點的電壓值。The following flow illustrates the action corresponding to the level switch in FIG. 10; where the definition of the second logic level is the same as
本發明的第八實施例：以下參考圖 11，這是示例性的電路圖，SPT2_C 222是在電晶體階層設計之下由八電晶體來組合而成，其功能如同上述的SPT_C 202。M1至M8是MOSFET，分別是第一至第八電晶體。An eighth embodiment of the present invention: The following refers to FIG. 11, which is an exemplary circuit diagram.
基於上述的SPT2_W 221的電路來額外增加M7至M8則能循環地產生脈波。基於SPT2_W 221以及SPT2_C 222的電路來互相轉換NMOS元件以及PMOS元件，當然也要轉換電源的極性，如此即可實現反向電壓的偵測以及輸出。上述的轉換方法是基於CMOS製程技術的特性來置換互補的電晶體以及電源極性。Based on the
本發明的第九實施例：以下參考圖 12，這是示例性的電路圖，SPT3_W 231是在電晶體階層設計之下由七電晶體來組合而成，其功能如同上述的SPT2_W 221。M1至M7是MOSFET，分別是第一至第七電晶體。Ninth embodiment of the present invention: The following refers to FIG. 12, which is an exemplary circuit diagram.
基於SPT2_W 221的電路來額外增加M7則能增強脈波的穩定性；其中，該第七電晶體的連接網路如後：源極連接該電源終端點：閘極連接該電源終端點：汲極連接該第二電晶體的閘極以及該第三電晶體的汲極。An additional M7 based on the circuit of
本發明的第十實施例：以下參考圖 13，這是示例性的電路圖，SPT4_W 241是在電晶體階層設計之下由十電晶體來組合而成，其功能如同上述的SPT2_W 221。M1至M10是MOSFET，分別是第一至第十電晶體。Tenth embodiment of the present invention: The following refers to FIG. 13, which is an exemplary circuit diagram.
基於SPT2_W 221的電路來額外增加M7至M10則能增強脈波的穩定性；其中，M1至M3組成一第一準位切換器，這模組的輸出電壓將會與輸入電壓相反；M7至M9組成一第二準位切換器，這模組的輸出電壓將會與輸入電壓相反；M1至M3的輸入連接點接受從低電壓提升到達觸發準位，相反地，M7至M9的輸入連接點接受從高電壓降低到達觸發準位。根據上述的工作特性而能得知該第一準位切換器與該第二準位切換器可以交錯地使用，並且可以完成多級串接來增強輸出信號的穩定性，因此，在最後一級的電路之中，M10的作用是為了得到軌對軌的電壓準位。Adding M7 to M10 based on the circuit of
基本上，前述的SPT4_SRAM 301的電路就是基於SPT4_W 241，將SPT4_W 241之中的電晶體配合前述的記憶體元件的電器特性來適當修改，最後將SPT4_W 241的該第一準位切換器的輸出耦接至前述的SPT4_SRAM 301的pull，如此即可實現前述的SPT4_SRAM 301。Basically, the aforementioned circuit of
細胞電壓調節器：Cell voltage regulator:
細胞電壓調節器(Cell Voltage Regulator)是根據前述的記憶器元件的電器特性而進行設計的電路，用於供應前述的SRAM cell 100的工作電壓。透過前述內容（第0035, 0037, 0044, 0067段）而得知細胞存取及保持300經由SPT4_SRAM 301的能力而能偵測到很微小的電壓變化量；除此之外，說明書第0032段已說明前述的SRAM cell 100所能接受的工作電壓。由於5T/4T/3T1R SRAM cell在記憶能力上具有很好的穩定性，因此，該等細胞之常態電壓可以等於或低於在該等細胞內部之電晶體的臨界電壓，如此可大幅地減小洩漏電流，並且較佳實施例是令讀取電壓等於常態電壓，然後配合SPT4_SRAM 301的能力而達成高速讀取。關於3T1D/3T1C SRAM cell之較佳實施例是令讀取電壓等於常態電壓，常態電壓高於待機電壓，並且待機電壓甚至可隨工作溫度而改變，這是根據洩漏電流會隨溫度而改變。A cell voltage regulator (Cell Voltage Regulator) is a circuit designed according to the electrical characteristics of the aforementioned memory element, and is used to supply the operating voltage of the
本發明的第十一實施例：以下參考圖 14，這是示例性的電路圖，細胞電壓調節器500是在電晶體階層設計之下由許多電晶體來組合而成；其中，最主要的元件是M1至M3，M1至M3是MOSFET，分別是第一至第三電晶體。
一輸入節點：細胞讀取(Cell Read)在以下表示成「CRd」，這是一控制節點，用於啟動細胞讀取的功能，並且取得前述的記憶體元件的儲存狀態。
一輸入節點：待機(Standby)在以下表示成「Stb」，這是一控制節點，用於啟動待機電壓的功能，對前述的記憶體元件供應待機電壓。
其餘節點如同前文的描述。The eleventh embodiment of the present invention: The following refers to FIG. 14, which is an exemplary circuit diagram. The
細胞電壓調節器500的功能是配合前述的5T/4T/3T1R SRAM cell來設計的電壓調節器；其中，M1將會依據Vcell的電壓來調節下拉電流，M2將會依據Stb的控制信號來提供上拉電流(pull-high current)，M3將會依據CRd的控制信號來提供下拉電流，M4將會依據CRd的控制信號來提供上拉電流，Ma1至Ma2將會依據Stb, CRd的控制信號來提供一第一電流路徑，Mb1至Mb3, R1將會依據Stb, CRd的控制信號來提供一第二電流路徑；除此之外，Mx1至Mx2以及Not1至Not2將會根據Stb, CRd的控制信號來設計相依的組合邏輯(combinational logic)，並且控制前述的記憶器元件的工作電壓。M3至M4配合M1至M2的動作來供應讀取電壓，Ma1至Ma2配合M1至M4的動作來供應寫入電壓以及常態電壓，Mb1至Mb3, R1配合M1至M4的動作來供應待機電壓。The function of the
細胞電壓調節器500的電路至少包含一第一控制節點，一第二控制節點，一細胞電源終端點，一電源終端點，一接地終端點，一第一電流路徑，一第二電流路徑，一第一電晶體，一第二電晶體，一第三電晶體，一第四電晶體。The circuit of the
以下的動作手段將會配合圖式來說明該等電子元件如何聯合起來供應常態電壓以及寫入電壓：該第一電晶體依據該細胞電源終端點來調節下拉電流；該第二控制節點直接致能該第二電晶體來提供上拉電流；該第一控制節點結合該第二控制節點去致能該第三電晶體以及除能該第四電晶體來提供下拉電流。該細胞電源終端點的電流經由該第二電晶體以及該第一電流路徑。除此之外，對於寫入電壓也可另外提供一第三電流路徑。The following action methods will be used in conjunction with the diagram to explain how the electronic components jointly supply the normal voltage and the write voltage: the first transistor adjusts the pull-down current according to the cell power terminal point; the second control node directly enables The second transistor provides a pull-up current; the first control node combines the second control node to disable the third transistor and disable the fourth transistor to provide a pull-down current. The current at the terminal point of the cell power supply passes through the second transistor and the first current path. In addition, a third current path can also be provided for the write voltage.
以下的動作手段將會配合圖式來說明該等電子元件如何聯合起來供應讀取電壓：該第一電晶體依據該細胞電源終端點來調節下拉電流；該第二控制節點直接致能該第二電晶體來提供上拉電流；該第一控制節點結合該第二控制節點去除能該第三電晶體以及致能該第四電晶體來提供上拉電流。該細胞電源終端點的電流經由該第二電晶體以及該第四電晶體。The following action means will illustrate how the electronic components are combined to supply the read voltage in conjunction with the diagram: the first transistor adjusts the pull-down current according to the cell power terminal point; the second control node directly enables the second The transistor provides the pull-up current; the first control node combines with the second control node to disable the third transistor and enables the fourth transistor to provide the pull-up current. The current at the terminal point of the cell power supply passes through the second transistor and the fourth transistor.
以下的動作手段將會配合圖式來說明該等電子元件如何聯合起來供應待機電壓：該第二控制節點直接除能該第二電晶體，並且間接除能該第三電晶體以及間接致能該第四電晶體來提供上拉電流。該細胞電源終端點的電流經由該第二電流路徑以及該第四電晶體。The following action means will explain how the electronic components are combined to supply the standby voltage in conjunction with the diagram: the second control node directly disables the second transistor, and indirectly disables the third transistor and indirectly enables the The fourth transistor provides the pull-up current. The current of the cell power terminal passes through the second current path and the fourth transistor.
本發明的第十二實施例：以下參考圖 15，這是示例性的電路圖，細胞電壓調節器500是在電晶體階層設計之下由許多電晶體來組合而成；其中，最主要的元件是M1至M3，M1至M3是MOSFET，分別是第一至第三電晶體。其餘節點如同前文的描述。The twelfth embodiment of the present invention: The following refers to FIG. 15, which is an exemplary circuit diagram. The
細胞電壓調節器500的功能是配合前述的3T1D/3T1C SRAM cell來設計的電壓調節器；其中，M1將會依據Vcell的電壓來調節下拉電流，M2將會依據CWr的控制信號來提供上拉電流，M3將會依據CWr的控制信號來提供下拉電流，M4將會依據CRd的控制信號來提供上拉電流，Ma1將會依據CWr, CRd的控制信號來提供一第一電流路徑。CWr直接控制M2至M3來供應寫入電壓，CRd直接控制M4來供應讀取電壓，Ma1配合M1至M4的動作來供應常態電壓以及待機電壓。The function of the
細胞電壓調節器500的電路至少包含一第一控制節點，一細胞電源終端點，一電源終端點，一接地終端點，一第一電晶體，一第二電晶體，一第三電晶體；可選擇地包含一第二控制節點，一第一電流路徑，一第四電晶體。The circuit of the
以下的動作手段將會配合圖式來說明該等電子元件如何聯合起來供應常態電壓以及待機電壓：該第二控制節點直接除能該第四電晶體；該第一控制節點直接致能該第二電晶體以及直接除能該第三電晶體來提供上拉電流。該細胞電源終端點的電流經由該第二電晶體以及該第一電流路徑。除此之外，對於待機電壓也可另外提供一第二電流路徑。The following action means will explain how the electronic components are combined to supply the normal voltage and the standby voltage in conjunction with the diagram: the second control node directly disables the fourth transistor; the first control node directly enables the second The transistor and the third transistor are directly disabled to provide a pull-up current. The current at the terminal point of the cell power supply passes through the second transistor and the first current path. In addition, a second current path can also be provided for the standby voltage.
以下的動作手段將會配合圖式來說明該等電子元件如何聯合起來供應寫入電壓：該第二控制節點直接除能該第四電晶體；該第一電晶體依據該細胞電源終端點來調節下拉電流；該第一控制節點直接除能該第二電晶體以及直接致能該第三電晶體來提供下拉電流。由於該第二電晶體會有洩漏電流，所以該細胞電源終端點的電流仍會經由該第二電晶體以及該第一電流路徑。The following action means will explain how the electronic components are combined to supply the write voltage in conjunction with the diagram: the second control node directly disables the fourth transistor; the first transistor is adjusted according to the cell power terminal point Pull-down current; the first control node directly disables the second transistor and directly enables the third transistor to provide the pull-down current. Since the second transistor will have a leakage current, the current at the terminal point of the cell power supply will still pass through the second transistor and the first current path.
以下的動作手段將會配合圖式來說明該等電子元件如何聯合起來供應讀取電壓：該第一控制節點直接致能該第二電晶體以及直接除能該第三電晶體來提供上拉電流；該第二控制節點直接致能該第四電晶體來提供上拉電流。該細胞電源終端點的電流經由該第二電晶體以及該第四電晶體。The following action means will explain how the electronic components are combined to supply the read voltage in conjunction with the diagram: the first control node directly enables the second transistor and directly disables the third transistor to provide the pull-up current ; The second control node directly enables the fourth transistor to provide a pull-up current. The current at the terminal point of the cell power supply passes through the second transistor and the fourth transistor.
SRAM的存取系統：SRAM access system:
SRAM的存取系統是指以任何一種SRAM cell為核心元件來結合周邊的存取電路以及控制電路，然後配合資料傳輸介面以及控制介面來完成獨立且完整的記憶功能。該存取系統的實際產品是晶片或者是模組，例如，記憶體晶片、快取記憶體、計算機系統的主記憶體以及數位信號處理器的記憶體。The SRAM access system refers to any kind of SRAM cell as the core component to combine the peripheral access circuit and control circuit, and then cooperate with the data transmission interface and control interface to complete the independent and complete memory function. The actual product of the access system is a chip or a module, for example, a memory chip, a cache memory, a main memory of a computer system, and a memory of a digital signal processor.
本發明的第十三實施例：以下參考圖 16，這是示例性的電路圖，SRAM晶片的功能方塊圖1000是展示一般的SRAM晶片以及基本的傳輸信號，其中，包含資料匯流排(data bus)、位址匯流排(address bus)、寫入信號(write signal)、讀取信號(read signal)以及晶片選擇信號(chip select signal)。除此之外，本發明在前文所描述的相關電路也在SRAM晶片的功能方塊圖1000之中，後文會詳細說明。
資料匯流排在以下表示成「DBus」，這是多位元資料寬度的匯流排，例如資料位元(data bits)的編號是從0至b，其中，b的數值是資料寬度減一，這是本領域的技藝人士所具備的基本知識。
位址匯流排在以下表示成「ABus」，這是多位元位址寬度的匯流排，經過解碼器之後的位址編號是從0至n，當然也可使用行列解碼器(Row-and-Column Decoder)，這是本領域的技藝人士所具備的基本知識。
寫入信號在以下表示成「Wrs」，用於控制該SRAM晶片將目前正在資料匯流排之上的數值寫入至目前位址匯流排所指定的記憶空間(memory space)，這是本領域的技藝人士所具備的基本知識。
讀取信號在以下表示成「Rds」，用於控制該SRAM晶片將目前位址匯流排所指定的記憶空間所儲存的數值讀出至資料匯流排，這是本領域的技藝人士所具備的基本知識。
晶片選擇信號在以下表示成「CSs」，用於控制該SRAM晶片來進行正常的存取作業，這是本領域的技藝人士所具備的基本知識。A thirteenth embodiment of the present invention: The following refers to FIG. 16, which is an exemplary circuit diagram. The functional block diagram of the
在SRAM晶片的功能方塊圖1000之中所包含的功能方塊如後：記憶體陣列(Memory Array) 1100、存取控制器(Access Controller) 1300、功率控制器(Power Controller) 1500、動作控制器(Action Controller) 1710、位址控制器(Address Controller) 1720以及資料緩衝器(Data Buffer) 1730。The functional blocks included in the functional block diagram 1000 of the SRAM chip are as follows:
記憶體陣列1100包含多個細胞群(Cells) 1101_0~b, 1102_0~b, 1103_0~b, 1104_0~b, 1199_0~b，其中，細胞群的資料寬度是依據資料匯流排的資料寬度，例如資料位元的編號是從0至b，則細胞群的編號也是從0至b。細胞群可以根據細胞供應電壓的配置方法來組成多個電壓群(Voltage Group)，例如電壓群1、電壓群2以及電壓群g。The
存取控制器1300包含細胞群存取及保持(Cells Access and Hold) 1301_0~b，其中又包含多個細胞存取及保持300，數量是依據資料匯流排的資料寬度。The
功率控制器1500包含多個細胞電壓調節器1501, 1502, 1599，可以對記憶體陣列1100改變小區域的電壓，防止全域的電壓變化而影響存取時間，而且可以降低進行存取之時的功率消耗，因此可以根據細胞供應電壓的配置方法來組成多個電壓群(Voltage Group)，例如電壓群1、電壓群2以及電壓群g。本領域的技藝人士可以明白如何設定電壓群的數量，也可以對記憶體陣列1100分割成許多區塊來滿足相關的設計規格，配合多區塊的設計規格而將前述的細胞存取及保持的電路分離出細胞保持的電路，然後將細胞保持的電路配置在各區塊之內；其中，各區塊的資料傳輸節點各自耦接傳輸閘(transmission gate)來隔離各細胞保持的電路，這也能抑制各區塊之間的存取干擾，然後使用DRAM晶片內的行列解碼器配合存取信號來控制傳輸閘以及細胞保持的電路。以上的舉例用來表示存取控制器1300與功率控制器1500之間的電路配置皆可依據實際的設計規格而進行簡單的改變。另外，該功率控制器1500也可以被實現在該SRAM晶片1000外部，但是這種連接方法難以對該記憶體陣列1100供應多組的電壓群；除此之外，也可使用切換式電源供應器來實現功率控制器1500，但是該供應器的電器特性會增加存取時間，也有可能提高功率消耗。The
以下參考圖 17，這是示例性的電路圖，動作控制器1710包含組合邏輯，用於接收來自傳輸介面的各種傳輸信號，然後產生相對應的控制信號來完成SRAM晶片所需要的各種功能，這是本領域的技藝人士可以配合相關的產品而進行電路設計的一般技術。以下大略說明相關的控制信號以及相互依賴的時序動作：來自傳輸介面的Wrs以及Rds皆先會受到CSs的控制，然後產生該晶片的內部電路所能使用的Wr以及Rd。
存取致能(Access Enable)在以下表示成「AEn」，用於接受Wr以及Rd來控制相關的電路。
細胞寫入(CWr)的控制動作必須晚於Wr的控制動作，也就是等到相關的電路已經準備完成之後才能輸出CWr信號。
細胞讀取(CRd)的控制動作必須早於Rd的控制動作，也就是等到記憶體元件的狀態資料已經被讀出之後才能輸出Rd信號。
細胞保持(CHd)的信號依賴於CWr信號以及CRd信號，並且儘可能地避免與CWr, CRd發生衝突來避免發生破壞性讀出。
待機(Stb)的信號可以直接依賴於CSs的信號，但不以此為限，可以使用其它的實施方式，像是由傳輸介面另外提供輸入信號來控制。Reference is made to FIG. 17 below, which is an exemplary circuit diagram. The
以下參考圖 18，這是示例性的電路圖，位址控制器1720包含解碼器(Decoder) 721以及選擇器(Selector) 722。CSs致能解碼器721來解碼Abus，並且得到位址信號A0至An；AEn致能選擇器722來產生字組線WL_0至WL_n。18, which is an exemplary circuit diagram. The
以下參考圖 19，這是示例性的電路圖，資料緩衝器1730包含二三態閘，分別由Wr, Rd來控制。在接收到Wr的控制信號時，是將來自資料匯流排的Data傳送至BTC；在接收到Rd的控制信號時，是令資料匯流排的Data接收BTD的數值，這是本領域的技藝人士早已明白的一般技術。The following refers to FIG. 19, which is an exemplary circuit diagram. The
DRAM的存取系統：DRAM access system:
DRAM的存取系統是指以任何一種DRAM cell為核心元件來結合周邊的存取電路以及控制電路，然後配合資料傳輸介面以及控制介面來完成獨立且完整的記憶功能。The DRAM access system refers to any kind of DRAM cell as the core element to combine the peripheral access circuit and control circuit, and then cooperate with the data transmission interface and control interface to complete the independent and complete memory function.
本發明的第十四實施例：以下參考圖 20，這是示例性的電路圖，DRAM晶片的功能方塊圖2000是展示一般的DRAM晶片以及基本的傳輸信號，其中，包含資料匯流排、位址匯流排、寫入信號、讀取信號以及晶片選擇信號。另外，本發明在前文所描述的相關電路也在DRAM晶片的功能方塊圖2000之中，後文會詳細說明。The fourteenth embodiment of the present invention: The following refers to FIG. 20, which is an exemplary circuit diagram. The functional block diagram of a
在DRAM晶片的功能方塊圖2000之中所包含的功能方塊如後：記憶體陣列2100、存取控制器2300、更新控制器(Refresh Controller) 2500、動作控制器2710、位址控制器2720以及資料緩衝器2730。The functional blocks included in the functional block diagram 2000 of the DRAM chip are as follows:
記憶體陣列2100包含多個細胞群(Cells) 2101_0~b, 2102_0~b, 2103_0~b, 2104_0~b, 2199_0~b，其中，細胞群的資料寬度是依據資料匯流排的資料寬度。DRAM cell的實施例可以是1T1C、1T1D、1T-SOI或其它。本領域的技藝人士早已明白記憶體陣列2100可以分割成許多區塊來滿足相關的設計規格，配合多區塊的設計規格而將前述的細胞存取及保持的電路分離出細胞保持的電路，然後將細胞保持的電路配置在各區塊之內；其中，各區塊的資料傳輸節點各自耦接傳輸閘來隔離各細胞保持的電路，這也能抑制各區塊之間的存取干擾，然後使用DRAM晶片內的行列解碼器配合存取信號來控制傳輸閘以及細胞保持的電路，以上的舉例用來表示存取控制器2300的電路配置皆可依據實際的設計規格而進行簡單的改變。The
存取控制器2300包含細胞群存取及保持(Cells Access and Hold) 2301_0~b，其中又包含多個細胞存取及保持300，數量是依據資料匯流排的資料寬度。The
更新控制器2500是根據DRAM cell的電器特性而產生的電路，這是本領域的技藝人士早已明白的一般技術。在先前技術，DRAM cell的更新作業必須進行先讀取而後寫入，也就是「讀後寫架構」，但是本發明的更新控制器2500在配合存取控制器2300之後就可以在讀取期間完成寫入的動作，如此可以加速完成更新作業；其中的原因在於該存取控制器2300能在讀取期間完成回寫作業。The
動作控制器2710、位址控制器2720以及資料緩衝器2730可參考動作控制器1710、位址控制器1720以及資料緩衝器1730。The
100‧‧‧靜態隨機存取記憶體細胞 (SRAM cell) 200‧‧‧蹺蹺板 (Seesaw) 201‧‧‧擴展脈波觸發器─寬度 (SPT_W) 202‧‧‧擴展脈波觸發器─循環 (SPT_C) 204‧‧‧延遲元件 (delay component) 221‧‧‧第2類擴展脈波觸發器─寬度 (SPT2_W) 222‧‧‧第2類擴展脈波觸發器─循環 (SPT2_C) 231‧‧‧第3類擴展脈波觸發器─寬度 (SPT3_W) 241‧‧‧第4類擴展脈波觸發器─寬度 (SPT4_W) 300‧‧‧細胞存取及保持 (Cell Access and Hold) 301‧‧‧第4類擴展脈波觸發器─SRAM (SPT4_SRAM) 500‧‧‧細胞電壓調節器 (Cell Voltage Regulator) 721‧‧‧解碼器 (Decoder) 722‧‧‧選擇器 (Selector) R1‧‧‧電阻器 (Resistor) D1‧‧‧二極體 (Diode) C1‧‧‧電容器 (Capacitor) 1000‧‧‧SRAM晶片的功能方塊圖 (Function Block of SRAM Chip) 2000‧‧‧DRAM晶片的功能方塊圖 (Function Block of DRAM Chip) 2500‧‧‧更新控制器 (Refresh Controller) 1100, 2100‧‧‧記憶體陣列 (Memory Array) 1300, 2300‧‧‧存取控制器 (Access Controller) 1301_0~b, 2301_0~b‧‧‧細胞群存取及保持 (Cells Access and Hold) 1500‧‧‧功率控制器 (Power Controller) 1501, 1502, 1599‧‧‧細胞電壓調節器 (Cell Voltage Regulator) 1710, 2710‧‧‧動作控制器 (Action Controller) 1720, 2720‧‧‧位址控制器 (Address Controller) 1730, 2730‧‧‧資料緩衝器 (Data Buffer) Or1‧‧‧或閘 (OR gate) And1, And2‧‧‧及閘 (AND gate) Not1, Not2‧‧‧反閘 (NOT gate) Nor1‧‧‧反或閘 (NOR gate) Tri1, Tri2‧‧‧三態閘 (Tri-state gate) M1至M10, Ma1至Ma2, Mb1至Mb3, Mx1至Mx2‧‧‧金屬氧化物半導體場效應電晶體 (MOSFET) 1101_0~b, 1102_0~b, 1103_0~b, 1104_0~b, 1199_0~b,2101_0~b, 2102_0~b, 2103_0~b, 2104_0~b, 2199_0~b‧‧‧細胞群 (Cells) 251至253‧‧‧輸入以及輸出之波形圖 (Waveforms of Input and Output)100‧‧‧SRAM cell 200‧‧‧Seesaw 201‧‧‧Extended Pulse Trigger-Width (SPT_W) 202‧‧‧Extended Pulse Trigger-Cycle (SPT_C) 204‧‧‧delay component 221‧‧‧Type 2 extended pulse trigger-width (SPT2_W) 222‧‧‧Category 2 extended pulse trigger-loop (SPT2_C) 231‧‧‧Category 3 extended pulse trigger-width (SPT3_W) 241‧‧‧Category 4 extended pulse trigger-width (SPT4_W) 300‧‧‧Cell Access and Hold 301‧‧‧Category 4 extended pulse trigger-SRAM (SPT4_SRAM) 500‧‧‧Cell Voltage Regulator 721‧‧‧Decoder 722‧‧‧Selector R1‧‧‧Resistor D1‧‧‧Diode C1‧‧‧Capacitor (Capacitor) 1000‧‧‧Function Block of SRAM Chip 2000‧‧‧Function Block of DRAM Chip 2500‧‧‧Refresh Controller 1100, 2100‧‧‧Memory Array 1300, 2300‧‧‧Access Controller 1301_0~b, 2301_0~b‧‧‧‧Cells Access and Hold 1500‧‧‧Power Controller (Power Controller) 1501, 1502, 1599‧‧‧‧ Cell Voltage Regulator 1710, 2710‧‧‧Action Controller 1720, 2720‧‧‧Address Controller 1730, 2730‧‧‧Data Buffer Or1‧‧‧or gate And1, And2‧‧‧ and gate (AND gate) Not1, Not2‧‧‧NOT gate Nor1‧‧‧NOR gate Tri1, Tri2‧‧‧ Tri-state gate M1 to M10, Ma1 to Ma2, Mb1 to Mb3, Mx1 to Mx2 ‧‧‧ metal oxide semiconductor field effect transistor (MOSFET) 1101_0~b, 1102_0~b, 1103_0~b, 1104_0~b, 1199_0~b, 2101_0~b, 2102_0~b, 2103_0~b, 2104_0~b, 2199_0~b‧‧‧‧Cells (Cells) 251 to 253‧‧‧ Waveforms of Input and Output
圖 1 5T SRAM cell的電路示意圖，屬於先前技藝。 圖 2 4T SRAM cell的電路示意圖，屬於先前技藝。 圖 3 3T1R SRAM cell的電路示意圖，屬於先前技藝。 圖 4 3T1D SRAM cell的電路示意圖。 圖 5 3T1C SRAM cell的電路示意圖。 圖 6 細胞存取及保持的電路示意圖。 圖 7 SPT_W的電路示意圖。 圖 8 SPT_C的電路示意圖。 圖 9 蹺蹺板的電路示意圖。 圖 10 SPT2_W的電路示意圖。 圖 11 SPT2_C的電路示意圖。 圖 12 SPT3_W的電路示意圖。 圖 13 SPT4_W的電路示意圖。 圖 14 細胞電壓調節器的電路示意圖。 圖 15 細胞電壓調節器的電路示意圖。 圖 16 SRAM晶片的功能方塊圖。 圖 17 動作控制器的電路示意圖，屬於一般技藝。 圖 18 位址控制器的電路示意圖，屬於一般技藝。 圖 19 資料緩衝器的電路示意圖，屬於一般技藝。 圖 20 DRAM晶片的功能方塊圖。 圖 21 SPT_W的波形示意圖，針對脈波輸入信號。 圖 22 SPT_W的波形示意圖，針對時脈輸入信號。 圖 23 SPT_C的波形示意圖。 圖 24 3T1D SRAM cell在作業上的波形示意圖。 圖 25 1T1C DRAM cell在作業上的波形示意圖。The circuit diagram of the 5T SRAM cell in Figure 1 belongs to the prior art. Figure 2 4T SRAM cell circuit diagram, which belongs to the previous art. Figure 3 The circuit diagram of the 3T1R SRAM cell, which belongs to the prior art. Figure 4 3T1D SRAM cell circuit schematic. Figure 5 3T1C SRAM cell circuit schematic. Figure 6 Schematic diagram of cell access and retention circuit. Figure 7 Schematic diagram of SPT_W. Figure 8 Schematic diagram of SPT_C circuit. Figure 9 Schematic diagram of the seesaw. Figure 10 Schematic diagram of SPT2_W circuit. Figure 11 Schematic diagram of SPT2_C. Figure 12 Schematic diagram of SPT3_W. Figure 13 Schematic diagram of SPT4_W circuit. Figure 14 Schematic circuit diagram of the cell voltage regulator. Figure 15 Schematic diagram of the cell voltage regulator. Figure 16 Functional block diagram of the SRAM chip. Figure 17 is a circuit diagram of the motion controller, which belongs to the general skill. Figure 18 is a circuit schematic diagram of an address controller, which belongs to a general skill. Figure 19 is a schematic diagram of the data buffer circuit, which is a general skill. Figure 20 Functional block diagram of a DRAM chip. Figure 21 SPT_W waveform diagram, for pulse input signal. Figure 22 SPT_W waveform diagram for clock input signal. Figure 23 SPT_C waveform diagram. Figure 24 Schematic diagram of 3T1D SRAM cell waveform during operation. Figure 25 Schematic diagram of 1T1C DRAM cell operation.
M1至M3‧‧‧金屬氧化物半導體場效應電晶體(MOSFET) M1 to M3 ‧‧‧ metal oxide semiconductor field effect transistor (MOSFET)
D1‧‧‧二極體(Diode) D1‧‧‧Diode
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