TWI685827B

TWI685827B - 移位暫存器電路及其驅動方法

Info

Publication number: TWI685827B
Application number: TW108127414A
Authority: TW
Inventors: 林志隆; 鄧名揚; 陳力榮; 尤建盛
Original assignee: 友達光電股份有限公司; 國立成功大學
Priority date: 2019-08-01
Filing date: 2019-08-01
Publication date: 2020-02-21
Also published as: TW202107431A

Abstract

一種移位暫存器電路及其驅動方法。移位暫存器電路包括第一上拉電路以及下拉電路。第一上拉電路用以接收第一上拉訊號，且根據第一上拉訊號接收第一時脈訊號至第一節點，並根據第一時脈訊號使第一電壓源與輸出端電性連接。根據下拉訊號，第一上拉電路的第一放電電路使第一節點與第二電壓源電性連接。下拉電路用以接收並輸出下拉訊號至第二節點，且根據下拉訊號使輸出端與第三電壓源電性連接。根據第一上拉訊號，下拉電路的第二放電電路使第二節點與第四電壓源電性連接。第一上拉訊號的致能期間與下拉訊號的致能期間不重疊。

Description

移位暫存器電路及其驅動方法

本發明涉及一種驅動電路及其驅動方法，尤其是涉及一種移位暫存器電路及其驅動方法。

移位暫存器為應用廣泛的數位邏輯電路，一般包括多級串聯的正反器，其中正反器並聯於時脈訊號線，每一正反器的輸出端耦皆於下一級正反器的輸入端，以使各級正反器依序輸出存入之訊號。

傳統的移位暫存器的電路架構無法輸出長脈波驅動訊號。原因在於控制訊號輸出的電晶體其閘極所耦接的電晶體均構成電流路徑，導致該閘極耦接之節點電位容易因漏電流而下降，造成控制訊號輸出的電晶體無法導通。另一方面，由於控制訊號輸出的電晶體須經常處於閘極高電位以向輸出端輸出訊號，因此容易老化而導致驅動精準度下降甚至故障。

本發明之實施例所採用的技術方案是提供一種移位暫存器電路，包含一第一上拉電路以及一下拉電路。第一上拉電路包括第一上拉控制單元、第一電流儲存單元、第一上拉單元以及第一放電電路。第一上拉控制單元以接收一第一上拉訊號，並根據第一上拉訊號接收並輸出一第一時脈訊號至一第一節點。第一電流儲存單元耦接於第一節點。第一上拉單元耦接於第一節點、一第一電壓源以及一輸出端，用以接收第一時脈訊號，並根據第一時脈訊號使第一電壓源與輸出端電性連接。第一放電電路耦接於第一節點、一下拉電路以及一第二電壓源，用以根據下拉電路所接收的一下拉訊號使第一節點與第二電壓源電性連接。下拉電路包括下拉控制單元、第二電流儲存單元、下拉單元以及第二放電電路。下拉控制單元用以接收下拉訊號並輸出下拉訊號至第二節點。第二電流儲存單元耦接於第二節點。下拉單元耦接於第二節點、輸出端與第三電壓源，用以接收下拉訊號並根據下拉訊號使第三電壓源與輸出端電性連接。第二放電電路耦接於第二節點與第四電壓源，用以接收第一上拉訊號並根據第一上拉訊號使第二節點與第四電壓源電性連接。第一上拉訊號的致能期間與下拉訊號的致能期間不重疊。

本發明另一實施例提供的技術方案是提供一種移位暫存器電路的驅動方法，用以驅動上述的移位暫存器電路，包括：在第一輸出期間，對第一上拉電路輸出第一時脈訊號；在第一輸出期間之中的第一上拉期間，對第一上拉電路輸出第一上拉訊號；以及在第一輸出期間之中及第一上拉期間之後的第一下拉期間，對下拉電路輸出下拉訊號。

本發明一實施例提供的移位暫存器電路包括第二上拉電路。第二上拉電路包括第二上拉控制單元、第三電流儲存單元、第二上拉單元以及第三放電電路。第二上拉控制單元用以接收第二上拉訊號並根據第二上拉訊號接收並輸出第二時脈訊號至第三節點。第三電流儲存單元耦接於第三節點。第二上拉單元耦接於第三節點、輸出端以及第一電壓源，用以接收第二時脈訊號並根據第二時脈訊號使第一電壓源與輸出端電性連接。第三放電電路耦接於第三節點、第二節點以及第七電壓源，用以根據第二節點之電位使第三節點與第七電壓源電性連接。第一時脈訊號的致能期間與第二時脈訊號的致能期間不重疊。

本發明另一實施例提供的技術方案是提供一種移位暫存器電路的驅動方法，用以驅動上述的移位暫存器電路，包含：在第一輸出期間，對第一上拉電路輸出第一時脈訊號；在第一輸出期間之中的第一上拉期間，對第一上拉電路輸出第一上拉訊號；在第一輸出期間之中以及第一上拉期間之後的第一下拉期間，對下拉電路輸出下拉訊號；在第一輸出期間之後的第二輸出期間，對第二上拉電路輸出具有致能電位的第二時脈訊號；在第二輸出期間之中的第二上拉期間，對第二上拉電路輸出第二上拉訊號；以及在第二輸出期間之中以及第二上拉期間之後的第二下拉期間，對下拉電路輸出下拉訊號。

Z‧‧‧移位暫存器電路

1‧‧‧第一上拉電路

1a‧‧‧第二上拉電路

11‧‧‧第一上拉控制單元

11a‧‧‧第二上拉控制單元

12‧‧‧第一電流儲存單元

12a‧‧‧第三電流儲存單元

13‧‧‧第一上拉單元

13a‧‧‧第二上拉單元

14‧‧‧第一放電電路

14a‧‧‧第三放電電路

T1、T11、T12、T13、T14‧‧‧第一電晶體

T2、T21、T22‧‧‧第二電晶體

T31、T32、T33、T34‧‧‧第三電晶體

C1‧‧‧第一電容

C3‧‧‧第三電容

2‧‧‧下拉電路

21‧‧‧下拉控制單元

22‧‧‧第二電流儲存單元

23‧‧‧下拉單元

24‧‧‧第二放電電路

T4‧‧‧第四電晶體

T5‧‧‧第五電晶體

T61、T62‧‧‧第六電晶體

VDD、VSS1、VSS2、VSS3、VSS4、VSS5、VSS6、VSS7‧‧‧電壓源

G‧‧‧第一上拉訊號、第二上拉訊號

ECK‧‧‧第一時脈訊號

EXCK‧‧‧第二時脈訊號

G’‧‧‧下拉訊號

Q‧‧‧第一節點

K‧‧‧第二節點

P‧‧‧第三節點

圖1為本發明第一實施例的移位暫存器電路。

圖2為本發明第一實施例的移位暫存器電路的一實施方式。

圖3為本發明第一實施例的移位暫存器電路的訊號時序圖。

圖4為本發明第一實施例的移位暫存器電路的驅動方法。

圖5為本發明第二實施例的移位暫存器電路。

圖6為本發明第二實施例的移位暫存器電路的訊號時序圖。

圖7為本發明第二實施例的移位暫存器電路的驅動方法。

圖8為本發明第三實施例的移位暫存器電路。

以下通過特定的具體實施例並配合圖1至圖8以說明本發明所公開的移位暫存器電路及其驅動方法的實施方式，本領域技術人員可由本說明書所公開的內容瞭解本發明的優點與效果。然而，以下所公開的內容並非用以限制本發明的保護範圍，在不悖離本發明構思精神的原則下，本領域技術人員可基於不同觀點與應用以其他不同實施例實現本發明。在附圖中，為了清楚說明，所示者均為簡化示意圖，用以示意本發明的基本架構。

除非另有定義，本文使用的所有術語(包括技術和科學術語)具有與本發明所屬領域的普通技術人員通常理解的相同的含義。將進一步理解的是，諸如在通常使用的字典中定義的那些術語應當被解釋為具有與它們在相關技術和本發明的上下文中的含義一致的含義，並且將不被解釋為理想化的或過度正式的意義，除非本文中明確地這樣定義。

此外，應當理解，儘管術語“第一”、“第二”、“第三”等在本文中可以用於描述各種元件、部件、區域、層及/或部分，但是這些元件、部件、區域、及/或部分不應受這些術語的限制。這些術語僅用於將一個元件、部件、區域、層或部分與另一個元件、部件、區域、層或部分區分開。因此，以下討論的例如“第一元件”、“第一訊號”可以被稱為“第二元件”、“第二訊號”而不脫離本文的教導。

第一實施例

以下配合圖1至圖4說明本發明第一實施例提供的移位暫存器電路Z以其驅動方法。首先，請參閱圖1，本發明第一實施的移位暫存器電路Z具有第一上拉電路1以及下拉電路2。第一上拉電路1與下拉電路2均耦接於一輸出端S，其中第一上拉電路1具有第一上拉控制單元11、第一電流儲存單元12、第一上拉單元13以及第一放電電路14；下拉電路2具有下拉控制單元21、第二電流儲存單元22、下拉單元23以及第二放電電路24。

圖1的移位暫存器電路Z中，第一上拉電路1是用以接收第一上拉訊號G，且根據第一上拉訊號G接收第一時脈訊號ECK並將第一時脈訊號ECK輸出至第一節點Q。第一電流儲存單元12耦接於第一節點Q，以累積輸出至第一節點Q的電荷，以使第一上拉單元13自第一節點Q接收第一時脈訊號ECK，並依據第一時脈訊號ECK使第一電壓源VDD與輸出端S電性連接。第一放電電路14耦接於第二節點K，以根據第二節點K的電位使第一節點Q與第二電流源VSS1電性連接。

明確來說，本實施例中，第一上拉控制單元11、第一上拉單元13以及第一放電電路14可以開關實現。當第一上拉訊號G位於致能期間，第一上拉控制單元11形成導通以接收第一時脈訊號ECK並將第一時脈訊號ECK輸出至第一節點Q；當第一上拉訊號G未達致能電位，第一上拉控制單元11不輸出第一時脈訊號ECK。當第一時脈訊號ECK位於致能電位，第一上拉單元13形成導通而使第一電壓源VDD與輸出端S電性連接；當第一時脈訊號ECK未達致能電位，第一上拉單元13不形成導通。同樣地，當第二節點K位於致能電位，第一放電電路14形成導通而使第一節點Q電性連接於第二電壓源VSS1；當第二節點位於非致能電位，第一放電電路14不導通而使第一節點Q與第二電壓源VSS1電性不連接。

本實施例藉由將第一電流儲存單元12耦接於第一節點Q，以使第一節點Q儲存第一時脈訊號ECK的電位。藉此，當第一上拉訊號G位於致能期間且第一時脈訊號ECK位於致能期間，第一上拉單元13可確實被所接收的第一時脈訊號ECK驅動而將第一電壓源VDD連接至輸出端S。

另一方面，請續參閱圖1，下拉控制單元21用以接收下拉訊號G’，並將下拉訊號G’輸出至第二節點K。第二電流儲存單元22耦接於第二節點K以累積輸出至第二節點K的電荷。下拉單元23耦接於第二節點K以接收下拉訊號G’，並根據下拉訊號G’使輸出端S與第三電壓源VSS2電性連接。第二放電電路24耦接於第二節點K與第四電壓源VSS3，用以接收第一上拉訊號G並根據第一上拉訊號G使第二節點K與第四電壓源VSS3電性連接。

圖1的實施例中，下拉電路2與第一上拉電路1的結構類似，其中下拉控制單元21、下拉單元23與第二放電電路24可以開關元件來實現。當下拉控制單元21接收的下拉訊號G’位在致能電位，下拉控制單元21形成導通而將下拉訊號G’輸出至第二節點K，且自第二節點K接收下拉訊號G’的下拉單元23形成導通而控制第三電壓源VSS2與輸出端S電性連接；當下拉訊號G’未達致能電位，下拉控制單元21不輸出下拉訊號G’至第二節點K，且下拉單元23使第三電壓源VSS2與輸出端S之間電性不導通。當第一上拉訊號G位於致能期間，第二放電電路24形成導通而使第二節點K與第四電壓源VSS3電性連接；當第一上拉訊號G位於非致能期間，第二放電電路24不導通，因此第二節點K與第四電壓源VSS3電性不連接。

本實施例中，第一上拉訊號G位於致能電位的致能期間與下拉訊號位於致能電位的致能期間不重疊。進一步來說，當欲使輸出端S的輸出電壓為第一電壓源VDD提供的電壓，則第一上拉訊號G位於致能期間而下拉訊號G’位於非致能期間。就第一上拉電路1而言，此時第一上拉控制單元11導通而輸出第一時脈訊號ECK，第一節點Q儲存第一時脈訊號ECK而使第一上拉單元13導通。就下拉電路2而言，此時下拉控制單元21不導通且第二放電電路24導通，因此第二節點K維持第四電壓源VSS3之低電壓，使第一放電電路14不導通，因此第一節點Q累積之電荷不會經由第一放電電路14漏電，使第一上拉單元13能持續在導通狀態。

另一方面，當欲使輸出端S的輸出電位由第一電壓源VDD提供的電壓改為第三電壓源VSS2提供的電壓，則下拉訊號G’位於致能期間而第一上拉訊號G位於非致能期間。就下拉電路2而言，此時下拉控制單元21導通而第二放電電路24不導通，而使第二節點K累積下拉控制單元21輸出的電荷，使下拉單元23持續導通。而就第一上拉電路1而言，第一放電電路14因第二節點K的致能電位而導通，而使累積於第一節點Q之電荷通過第一放電電路14放電，而使第一上拉單元13不導通。如此，將使第一電壓源VDD不會影響輸出端S輸出第三電壓源VSS2的電壓訊號。

本實施例中，第一電壓源VDD提供相對第三電壓源VSS2高的電位，更明確來說，第三電壓源VSS2為一接地端。然而，本發明不限於此。在其他實施例中，第三電壓源VSS2可與第一電壓源VDD提供相同電位，以延長訊號輸出時間。進一步來說，本實施例中，第二電壓源VSS1、第三電壓源VSS2以及第四電壓源VSS3共同耦接至一接地端。然而，本發明亦不限於此。例如，在其他實施例中，第二電壓源VSS1及第四電壓源VSS3可各自提供不同電位值的低電壓，只要能夠達到使第一節點Q以及第二節點K放電的目的即可。

請參閱圖2，本實施例中，第一上拉控制單元11包括至少一第一電晶體T1，其閘極用以接收第一上拉訊號G，第一電晶體T1汲極與源極的其中之一接收第一時脈訊號ECK，第一電晶體T1汲極與源極的另外之一耦接於第一節點Q。本實施例以第一上拉控制單元11包括一個第一電晶體T1為例，然而，本發明不限於此。第一電流儲存單元包括第一電容C1，其耦接於第一節點Q與第五電壓源VSS4之間。本實施例中，第五電壓源VSS4為接地端VSS，使第一節點Q儲存第一時脈訊號ECK之電位，然而，本發明不限於此。第一上拉單元13包括第二電晶體T2，第二電晶體T2的閘極耦接於第一節點Q用以接收第一時脈訊號ECK，第二電晶體T2的汲極或源極耦接於第一電壓源VDD，第二電晶體T2的汲極或源極的另外之一耦接於輸出端S，以在第二電晶體T2導通時使第一電壓源VDD電性連接於輸出端S。第一放電電路14包括至少一第三電晶體(T31、T32)，第三電晶體(T31、T32)的閘極耦接於第二節點K，第三電晶體(T31、T32)的汲極與源極的其中之一耦接於第一節點Q，第三電晶體(T31、T32)的汲極與源極的另外之一耦接於第二電流源VSS1。本實施例以兩個第三電晶體(T31、T32)為例，然而，本發明亦不限於此。

請續參閱圖2，本實施例的下拉電路2中，下拉控制單元21具有一第四電晶體T4，第四電晶體T4的閘極以及汲極或源極的其中之一用以接收下拉訊號G’，第四電晶體T4的汲極或源極的另外之一耦接於第二節點K。第二電流儲存單元22包括第二電容C2，其耦接於第二節點K與第六電壓源VSS5之間。下拉單元23包括第五電晶體T5，第五電晶體T5的閘極耦接於第二節點K，第五電晶體T5的汲極或源極的其中之一耦接於輸出端S，第五電晶體T5的汲極或源極的另外之一耦接於第三電壓源VSS2。第二放電電路24具有至少一第六電晶體(T61、T62)，第六電晶體(T61、T62)的閘極用以接收第一上拉訊號G，第六電晶體(T61、T62)的汲極與源極的其中之一耦接於第二節點K，第六電晶體(T61、T62)的汲極與源極的另外之一耦接於第四電壓源VSS3。本實施例以兩個第六電晶體(T61、T62)為例，然而，本發明不限於此。圖2示例圖1的移位暫存器電路Z的實施方式，然而，需要強調的是，本發明不以圖2所示之電路為限。例如，在其他實施例中，第一上拉控制單元11、第一電流儲存單元12等可以其他電路元件取代。

請配合參閱圖2、圖3及圖4，本發明實施例提供用於圖2之移位暫存器電路Z的驅動方法及依據該驅動方法實施的脈波示意圖。本實施例提供的驅動方法至少包括如下步驟。步驟S100：在第一輸出期間T1，對第一上拉電路1輸出第一時脈訊號ECK；步驟S102：在第一輸出期間T1之中的第一上拉期間t1，對第一上拉電路輸出第一上拉訊號G；以及步驟S104：在第一輸出期間T1之中以及第一上拉期間t1之後的第一下拉期間t2，對下拉電路2輸出下拉訊號G’。

明確來說，請配合參閱圖3，步驟S100中，是對第一電晶體T1的源極或汲極輸入具有閘極高電位V_GH的第一時脈訊號ECK。步驟S102中，是對第一電晶體T1的閘極輸入閘極高電位V_GH的第一上拉訊號G，以使第一電晶體T1導通而將第一時脈訊號ECK輸出至第一節點Q。步驟S104中，是對第四電晶體T4的閘極輸入閘極高電位V_GH的下拉訊號G’，以使第四電晶體T4導通而將下拉訊號G’輸出至第二節點K。

如圖3所示，第一電晶體T1接收第一上拉訊號G之後，第一節點Q儲存第一時脈訊號之電荷，其中V _GH-V _TH表示第一時脈訊號之電位扣除經過電晶體閾值電壓後到達第一節點Q之電壓。在接收第一上拉訊號G之後以及第一下拉期間t2之前的時間t3，因第一放電電路14不導通，故第一節點Q累積之電荷難以經由第一放電電路14漏電，故第一節點Q能在這段時間維持V _GH-V _TH之電位，而使第二電晶體T2在預定輸出時段t5維持導通，對輸出端S輸出第一電壓源VDD供應之電壓。

輸出下拉訊號G’之後，因第二放電電路24不導通，故第二節點K在時間t4內維持V _GH-V _TH之電位，以使第五電晶體T5維持導通，而使輸出端S持續接收第三電壓源VSS2的供應電壓(本實施例中第三電壓源VSS2為接地端VSS)。於此同時，因第二節點K之電位使第一放電電路的第三電晶體(T31、T32)導通，故第一節點Q通過第三電晶體(T31、T32)放電至第二電壓源VSS1(接地端VSS)。

通過上述技術手段，本實施例可有效防止第一節點Q以及第二節點K在輸出訊號時漏電，因此一方面可延長輸出訊號的脈波寬度，另一方面也避免輸出訊號失真。此外，由於第一上拉電路1以及下拉電路2交替對輸出端S輸出訊號，故可防止驅動電晶體(第二電晶體T2、第五電晶體T5)因長時間接收正電壓而老化甚至故障。

第二實施例

以下配合圖5至圖7說明本發明第二實施例的移位暫存器電路Z極其驅動方法。請參閱圖5，本實施例與圖2的實施例的主要差異在於，本實施例的移位暫存器電路Z進一步包括第二上拉電路1a。第二上拉電路1a基本上具有與第一上拉電路1相同的結構。明確來說，第二上拉電路1a包括第二上拉控制單元11a、第三電流儲存單元12a、第二上拉單元13a以及第三放電電路14a。與第一上拉電路相同，第二上拉控制單元11a具有第一電晶體T12，用以接收第二時脈訊號EXCK；第三電流儲存單元12a具有第三電容C3，耦接於第三節點P與第八電壓源VSS7之間；第二上拉單元13a具有第二電晶體T22；第三放電電路14a具有第三電晶體(T33、T34)，耦接於第三節點P與第七電壓源VSS6。第二上拉控制單元11a、第三電流儲存單元12a、第二上拉單元13a以及第三放電電路14a的功能與第一上拉控制單元11、第一電流儲存單元12、第一上拉單元13以及第一放電電路大致相同，故於此不再贅述。本實施例中，第七電壓源VSS6與第八電壓源VSS7接耦接於接地端VSS，然而本發明不限於此。此外，圖5中第二上拉電路1a的電路結構僅為示例，本發明不限於此。例如，在其他實施例中，第二上拉控制單元11a可以其他開關元件取代，不以圖5所示為限。

本實施例中，第一時脈訊號ECK的致能期間與第二時脈訊號的制能期間不重疊。藉此，可進一步降低驅動電晶體(T21、T22)的負擔，提高電路壽命以及輸出訊號的精確度。

明確來說，請配合參閱圖6及圖7，本實施例提供的驅動方法至少包括下列步驟。步驟S200：在第一輸出期間T1，對第一上拉電路輸出第一時脈訊號ECK；步驟S202：在第一輸出期間T1之中的第一上拉期間t1，對第一上拉電路輸出第一上拉訊號G；步驟S204：在第一輸出期間T1之中以及第一上拉期間t1之後的第一下拉期間t2，對下拉電路輸出下拉訊號G’；步驟S206：在第一輸出期間T1之後的第二輸出期間T2，對第二上拉電路輸出第二時脈訊號T；步驟S208：在第二輸出期間T2之中的第二上拉期間t1’，對第二上拉電路輸出第二上拉訊號G；以及步驟S210：在第二輸出期間T2之中以及第二上拉期間t1’之後的第二下拉期間t2’，對下拉電路輸出下拉訊號G’。

如圖6中第一輸出期間T1對應的波形與圖3相同，對應於步驟S200、步驟S202、步驟S204，於此不再贅述。本實施例的驅動方法與前一實施例的差異在於：步驟S206中，在第二輸出期間T2對第二上拉電路1a輸出第二時脈訊號EXCK，詳細來說，對第二上拉電路1a的第二上拉控制單元11a的第一電晶體T12輸出閘極高電位V_GH的第二時脈訊號EXCK。接著，步驟S208中，在第二輸出期間T2中的第二上拉期間t1’，對第二上拉電路1a的第一電晶體T12的閘極輸出閘極高電位V_GH的第二上拉訊號G，以使第一電晶體T12導通，進而接收並輸出第二時脈訊號EXCK至第三節點P。此處，第三節點P對應於第一輸出期間T1時的第一節點Q，通過第三電容C3儲存第一電晶體T12輸出的第二時脈訊號EXCK，到達電位V _GH-V _TH並使第二電晶體T22導通，以輸出第一電壓源VDD的電壓訊號。由於第三放電電路14a在第三節點P維持高電位的期間t6不導通(第二節點K在此期間保持在低電位VSS)，防止第三節點P累積的電荷經過第三放電電路14a漏電。故第三節點P可在期間t6維持在V _GH-V _TH電位以使第二電晶體T22保持導通，以使第二輸出期間T2輸出端S的輸出時間t7等於t6。

需要說明的是，本實施例中，第一上拉電路1的第一電晶體T11與第二上拉電路1a的第一電晶體T12事實上同時接受第一上拉訊號G以及第二上拉訊號G，然而第一電晶體T11與第一電晶體T12分別接收的時脈訊號ECK、EXCK其致能期間不重疊，亦即，本實施例中，當第一電晶體T11及第一電晶體T12在第一輸出期間T1分別接收第一上拉訊號G以及第二上拉訊號G時，第一電晶體T11接收的第一時脈訊號ECK為閘極高電位V_GH而第一電晶體T12接收的第二時脈訊號EXCK為閘集低電位V_GL，因此第一電晶體T12在第一輸出期間T1並不會被驅動。相反地，當第一電晶體T11及第一電晶體T12在第二輸出期間T2接收第一上拉訊號G與第二上拉訊號G時，第一電晶體T11接收的第一時脈訊號ECK為閘集低電位V_GL而第一電晶體T12接收的第二時脈訊號EXCK為閘極高電位V_GH，因此第一電晶體T11在第二輸出期間T2並不會被驅動。

此外，本實施例中，第一上拉控制單元11接收的第一上拉訊號G與第二上拉控制單元11a接收的第二上拉訊號G電位相同，可來自於同一電壓產生器。然而，本發明不限於此。例如，在其他實施例中，第一上拉訊號可與第二上拉訊號不同，只要能使第一電晶體T11、T12導通即可。

請續參閱圖6。接著，步驟S210中，在第二上拉期間t1’之後的第二下拉期間t2’，對下拉電路輸出下拉訊號G’，第二節點K開始儲存電荷，使第五電晶體T5導通而使輸出端S輸出電位下降至VSS，且第三放電電路14a導通而對第三節點P進行放電。

本實施例中，移位暫存器電路Z進一步包括第二上拉電路1a，以與第一上拉電路1接收交替致能的時脈訊號ECK、EXCK。如此，可延緩驅動電晶體T11、T12的老化，以提高輸出訊號的可信賴度。

第三實施例

請參閱圖8，本實施例提供的移位暫存器電路Z與圖5的實施例相較，主要差異在於：本實施例的移位暫存器電路Z進一步包括第七電晶體(T71、T72)。明確來說，第三實施例中，第一上拉控制單元11包括複數個串聯的第一電晶體(T11、T12)，第二上拉控制單元11a包括複數個串聯第一電晶體(T13、T14)。每兩相鄰串接的第一電晶體(T11、T12)、(T13、T14)之間具有第四節點(A、C)，每兩相鄰串接的第三電晶體(T31、T32)、(T33、T34)之間具有第五節點(B、D)。本實施例的第七電晶體(T71、T72)的閘極以及汲極或源極的其中之一耦接於輸出端S，第七電晶體(T71、T72)的汲極或源極的另外之一耦接於第四節點(A、C)以及第五節點(B、D)。藉此，當輸出端S輸出電壓訊號VDD時，第七電晶體(T71、T72)將導通，使電壓訊號VDD輸出至每一第四節點(A、C)與第五節點(B、D)。如此，通過使第四節點(A、C)與第五節點(B、D)在輸出端S進行訊號輸出時維持高電位，可進一步防止第一節點Q與第三節點P分別在維持第二電晶體(T21、T22)導通時，經由第一電晶體(T11、T12、T13、T14)或第三電晶體(T31、T32、T33、T34)漏電。

綜上所述，本發明實施例所提供的移位暫存器電路及其驅動方法藉由「第一放電電路耦接於第一節點、第二節點以及第二電壓源，用以根據第二節點的電位使第一節點與第二電壓源電性連接」、「第二放電電路耦接於第二節點與第四電壓源，第二放電電路用以接收第一上拉訊號並根據第一上拉訊號使第二節點與第四電壓源電性連接」以及「第一上拉訊號的致能期間與下拉訊號的致能期間不重疊」的技術方案，以延長輸出訊號的脈波寬度，且降低第一上拉單元與第二上拉單元故障的機率。

以上所公開的內容僅為本發明的優選可行實施例，並非因此侷限本發明的申請專利範圍，所以凡是運用本發明說明書及圖式內容所做的等效技術變化，均落入本發明的申請專利範圍內。