TWI685066B - 無基板半導體封裝結構及其製法 - Google Patents

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Abstract

本發明係一種無基板半導體封裝結構及其製法,係主要以含有金屬鹽類的一絕緣封膠體包覆一晶片,當使用雷射照射絕緣封膠體的頂面並對準該晶片的金屬接點位置,即可以各該金屬接點為雷射阻擋層,於該絕緣封膠體上形成有多個開口,使各該金屬接點外露,且雷射照射在該絕緣封膠層的頂面,形成一線路圖案;接者,於化學電鍍步驟中,於各該開口中形成有金屬柱,且該線路圖案上形成有線路,再形成多個外接墊與該金屬柱及線路電性連接;如此,本發明的半導體封裝結構不必使用基板,即可透過該些外接墊與其他電子元件或電路板電性連接。

Description

無基板半導體封裝結構及其製法
本發明係關於一種無基板半導體封裝結構及其製法,尤指一種減少封膠體脫層的無基板半導體封裝結構及其製法。
在一般半導體封裝結構中,往往將一晶片設置並電性連接在一基板上,最後再於該基板上形成一封膠體,以包覆該晶片完成一半導體封裝結構。
以半導體封裝結構的整體成本來看,該基板的成本佔其中很大的比例,因此半導體封裝技術開發,有很大一部分是在推進基板技術,倘若能節省基板不用,則可省下相當可觀的封裝成本及技術開發成本。
有鑑於前揭半導體封裝結構使用或開發基板的高成本問題,本發明的主要目的係提供一種無基板半導體封裝結構及其製法。
欲達上述目的所使用的主要技術手段係令該無基板半導體封裝結構包含有:一晶片,係包含有一主動面及一與該主動面相對的底面;其中該主動面具有複數金屬接點; 一絕緣封膠體,係包含有金屬鹽類,並包覆該晶片;其中該絕緣封膠體之底面與該晶片之底面齊平,其頂面對應晶片的多個金屬接點形成多個開口及一第一線路圖案;且該第一線路圖案係凹設於該頂面,並包含有多個外露的金屬粒子;多個第一金屬柱,係分別形成於對應的該開口中,並與對應的金屬接點連接;多條第一線路,係形成在該第一線路圖案上,並與外露金屬粒子相結合,並與對應第一金屬柱連接;以及多個第一外接墊,係電性連接至該些第一金屬柱及該些第一線路。
由上述說明可知,本發明主要以含有金屬鹽類的絕緣封膠體包覆該晶片的主動面,當使用雷射照射對應該晶片的金屬接點位置的絕緣封膠體的頂面,即可以各該金屬接點為雷射阻擋層,於該絕緣封膠體上形成有多個開口,使各該金屬接點外露,且雷射照射在該絕緣封膠層的頂面,也形成一第一線路圖案;再於該第一線路圖案上形成有第一線路,且該些第一線路係電性連接對應開口內的第一金屬柱,並於其上形成有第一外接墊;如此,本發明的半導體封裝結構不必使用基板,即可透過該些線路上的外接墊即可與其他電子元件或電路板電性連接。
欲達上述目的所使用的主要技術手段係令該半導體封裝結構的製法係包含有以下步驟:(a)準備一暫時載板;(b)將一晶片的一背面黏貼於該暫時載板上;(c)於該暫時載板上形成一絕緣封膠體,並包覆該晶片;其中該絕緣封膠體包含有金屬鹽類; (d)移除該暫時載板,並以雷射照射於該絕緣封膠體的一頂面,以形成多個開口及一第一線路圖案;其中各該開口係對準該晶片之一主動面上的對應金屬接點,並使該金屬接點外露,且該絕緣封膠體的一底面與該晶片的背面齊平;且該第一線路圖案係凹設於該頂面,並包含有多個外露的金屬粒子;(e)化學電鍍該些開口及該第一線路圖案,以與外露的金屬粒子相結合,而於各該開口形成有一第一金屬柱,並於該第一線路圖案上形成有多條第一線路;以及(f)將多個第一外接墊電性連接至位於該絕緣封膠體之頂面的上的該些第一金屬柱及該些第一線路。
由上述說明可知,本發明主要以含有金屬鹽類的絕緣封膠體包覆該晶片的主動面,當使用雷射照射對應該晶片的金屬接點位置的絕緣封膠體的頂面,即可以各該金屬接點為雷射阻擋層,於該絕緣封膠體上形成有多個開口,使各該金屬接點外露,且雷射照射在該絕緣封膠層的頂面,也形成一第一線路圖案;再於該第一線路圖案上形成有第一線路,且該些第一線路係電性連接對應開口內的第一金屬柱,並於其上形成有第一外接墊;如此,本發明的半導體封裝結構不必使用基板,即可透過該些線路上的外接墊即可與其他電子元件或電路板電性連接。
1、1a、1b‧‧‧半導體封裝結構
10‧‧‧晶片
11‧‧‧主動面
111‧‧‧金屬接點
12‧‧‧底面
20、20a、20b‧‧‧絕緣封膠體
200‧‧‧金屬粒子
21‧‧‧底面
211‧‧‧第二線路圖案
22‧‧‧頂面
221‧‧‧開口
222‧‧‧線路圖案
223‧‧‧貫穿孔
23‧‧‧保護層
230‧‧‧接墊開口
231‧‧‧金屬墊
30‧‧‧金屬柱
31‧‧‧第二金屬柱
40‧‧‧線路
41‧‧‧第二線路
50‧‧‧外接墊
51‧‧‧第二外接墊
60‧‧‧外部晶片
61‧‧‧外部晶片
70‧‧‧暫時載板
71‧‧‧黏著層
圖1:本發明半導體封裝結構的第一實施例的剖面圖。
圖2:本發明半導體封裝結構的第二實施例的剖面圖。
圖3:本發明半導體封裝結構的第三實施例的剖面圖。
圖4A至圖4J:本發明第一半導體封裝結構製法中不同步驟的剖面圖。
圖5A至圖5G:本發明第二半導體封裝結構製法中不同步驟的剖面圖。
本發明主要提出一種解無基板半導體封裝結構及其製法,以下進一步提出多個實施例並配合圖式詳加說明本發明技術內容。
首先請參閱圖1所示,係為本發明半導體封裝結構1的第一實施例,其包含有一晶片10、一絕緣封膠體20、多個金屬柱30、多條線路40及多個外接墊50。
上述晶片10係包含有一主動面11及一與該主動面11相對的底面12;其中該主動面11具有複數金屬接點111。
上述絕緣封膠體20係包含有金屬鹽類並包覆該晶片10,且該絕緣封膠體20之底面21與該晶片10之底面12齊平,其頂面22對應晶片10的多個金屬接點111形成多個開口221及一線路圖案222;於本實施例中,該絕緣封膠體20係為一種含有絕緣金屬鹽類、絕緣金屬氧化物的樹酯,經過雷射燒結活化後,可以露出還原金屬粒子,此金屬種子層,可以做後續的化鍍以形成導線鍍層用,故本發明使用的絕緣封膠層係為一種雷射直接成型封膠(laser direct structuring EMC;LDS EMC)。於本實施例中,以雷射照射該絕緣封膠體20的頂面22並對準各該金屬接點111位置,經雷射燒結活化後,於各該金屬接點111上形成對應的開口221,且同樣以雷射(調整不同功率)照射該絕緣封膠體20的頂面22,於該絕緣封膠體20的頂面22形成有該線路圖案222,即經雷射燒結活化後,在各該開口221及該線路圖案222中露出還原後的金屬粒子。
上述多個金屬柱30係分別形成於該絕緣封膠體20的對應開口221中,且上述多條線路40係形成在該線路圖案222上,並與對應金屬柱30連接。於本實施例中,由於各該開口221及該線路圖案222中露出金屬粒子,故可以於 化學電鍍製程中一併於開口221內形成金屬柱30以及於該線路圖案222上形成有線路40。於本實施例中,該些金屬柱30的部分及該些線路40的部分係進一步覆蓋有一保護層23,即未被該保護層23覆蓋的金屬柱30的部分及線路40的部份則形成有金屬墊231。
上述多個外接墊50係電性連接至該些線路40及/或該金屬柱30,作為與外電子元件或電路板電性連接用。於本實施例中,該些外接墊50為錫球,亦可為金屬接點,且該些外接墊50係形成於對應的金屬墊231上,以與該些線路40及/或該金屬柱30電性連接。
由上述說明可知,本發明半導封裝結構1確實未使用基板,直接以絕緣封膠體20配合雷射照射與化學電鍍,直接在該絕緣封膠體20上形成與其包覆晶片10之金屬接點111電性連接的線路40及外接墊50,構成一完整的半導體封裝結構1。
請參閱圖2所示,係為本發明半導體封裝結構1a的第二實施例,其包含有一晶片10、一絕緣封膠體20a、多個第一金屬柱30、多個第二金屬柱31、多條第一線路40、多個第一外接墊50及多個第二外接墊51。
上述晶片10包含有一主動面11及一與該主動面11相對的底面12;其中該主動面11具有複數金屬接點111。
上述絕緣封膠體20a與圖1所示的第一實施例的絕緣封膠體20大致相同,惟本實施例進一步包含有多個貫穿孔223,各該貫穿孔223貫穿該絕緣封膠體20a的頂面22與底面21。於本實施例中,以雷射(調整不同功率)照射該絕緣封膠體20a,使該絕緣封膠體20a形成有該些貫穿孔223,且各該貫穿孔223內形成有外露的金屬粒子。
上述該些第一金屬柱30、該些第二金屬柱31及該些線路40係於化學電鍍製程中分別形成於對應的開口221、對應的貫穿孔223及該線路圖案 222中。於本實施例中,位在該絕緣封膠體20a的頂面22的該些第一及第二金屬柱30、31的部分及該些線路40的部分係進一步覆蓋有一保護層23,而未被該保護層23覆蓋的第一及第二金屬柱30、31及線路40係分別形成有金屬墊231。
上述該些第一外接墊50係電性連接至該些線路40及/或該第一及第二金屬柱30、31,作為與外電子元件或電路板電性連接用。於本實施例中,該些第一外接墊50為錫球,亦可為金屬接點,且該些外接墊50係形成於對應的金屬墊231上,如圖2所示,該些第一外接墊50係可與一外部晶片60銲接,又其他金屬墊231可與另一不同封裝結構的外部晶片61直接銲接。
上述該些第二外接墊51係形成於位在該絕緣封膠體20a的底面21的對應第二金屬柱31。於本實施例中,該些第二外接墊50為錫球,亦可為金屬接點,作為與外電子元件或電路板電性連接用。
再請參閱圖3所示,係為本發明半導體封裝結構1b的第三實施例,其結構與圖2所示的半導體封裝結構1a的結構大致相同,惟一絕緣封膠體20b的底面21進一步以雷射形成有一第二線路圖案211,並以化學電鍍於該第二線路圖案211上形成有多條第二線路41,且多個第二外接墊51係形成於位在該絕緣封膠體20b的底面21上的部分第二線路41及第二金屬柱31上,供外部晶片60銲接,且另一外部晶片61亦直接銲接在位於該絕緣封膠體20b的底面21上的第二線路41及第二金屬柱31上。至於多個第一外接墊50則與形成在該絕緣封膠體20b的頂面22的該些線路40及/或該第一及第二金屬柱30、31電性連接,作為與外電子元件或電路板電性連接用;具體地說,第一外接墊50係形成於金屬墊231上。
再請參閱圖4A至圖4J所示,為圖1半導體封裝結構1的封裝方法,首先請參閱圖4A所示,準備一暫時載板70,該載板70上形成有一黏著層71。
如圖4B所示,將一晶片10設置於該黏著層70上,以黏貼於該暫時載板70;於本實施例中,該晶片10係以背面12設置在該黏著層70上,其主動面11及該主動面11上的多個金屬接點111係朝向與該黏著層71相反的方向(朝上)。
如圖4C所示,於該暫時載板70的黏著層71上形成一絕緣封膠體20,並包覆該晶片10;其中該絕緣封膠體20包含有金屬鹽類。於本實施例中,該絕緣封膠體20係為一種含有絕緣金屬鹽類、絕緣金屬氧化物的樹酯,經過雷射燒結活化後,可以露出還原金屬粒子,此金屬種子層,可以做後續的化鍍以形成導線鍍層用。
如圖4D所示,移除該暫時載板70及其上的黏著層71,使該晶片的底面12與該絕緣封膠體20的底面21外露,且該晶片10的底面12與該絕緣封膠體20的底面21係齊平。
如圖4E所示,以雷射照射於該絕緣封膠體20的頂面22並對準該金屬接點111位置,以形成多個開口221,使該金屬接點111外露;再如圖4F所示,調整雷射不同功率,於該絕緣封膠體20頂面形成一線路圖案222。由於各該開口221及該線路圖案222係經雷射燒結活化,故有金屬粒子200露出。
如圖4G所示,化學電鍍該開口221及線路圖案222,一併於各該開口221形成有一金屬柱30,且於該線路圖案222上形成有多條線路40;其中該些線路40係與該些金屬柱30連接。
如圖4H所示,於該絕緣封膠體20的頂面22上形成有一保護層23,以覆蓋外露於該絕緣封膠體20的頂面22的該些金屬柱30及該些線路40。
如圖4I所示,於該保護層23上形成有接墊開口230,使該些金屬柱30的部分及該些線路40的部分外露;再如圖4J所示,於各接墊開口230形成有 一金屬墊231,並於部分或全部的金屬墊321上形有外接墊50;至此,即構成圖1所示的半導體封裝結構1。
請參閱圖5A至圖5G所示,係為圖2半導體封裝結構1a的封裝方法,本實施例的封裝方法的前數道步驟與圖4A至圖4C相同,故在此不再贅述。請參閱圖5A所示,該絕緣封膠體20a包覆該晶片10。
如圖5B所示,以雷射照射於該絕緣封膠體20a的頂面22並對準該金屬接點111位置,以形成多個開口221,使該金屬接點111外露,並照射該絕緣封膠體20a的頂面22,以形成貫穿該絕緣封膠體20a的頂面22及底面21的貫穿孔223;其中各該開口221側壁及各該貫穿孔223側壁均有金屬粒子200露出。於本實施例中,由於雷射係照射該絕緣封膠體20a的頂面22,故各該開口221及各該貫穿孔223的口徑係上寬下窄。
如圖5C所示,調整雷射不同功率,於該絕緣封膠體20a的頂面22形成一線路圖案222,由於該線路圖案222係經雷射燒結活化,故其中有金屬粒子200露出;此外,可再如圖3所示,本步驟亦可進一步於該絕緣封膠體20b的底面21形成另一線路圖案(第二線路圖案211)。
如圖5D所示,化學電鍍該開口221、貫孔穿223及線路圖案222,一併於各該開口221形成有一第一金屬柱30,於各該貫穿孔223內形成有一第二金屬柱31,且於該線路圖案222上形成有多條線路40;其中該些線路40係與該些第一及第二金屬柱30、31連接。同理,再如圖3所示,本步驟亦可於第二線路圖案211中形成有多條第二線路41。
如圖5E所示,於該絕緣封膠體20a的頂面22上形成有一保護層23,以覆蓋外露於該絕緣封膠體20a的頂面22的該些第一及第二金屬柱30、31與該些線路40。
如圖5F所示,於該保護層23上形成有接墊開口230,使部分第一及第二金屬柱30、31與線路40外露;再如圖5G所示,於各該接墊開口230形成有一金屬墊231,並於部分金屬墊231上形成有第一外接墊50(如:錫球),且於外露在該絕緣封膠體20a的底面21的第二金屬柱31形成有第二外接墊51(如:錫球);至此,即構成圖2所示的半導體封裝結構1a,可透過金屬墊231及第一外接墊50與不同封裝形式的外部晶片60、61銲接。亦或如圖3所示,由外露在該絕緣封膠體20a的底面21的第二金屬柱31、第二線路41及第二外接墊51與不同封裝形式的外部晶片60、61銲接。
綜上所述,本發明主要以含有金屬鹽類的絕緣封膠體包覆該晶片的主動面,當使用雷射照射對應該晶片的金屬接點位置的絕緣封膠體的頂面,即可以各該金屬接點為雷射阻擋層,於該絕緣封膠體上形成有多個開口,使各該金屬接點外露,且雷射照射在該絕緣封膠層的頂面,也形成一線路圖案;再於該線路圖案上形成有線路,且該些線路係電性連接對應開口內的金屬柱,並於其上形成有外接墊;如此,本發明的半導體封裝結構不必使用基板,即可透過該些線路上的外接墊即可與其他電子元件或電路板電性連接。
以上所述僅是本發明的實施例而已,並非對本發明做任何形式上的限制,雖然本發明已以實施例揭露如上,然而並非用以限定本發明,任何所屬技術領域中具有通常知識者,在不脫離本發明技術方案的範圍內,當可利用上述揭示的技術內容作出些許更動或修飾為等同變化的等效實施例,但凡是未脫離本發明技術方案的內容,依據本發明的技術實質對以上實施例所作的任何簡單修改、等同變化與修飾,均仍屬於本發明技術方案的範圍內。
1‧‧‧半導體封裝結構
10‧‧‧晶片
11‧‧‧主動面
111‧‧‧金屬接點
12‧‧‧底面
20‧‧‧絕緣封膠體
21‧‧‧底面
22‧‧‧頂面
221‧‧‧開口
222‧‧‧線路圖案
23‧‧‧保護層
231‧‧‧金屬墊
30‧‧‧金屬柱
40‧‧‧線路
50‧‧‧外接墊

Claims (10)

  1. 一種無基板半導體封裝結構,包括:一晶片,係包含有一主動面及一與該主動面相對的底面;其中該主動面具有複數金屬接點;一絕緣封膠體,係包含有金屬鹽類,並包覆該晶片;其中該絕緣封膠體之底面與該晶片之底面齊平,其頂面對應晶片的多個金屬接點形成多個開口及一第一線路圖案;且該第一線路圖案係凹設於該頂面,並包含有多個外露的金屬粒子;多個第一金屬柱,係分別形成於對應的該開口中,並與對應的金屬接點連接;多條第一線路,係形成在該第一線路圖案上,並與外露金屬粒子相結合,並與對應第一金屬柱連接;以及多個第一外接墊,係電性連接至該些第一金屬柱及該些第一線路。
  2. 如請求項1所述之半導體封裝結構,其中該絕緣封膠體係包含有多個貫穿孔,各該貫穿孔係貫穿該絕緣封膠體的頂面及底面,且各該貫穿孔內形成一第二金屬柱。
  3. 如請求項2所述之半導體封裝結構,係進一步包含:一保護層,係覆蓋於該絕緣封膠體的頂面,並包含有數個金屬墊,該些金屬墊係對應連接於該第一線路及該第一金屬柱,該些金屬墊的部分係分別連接對應的該第一外接墊;以及多個第二外接墊,係分別連接至位在該絕緣封膠體的底面的各該第二金屬柱。
  4. 如請求項2所述之半導體封裝結構,其中: 該絕緣封膠體的底面形成有一第二線路,且該第二線路圖案上形成有多條第二線路;位在該絕緣封膠體的底面的該些第二金屬柱的部分與該些第二線路的部分係進一步分別連接有一第二外接墊;以及該絕緣封膠體的頂面係進一步覆蓋有一保護層,該保護層包含有數個金屬墊,且該些金屬墊係對應連接於該第一線路及該第一金屬柱,各該金屬墊係連接對應的該第一外接墊。
  5. 一種無基板半導體封裝結構的製法,包括以下步驟:(a)準備一暫時載板;(b)將一晶片的一背面黏貼於該暫時載板上;(c)於該暫時載板上形成一絕緣封膠體,並包覆該晶片;其中該絕緣封膠體包含有金屬鹽類;(d)移除該暫時載板,並以雷射照射於該絕緣封膠體的一頂面,以形成多個開口及一第一線路圖案;其中各該開口係對準該晶片之一主動面上的對應金屬接點,並使該金屬接點外露,且該絕緣封膠體的一底面與該晶片的背面齊平;且該第一線路圖案係凹設於該頂面,並包含有多個外露的金屬粒子;(e)化學電鍍該些開口及該第一線路圖案,以與外露的金屬粒子相結合,而於各該開口形成有一第一金屬柱,並於該第一線路圖案上形成有多條第一線路;以及(f)將多個第一外接墊電性連接至位於該絕緣封膠體之頂面的上的該些第一金屬柱及該些第一線路。
  6. 如請求項5所述之無基板半導體封裝結構的製法,其中:於步驟(d)中進一步以雷射照射該絕緣封膠體的頂面,以形成貫穿該絕緣封膠體之頂面與底面的貫穿孔;以及於步驟(e)中,於各該貫穿孔中形成有一第二金屬柱。
  7. 如請求項6所述之無基板半導體封裝結構的製法,係進一步包含:(g)將多個第二外接墊形成於位在該絕緣封膠體之底面的上的該些第二金屬柱。
  8. 如請求項6所述之無基板半導體封裝結構的製法,其中:於步驟(d)中進一步以雷射照射該絕緣封膠體的底面,以形成一第二線路圖案;以及於步驟(e)中,於該第二線路圖案上形成有多條第二線路。
  9. 如請求項8所述之無基板半導體封裝結構的製法,係進一步包含:(g)將多個第二外接墊形成於位在該絕緣封膠體之底面的上的該些第二金屬柱及該些第二線路。
  10. 如請求項5至9中任一項所述之無基板半導體封裝結構的製法,其中:於步驟(e)後,進一步於該絕緣封膠體的頂面形成一保護層,再於該保護層上形成有多個接墊開口,使該些金屬柱的部分及該些線路的部分外露,再於各該接墊開口中形成有金屬墊;以及於步驟(f)中,將該些第一外接墊形成於該些金屬墊上。
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Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW509759B (en) * 2000-04-10 2002-11-11 Hiwin Tech Corp Ball screw with ball bearing ring
TWI256141B (en) * 2005-06-06 2006-06-01 Chipmos Technologies Inc Optoelectronic chip package and method for manufacturing the same
TW200903757A (en) * 2007-06-04 2009-01-16 Stats Chippac Ltd Semiconductor packages
TW201310607A (zh) * 2011-08-26 2013-03-01 Powertech Technology Inc 多晶片堆疊封裝之測試方法
TW201351522A (zh) * 2012-06-15 2013-12-16 Powertech Technology Inc 已單離晶粒堆疊封裝件之晶圓級測試方法
TW201401398A (zh) * 2012-05-22 2014-01-01 Invensas Corp 具有線接合互連之無基板可堆疊封裝
TWI585910B (zh) * 2016-02-05 2017-06-01 力成科技股份有限公司 扇出型背對背晶片堆疊封裝構造及其製造方法
TW201737442A (zh) * 2016-04-01 2017-10-16 力成科技股份有限公司 薄型晶片堆疊封裝構造及其製造方法
TWI621187B (zh) * 2017-03-07 2018-04-11 力成科技股份有限公司 封裝堆疊結構及其製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW571372B (en) * 2002-11-25 2004-01-11 Phoenix Prec Technology Corp Substrate with plated metal layer over pads thereon, and method for fabricating the same
CN101866889B (zh) * 2009-04-17 2012-06-27 南茂科技股份有限公司 无基板芯片封装及其制造方法
US9673148B2 (en) * 2015-11-03 2017-06-06 Dyi-chung Hu System in package
CN108573963B (zh) * 2017-03-07 2019-10-11 力成科技股份有限公司 封装堆叠结构及其制造方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW509759B (en) * 2000-04-10 2002-11-11 Hiwin Tech Corp Ball screw with ball bearing ring
TWI256141B (en) * 2005-06-06 2006-06-01 Chipmos Technologies Inc Optoelectronic chip package and method for manufacturing the same
TW200903757A (en) * 2007-06-04 2009-01-16 Stats Chippac Ltd Semiconductor packages
TW201310607A (zh) * 2011-08-26 2013-03-01 Powertech Technology Inc 多晶片堆疊封裝之測試方法
TW201401398A (zh) * 2012-05-22 2014-01-01 Invensas Corp 具有線接合互連之無基板可堆疊封裝
TW201351522A (zh) * 2012-06-15 2013-12-16 Powertech Technology Inc 已單離晶粒堆疊封裝件之晶圓級測試方法
TWI585910B (zh) * 2016-02-05 2017-06-01 力成科技股份有限公司 扇出型背對背晶片堆疊封裝構造及其製造方法
TW201737442A (zh) * 2016-04-01 2017-10-16 力成科技股份有限公司 薄型晶片堆疊封裝構造及其製造方法
TWI606563B (zh) * 2016-04-01 2017-11-21 力成科技股份有限公司 薄型晶片堆疊封裝構造及其製造方法
TWI621187B (zh) * 2017-03-07 2018-04-11 力成科技股份有限公司 封裝堆疊結構及其製造方法

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