TWI684992B - 終端電阻電路及其控制方法 - Google Patents

終端電阻電路及其控制方法 Download PDF

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Abstract

一種終端電阻電路，連接於記憶體模組，其包括第一傳輸線、第一終端電阻、第二終端電阻、第一開關電路、第三終端電阻、第四終端電阻、第二開關電路及終端電阻控制邏輯。第一終端電阻及第二終端電阻耦接於第一傳輸線上的第一節點。第一開關電路包括第一開關及第二開關，並根據第一控制訊號而驅動。第三終端電阻及第四終端電阻耦接於第一傳輸線上的第二節點。第二開關電路包括第三開關及第四開關，並根據第二控制訊號而驅動。終端電阻控制邏輯輸出第一控制訊號及第二控制訊號，以控制第一開關電路及第二開關電路在不同時間點導通。

Description

終端電阻電路及其控制方法
本發明涉及一種終端電阻電路及其控制方法，特別是涉及一種具有分時導通機制的終端電阻電路及其控制方法。
傳統的動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)模組通常包括終端電阻(on-die termination,ODT)，該終端電阻用於信號線的阻抗匹配，並降低信號失真。傳統的終端電阻通常耦接至參考電壓，例如接地電壓。
在現有記憶體中，當控制器進行讀取時，會先將ODT(On-Die-Termination)打開，使DDR3/LPDDR2/LPDDR3的資料訊號腳位DQ/DQS/DQS#停留在1/2VDD準位，DDR4停在VDD準位，LPDDR4停在VSS準位，當打開ODT一瞬間會因同時打開造成同時驅動電流而造成晶片內電源節點的電壓或晶片內接地節點的電壓跳動。
具體來說，由於外部電源節點與晶片內電源節點之間會有封裝電源電感存在，且在外部接地節點與晶片內接地節點之間亦會有封裝接地電感存在，其電壓差異如下式(1)、(2)所示：V-V’=Lp(di/dt)......式(1)
G’-G=Lg(di/dt)......式(2)
其中，V為外部電源節點電位，V’為晶片內電源節點電位，G為外部接地節點電位，G’為晶片內接地節點電位，Lp為封裝電源電感值，Lg為封裝接地電感，i為電流，t為時間，由上述可知，ODT啟動時會因封裝電源電感及封裝接地電感而造成晶片內電源節點的電壓或晶片內接地節點的電壓跳動，影響記憶體模組的運作。
故，如何通過終端電阻電路控制機制設計的改良，來降低晶片內電源節點的電壓或晶片內接地節點的電壓跳動，並克服上述的缺陷，已成為該項事業所欲解決的重要課題之一。
本發明所要解決的技術問題在於，針對現有技術的不足提供一種終端電阻電路及其控制方法。
為了解決上述的技術問題，本發明所採用的其中一技術方案是，提供一種終端電阻電路，係連接於記憶體模組，其包括第一傳輸線、第一終端電阻、第二終端電阻、第一開關電路、第三終端電阻、第四終端電阻、第二開關電路及終端電阻控制邏輯。第一傳輸線用於在記憶體模組與第一接墊之間傳輸資料。第一終端電阻耦接於第一傳輸線上的第一節點。第二終端電阻耦接於第一節點。第一開關電路包括第一開關及第二開關，第一開關耦接於第一晶片內電源節點及第一終端電阻之間，並根據第一控制訊號而驅動，第二開關耦接於第二終端電阻及第一晶片內接地節點之間，並根據第一控制訊號而驅動。第三終端電阻，耦接於第一傳輸線上的第二節點。第四終端電阻，耦接於第二節點。第二開關電路包括第三開關及第四開關，第三開關耦接於第二晶片內電源節點及第三終端電阻之間，並根據第二控制訊號而驅動，第四開關耦接於第四終端電阻及第二晶片內接地節點之間，並根據第 二控制訊號而驅動。終端電阻控制邏輯經配置以輸出第一控制訊號及第二控制訊號，以控制第一開關電路及第二開關電路在不同時間點導通。
為了解決上述的技術問題，本發明所採用的另外一技術方案是，提供一種終端電阻電路的控制方法，適用於記憶體模組，控制方法包括：設置連接於該記憶體模組的終端電阻電路，終端電阻電路包括第一傳輸線、第一終端電阻、第二終端電阻、第一開關電路、第三終端電阻、第四終端電阻、第二開關電路及終端電阻控制邏輯。第一傳輸線用於在記憶體模組與第一接墊之間傳輸資料。第一終端電阻耦接於第一傳輸線上的第一節點。第二終端電阻耦接於第一節點。第一開關電路包括第一開關及第二開關，第一開關耦接於第一晶片內電源節點及第一終端電阻之間，並根據第一控制訊號而驅動，第二開關耦接於第二終端電阻及第一晶片內接地節點之間，並根據第一控制訊號而驅動。第三終端電阻，耦接於第一傳輸線上的第二節點。第四終端電阻，耦接於第二節點。第二開關電路包括第三開關及第四開關，第三開關耦接於第二晶片內電源節點及第三終端電阻之間，並根據第二控制訊號而驅動，第四開關耦接於第四終端電阻及第二晶片內接地節點之間，並根據第二控制訊號而驅動。終端電阻控制邏輯經配置以輸出第一控制訊號及第二控制訊號，以控制第一開關電路及第二開關電路在不同時間點導通。控制方法還包括配置終端電阻控制邏輯輸出第一控制訊號及第二控制訊號，以控制第一開關電路及第二開關電路在不同時間點導通。
為使能更進一步瞭解本發明的特徵及技術內容，請參閱以下有關本發明的詳細說明與圖式，然而所提供的圖式僅用於提供參考與說明，並非用來對本發明加以限制。
1‧‧‧終端電阻電路
100‧‧‧記憶體模組
102‧‧‧終端電阻控制邏輯
I、Ia、Ib‧‧‧總電流
L1‧‧‧第一傳輸線
L2‧‧‧第二傳輸線
N1‧‧‧第一節點
N2‧‧‧第二節點
N3‧‧‧第三節點
N4‧‧‧第四節點
N5‧‧‧第五節點
N6‧‧‧第六節點
ODT_S1‧‧‧第一控制訊號
ODT_S2‧‧‧第二控制訊號
ODT_S3‧‧‧第三控制訊號
ODT_S4‧‧‧第四控制訊號
ODT_S5‧‧‧第五控制訊號
ODT_S6‧‧‧第六控制訊號
PAD1‧‧‧第一接墊
PAD2‧‧‧第二接墊
R11‧‧‧第一終端電阻
R12‧‧‧第二終端電阻
R21‧‧‧第三終端電阻
R22‧‧‧第四終端電阻
R31‧‧‧第五終端電阻
R32‧‧‧第六終端電阻
R41‧‧‧第七終端電阻
R42‧‧‧第八終端電阻
R51‧‧‧第九終端電阻
R52‧‧‧第十終端電阻
R61‧‧‧第十一終端電阻
R62‧‧‧第十二終端電阻
S1‧‧‧第一開關電路
S11‧‧‧第一開關
S12‧‧‧第二開關
S2‧‧‧第二開關電路
S21‧‧‧第三開關
S22‧‧‧第四開關
S3‧‧‧第三開關電路
S31‧‧‧第五開關
S32‧‧‧第六開關
S4‧‧‧第四開關電路
S41‧‧‧第七開關
S42‧‧‧第八開關
S5‧‧‧第五開關電路
S51‧‧‧第九開關
S52‧‧‧第十開關
S6‧‧‧第六開關電路
S61‧‧‧第十一開關
S62‧‧‧第十二開關
T‧‧‧時間
V’‧‧‧晶片內電源節點電位
VDD1‧‧‧第一晶片內電源節點
VDD2‧‧‧第二晶片內電源節點
VDD3‧‧‧第三晶片內電源節點
VDD4‧‧‧第四晶片內電源節點
VDD5‧‧‧第五晶片內電源節點
VDD6‧‧‧第六晶片內電源節點
VSS1‧‧‧第一晶片內接地節點
VSS2‧‧‧第二晶片內接地節點
VSS3‧‧‧第三晶片內接地節點
VSS4‧‧‧第四晶片內接地節點
VSS5‧‧‧第五晶片內接地節點
VSS6‧‧‧第六晶片內接地節點
圖1為根據本發明第一實施例的終端電阻電路的電路圖。
圖2為本發明第一實施例的同時導通及分時導通的總電流及晶片內電源節點電位對時間的曲線圖。
圖3為根據本發明第二實施例的終端電阻電路的電路圖。
圖4為本發明第二實施例的同時導通及分時導通的總電流及晶片內電源節點電位對時間的曲線圖。
圖5為根據本發明第三實施例的終端電阻電路的電路圖。
圖6為本發明第四實施例的終端電阻電路的控制方法的流程圖。
以下是通過特定的具體實施例來說明本發明所公開有關“終端電阻電路及其控制方法”的實施方式，本領域技術人員可由本說明書所公開的內容瞭解本發明的優點與效果。本發明可通過其他不同的具體實施例加以施行或應用，本說明書中的各項細節也可基於不同觀點與應用，在不悖離本發明的構思下進行各種修改與變更。另外，本發明的附圖僅為簡單示意說明，並非依實際尺寸的描繪，事先聲明。以下的實施方式將進一步詳細說明本發明的相關技術內容，但所公開的內容並非用以限制本發明的保護範圍。
應當可以理解的是，雖然本文中可能會使用到“第一”、“第二”、“第三”等術語來描述各種元件或者信號，但這些元件或者信號不應受這些術語的限制。這些術語主要是用以區分一元件與另一元件，或者一信號與另一信號。另外，本文中所使用的術語“或”，應視實際情況可能包括相關聯的列出項目中的任一個或者多個的組合。
[第一實施例]
參閱圖1所示，圖1為根據本發明第一實施例的終端電阻電路的 電路圖。本發明第一實施例提供一種終端電阻電路1，係連接於記憶體模組100，其包括第一傳輸線L1、第一終端電阻R11、第二終端電阻R12、第一開關電路S1、第三終端電阻R21、第四終端電阻R22、第二開關電路S2及終端電阻控制邏輯102。
第一傳輸線L1用於在記憶體模組100與第一接墊PAD1之間傳輸資料。第一終端電阻R11耦接於第一傳輸線L1上的第一節點N1。第二終端電阻R12耦接於第一節點N1。第一開關電路S1包括第一開關S11及第二開關S12，第一開關S11耦接於第一晶片內電源節點VDD1及第一終端電阻S11之間，並根據第一控制訊號ODT_S1而驅動，第二開關S12耦接於第二終端電阻R12及第一晶片內接地節點VSS1之間，並同樣根據第一控制訊號ODT_S1而驅動。
較佳者，第三終端電阻R21耦接於第一傳輸線L1上的第二節點N2。第四終端電阻R22，耦接於第二節點N2。第二開關電路S2包括第三開關S21及第四開關S22，第三開關S21耦接於第二晶片內電源節點VDD2及第三終端電阻R21之間，並根據第二控制訊號ODT_S2而驅動，而第四開關S22耦接於第四終端電阻R22及第二晶片內接地節點VSS2之間，並同樣根據第二控制訊號ODT_S2而驅動。其中，第一晶片內電源節點VDD1與第二晶片內電源節點VDD2可連接於相同電源，且第一晶片內接地節點VSS1與第二晶片內接地節點VSS2可連接於相同接地端。
此外，終端電阻電路1還包括終端電阻控制邏輯102，經配置以輸出第一控制訊號ODT_S1及第二控制訊號ODT_S2，以控制第一開關電路S1及第二開關電路S2在不同時間點導通。第一開關電路S1及第二開關電路S2可包括，但不限於，P型金屬氧化物半導體場效電晶體(PMOSFET)、N型金屬氧化物半導體場效電晶體(NMOSFET)及傳輸閘(Transmission Gate)。
詳細而言，終端電阻(ODT)控制邏輯102可配置有外部ODT腳位，當ODT使能(enable)信號施加到設置在記憶體晶片外部的外部ODT腳位時，ODT使能信號可傳輸到設置在記憶體晶片內部的ODT控制邏輯102。ODT控制邏輯102可根據在擴展模式暫存器組(EMRS)中設置的目標電阻產生第一控制訊號ODT_S1及第二控制訊號ODT_S2。終端電阻控制邏輯102可為，或包括於記憶體控制器，其係用於管理與規劃從記憶體到處理器間傳輸速度的匯流排電路控制器。記憶體控制器可為單一晶片，或整合到相關的大型晶片中，其可例如為微處理器或北橋內建的記憶體控制器。
當施加第一控制訊號ODT_S1及第二控制訊號ODT_S2時，根據第一控制訊號ODT_S1及第二控制訊號ODT_S2的邏輯狀態，驅動第一開關電路S1及第二開關電路S2，並根據預定的終端電阻值來終止(terminate)第一接墊PAD1。此處，記憶體模組100的DQ、DQS、/DQS等腳位都可以被終止。此方式的優勢在於，可省去主機板上的終端電阻等電子元件，因此可大幅降低電路板的製造成本，並且也使主機板的設計能更加簡潔。再者，由於可以迅速的開啟和關閉空閒的記憶體晶片，在很大程度上減少了記憶體閒置時的功率消耗。另外，由晶片內部進行終止將比由主機板進行終止更及時有效，從而減少了記憶體的延遲等待時間。這也使得進一步提高記憶體，例如提高DDR2、DDR3(L)、DDR4、LPDDR2/3/4等記憶體的工作頻率成為可能。
請進一步參閱圖2所示，其為本發明第一實施例的同時導通及分時導通的總電流及晶片內電源節點電位對時間的曲線圖。如圖所示，Ia代表第一開關電路S1及第二開關電路S2在時間1T內同時導通的總電流，Ib代表第一開關電路S1及第二開關電路S2在時間2T內分時導通的總電流，V’為晶片內電源節點電位。依據上述式(1)、(2)，可知當第一終端電阻R11、第二終端電阻R12、第三終端電阻R21及第四終端電阻R22進行分組並分時導通後，可降低 ODT開啟時的di/dt值，而進一步減少L(p/g)*di/dt所形成晶片內電源節點的電壓或晶片內接地節點的電壓跳動，進而維持第一傳輸線L1在記憶體模組100與第一接墊PAD1之間傳輸資料時的恆定電壓。其中，可以對第一開關電路S1及第二開關電路S2的導通時間進行調整，例如兩者可為固定時間差或者不同時間差。
[第二實施例]
請參閱圖3所示，圖3為根據本發明第二實施例的終端電阻電路的電路圖。本發明第二實施例另外提供一種終端電阻電路1，其係基於圖1的終端電阻電路1進行變化，故省略重複敘述。在此實施例中，終端電阻電路1更包括第五電阻R31、第六電阻R32、第三開關電路S3、第七電阻R41、第八電阻R42及第四開關電路S4。
進一步而言，第五電阻R31耦接於第一傳輸線L1上的第三節點N3，且第六電阻R32亦耦接於此第三節點N3。第七電阻R41耦接於第一傳輸線L1上的第四節點N4，第八電阻R42亦耦接於第四節點。
此外，終端電阻電路1還包括第三開關電路S3及第四開關電路S4。第三開關電路S3包括第五開關S31及第六開關S32，第五開關S31耦接於第三晶片內電源節點VDD3及第五電阻R31之間，並根據第三控制訊號ODT_S3而驅動。另一方面，第六開關S32耦接於第六電阻R32及第三晶片內接地節點VSS之間，並根據第三控制訊號ODT_S3而驅動。
第四開關電路S4包括第七開關S41及第八開關S42。第七開關S41耦接於第四晶片內電源節點VDD4及第七電阻R41之間，並根據第四控制訊號ODT_S4而驅動，且第八開關S42耦接於第八電阻R42及第四晶片內接地節點VSS之間，並同樣根據第四控制訊號ODT_S4而驅動。
第三開關電路S3及第四開關電路S4可包括，但不限於，P型金 屬氧化物半導體場效電晶體(PMOSFET)、N型金屬氧化物半導體場效電晶體(NMOSFET)及傳輸閘(Transmission Gate)。
其中，終端電阻控制邏輯102更經配置以輸出第三控制訊號ODT_S3及第四控制訊號ODT_S4。類似的，當施加第三控制訊號ODT_S3及第四控制訊號ODT_S4時，根據第三控制訊號ODT_S3及第四控制訊號ODT_S4的邏輯狀態，驅動第三開關電路S3及第四開關電路S4，並根據預定的終端電阻值來終止(terminate)第一接墊PAD1。此處，記憶體模組100的DQ、DQS、/DQS等腳位都可以被終止。
在本實施例中，可以不同分組來操作第一開關電路S1、第二開關電路S2、第三開關電路S3及第四開關電路S4的導通時間點。舉例而言，終端電阻控制邏輯102可經配置以控制第一開關電路S1、第二開關電路S2、第三開關電路S3及第四開關電路S4在不同時間點導通，亦即，分為四組導通。
另一方面，終端電阻控制邏輯102可經配置以控制第一開關電路S1與第三開關電路S3在相同時間點導通，且控制第二開關電路S2與第四開關電路S4在相同時間點導通，亦即，分為兩組導通。
請進一步參閱圖4所示，其為本發明第二實施例的同時導通及分時導通的總電流及晶片內電源節點電位對時間的曲線圖。如圖所示，I代表各狀況下的總電流。依據上述式(1)、(2)，可知當各終端電阻進行分組並分時導通後，可降低ODT開啟時的di/dt值，而進一步減少L(p/g)*di/dt所形成晶片內電源節點的電壓或晶片內接地節點的電壓跳動，進而維持第一傳輸線L1在記憶體模組100與第一接墊PAD1之間傳輸資料時的恆定電壓。
其中，第一開關電路S1、第二開關電路S2、第三開關電路S3及第四開關電路S4可分為兩組或四組導通，且可以對第一開關電路S1、第二開關電路S2、第三開關電路S3及第四開關電路S4的導通時間進行調整，例如兩 者可為固定時間差或者不同時間差，並且，由於分組數量越多，將會需要越多時間來完成ODT的開啟，因此，使用者可根據記憶體晶片設計，並參考外部電源節點與晶片內電源節點之間的封裝電源電感值，以及外部接地節點與晶片內接地節點之間的封裝接地電感值所產生的電壓跳動情形，來決定需要的延遲時間以及分組數量。
[第三實施例]
請參閱圖5所示，圖5為根據本發明第三實施例的終端電阻電路的電路圖。本發明第三實施例另外提供一種終端電阻電路1，其係基於圖1的終端電阻電路1進行變化，故省略重複敘述。在此實施例中，終端電阻電路1更包括第二傳輸線L2、第九電阻R51、第十電阻R52、第五開關電路S5、第十一電阻R61、第十二電阻R62及第六開關電路S6。
第二傳輸線L2用於在記憶體模組100與第二接墊PAD2之間傳輸資料。第九電阻R51耦接於第二傳輸線L2上的第五節點N5，第十電阻R52亦耦接於第五節點N5。第十一電阻R61耦接於第二傳輸線L2上的第六節點N6，第十二電阻R62亦耦接於第六節點N6。
第五開關電路S5包括第九開關S51及第十開關S52，第九開關S51耦接於第五晶片內電源節點VDD5及第九電阻R51之間，並根據第五控制訊號ODT_S5而驅動。第十開關S52耦接於第十電阻R52及第五晶片內接地節點VSS5之間，並同樣根據第五控制訊號ODT_S5而驅動。
另一方面，第六開關電路S6包括第十一開關S61及第十二開關S62，第十一開關S61耦接於第六晶片內電源節點VDD6及第十一電阻R61之間，並根據第六控制訊號ODT_S6而驅動。第十二開關S62耦接於第十二電阻R62及第六晶片內接地節點VSS6之間，並同樣根據第六控制訊號ODT_S6而驅動。
此處，第一晶片內電源節點VDD1與第二晶片內電源節點VDD2可連接於相同電源，第五晶片內電源節點VDD5與第六晶片內電源節點VDD6可連接於相同電源，第一晶片內接地節點VSS1與第二晶片內接地節點VSS2可連接於相同接地端，且第五晶片內接地節點VSS5與第六晶片內接地節點VSS6可連接於相同接地端。
其中，終端電阻控制邏輯102更經配置以輸出第五控制訊號ODT_S5及第六控制訊號ODT_S6，以控制第一開關電路S1、第二開關電路S2、第五開關電路S5及第六開關電路S6在不同時間點導通。
第五開關電路S5及第六開關電路S6可包括，但不限於，P型金屬氧化物半導體場效電晶體(PMOSFET)、N型金屬氧化物半導體場效電晶體(NMOSFET)及傳輸閘(Transmission Gate)。
類似的，當施加第一控制訊號ODT_S1及第二控制訊號ODT_S2時，根據第一控制訊號ODT_S1及第二控制訊號ODT_S2的邏輯狀態，驅動第一開關電路S1及第二開關電路S2，並根據預定的終端電阻值來終止(terminate)第一接墊PAD1。而當施加第五控制訊號ODT_S5及第六控制訊號ODT_S6時，根據第五控制訊號ODT_S5及第六控制訊號ODT_S6的邏輯狀態，驅動第五開關電路S5及第六開關電路S6，並根據預定的終端電阻值來終止(terminate)第二接墊PAD2。此處，記憶體模組100的DQ、DQS、/DQS等腳位都可以被終止。
依據上述式(1)、(2)，可知當各終端電阻進行分組並分時導通後，可降低ODT開啟時的di/dt值，而進一步減少L(p/g)*di/dt所形成晶片內電源節點的電壓或晶片內接地節點的電壓跳動，進而維持第一傳輸線L1在記憶體模組100與第一接墊PAD1之間傳輸資料時的恆定電壓，以及維持第二傳輸線L2在記憶體模組100與第二接墊PAD2之間傳輸資料時的恆定電壓。
需要說明的是，上述各實施例中，各傳輸線所連接的終端電阻 數量並不限於實施例中所提供的數量。
[第四實施例]
請參閱圖6，其為本發明第四實施例的終端電阻電路的控制方法的流程圖。本實施例提供一種終端電阻電路的控制方法，其適用於上述第一實施例至第三實施例，且不限於流程圖中所示的順序。
本發明的終端電阻電路的控制方法，適用於記憶體模組，控制方法包括：
步驟S100：設置連接於記憶體模組的終端電阻電路。
詳細而言，終端電阻電路可包括上述第一實施例至第三實施例的終端電阻電路，因此不在此贅述。
步驟S102：依據晶片的外部電源節點與晶片內電源節點之間的封裝電源電感值，以及外部接地節點與晶片內接地節點之間的封裝接地電感值所產生的電壓跳動情形，來決定多個開關電路的分組方式及導通時間。
步驟S104：配置終端電阻控制邏輯輸出控制訊號，以依據多個開關電路的分組方式及導通時間，控制多個開關電路在不同時間點導通。
[實施例的有益效果]
本發明的其中一有益效果在於，本發明所提供的終端電阻電路及其控制方法，其能通過將各終端電阻進行分組並進行分時導通控制，來降低ODT開啟時的電流對時間變化值，而進一步減少封裝內部電源電感或封裝內部接地節點電感所形成晶片內電源節點的電壓或晶片內接地節點的電壓跳動，進而維持各傳輸線在記憶體模組與接墊之間傳輸資料時的恆定電壓。
另外，多個開關電路可劃分為多組進行導通控制，且可以對各開關電路的導通時間進行調整。並且使用者可根據記憶體晶片設計，並參考外部電源節點與晶片內電源節點之間的封裝電源電感值，以及外部接地節點 與晶片內接地節點之間的封裝接地電感值所產生的電壓跳動情形，來決定需要的延遲時間以及分組數量。
以上所公開的內容僅為本發明的優選可行實施例，並非因此侷限本發明的申請專利範圍，所以凡是運用本發明說明書及圖式內容所做的等效技術變化，均包含於本發明的申請專利範圍內。
1‧‧‧終端電阻電路
100‧‧‧記憶體模組
102‧‧‧終端電阻控制邏輯
L1‧‧‧第一傳輸線
N1‧‧‧第一節點
N2‧‧‧第二節點
ODT_S1‧‧‧第一控制訊號
ODT_S2‧‧‧第二控制訊號
PAD1‧‧‧第一接墊
R11‧‧‧第一終端電阻
R12‧‧‧第二終端電阻
R21‧‧‧第三終端電阻
R22‧‧‧第四終端電阻
S1‧‧‧第一開關電路
S11‧‧‧第一開關
S12‧‧‧第二開關
S2‧‧‧第二開關電路
S21‧‧‧第三開關
S22‧‧‧第四開關
VDD1‧‧‧第一晶片內電源節點
VDD2‧‧‧第二晶片內電源節點
VSS1‧‧‧第一晶片內接地節點
VSS2‧‧‧第二晶片內接地節點

Claims (10)

  1. 一種終端電阻電路，係連接於一記憶體模組，其包括：一第一傳輸線，用於在該記憶體模組與一第一接墊之間傳輸資料；一第一終端電阻，耦接於該第一傳輸線上的一第一節點；一第二終端電阻，耦接於該第一節點；一第一開關電路，係包括：一第一開關，耦接於一第一晶片內電源節點及該第一終端電阻之間，並根據一第一控制訊號而驅動；及一第二開關，耦接於該第二終端電阻及一第一晶片內接地節點之間，並根據該第一控制訊號而驅動；一第三終端電阻，耦接於該第一傳輸線上的一第二節點；一第四終端電阻，耦接於該第二節點；一第二開關電路，係包括：一第三開關，耦接於一第二晶片內電源節點及該第三終端電阻之間，並根據一第二控制訊號而驅動；及一第四開關，耦接於該第四終端電阻及一第二晶片內接地節點之間，並根據該第二控制訊號而驅動；以及一終端電阻控制邏輯，經配置以將該第一開關電路及該第二開關電路分為多個組，並輸出該第一控制訊號及該第二控制訊號，以依據該些組控制該第一開關電路及該第二開關電路在不同時間點分時導通。
  2. 如申請專利範圍第1項所述之終端電阻電路，其中該第一晶片內電源節點連接於該第二晶片內電源節點，且該第一晶片內接地節點連接於該第二晶片內接地節點。
  3. 如申請專利範圍第1項所述之終端電阻電路，更包括：一第五電阻，耦接於該第一傳輸線上的一第三節點； 一第六電阻，耦接於該第三節點；一第三開關電路，係包括：一第五開關，耦接於一第三晶片內電源節點及該第五電阻之間，並根據一第三控制訊號而驅動；及一第六開關，耦接於該第六電阻及一第三晶片內接地節點之間，並根據該第三控制訊號而驅動；一第七電阻，耦接於該第一傳輸線上的一第四節點；一第八電阻，耦接於該第四節點；以及一第四開關電路，係包括：一第七開關，耦接於一第四晶片內電源節點及該第七電阻之間，並根據一第四控制訊號而驅動；及一第八開關，耦接於該第八電阻及一第四晶片內接地節點之間，並根據該第四控制訊號而驅動，其中該終端電阻控制邏輯更經配置以輸出該第三控制訊號及該第四控制訊號。
  4. 如申請專利範圍第3項所述之終端電阻電路，其中該終端電阻控制邏輯經配置以控制該第一開關電路、該第二開關電路、該第三開關電路及該第四開關電路在不同時間點導通。
  5. 如申請專利範圍第3項所述之終端電阻電路，其中該終端電阻控制邏輯經配置以控制該第一開關電路與該第三開關電路在相同時間點導通，且控制該第二開關電路與該第四開關電路在相同時間點導通。
  6. 如申請專利範圍第3項所述之終端電阻電路，其中該第一晶片內電源節點連接於該第二晶片內電源節點、該第三晶片內電源節點及該第四晶片內電源節點，且該第一晶片內接地節點連接於該第二晶片內接地節點、第三晶片內接地節點及該第四晶片內接地節點。
  7. 如申請專利範圍第1項所述之終端電阻電路，更包括：一第二傳輸線，用於在該記憶體模組與一第二接墊之間傳輸資料；一第九電阻，耦接於該第二傳輸線上的一第五節點；一第十電阻，耦接於該第五節點；一第五開關電路，係包括：一第九開關，耦接於一第五晶片內電源節點及該第九電阻之間，並根據一第五控制訊號而驅動；及一第十開關，耦接於該第十電阻及一第五晶片內接地節點之間，並根據該第五控制訊號而驅動；一第十一電阻，耦接於該第二傳輸線上的一第六節點；一第十二電阻，耦接於該第六節點；一第六開關電路，係包括：一第十一開關，耦接於一第六晶片內電源節點及該第十一電阻之間，並根據一第六控制訊號而驅動；及一第十二開關，耦接於該第十二電阻及一第六晶片內接地節點之間，並根據該第六控制訊號而驅動，其中該終端電阻控制邏輯更經配置以輸出該第五控制訊號及該第六控制訊號，以控制該第一開關電路、該第二開關電路、該第五開關電路及該第六開關電路在不同時間點導通。
  8. 如申請專利範圍第7項所述之終端電阻電路，其中該第一晶片內電源節點連接於該第二晶片內電源節點，該第五晶片內電源節點連接於該第六晶片內電源節點，該第一晶片內接地節點連接於該第二晶片內接地節點，且該第五晶片內接地節點連接於該第六晶片內接地節點。
  9. 一種終端電阻電路的控制方法，適用於一記憶體模組，該控制方法包括： 設置連接於該記憶體模組的一終端電阻電路，其包括：一第一傳輸線，用於在該記憶體模組與一第一接墊之間傳輸資料；一第一終端電阻，耦接於該第一傳輸線上的一第一節點；一第二終端電阻，耦接於該第一節點；一第一開關電路，係包括：一第一開關，耦接於一第一晶片內電源節點及該第一終端電阻之間，並根據一第一控制訊號而驅動；及一第二開關，耦接於該第二終端電阻及一第一晶片內接地節點之間，並根據該第一控制訊號而驅動；一第三終端電阻，耦接於該第一傳輸線上的一第二節點；一第四終端電阻，耦接於該第二節點；一第二開關電路，係包括：一第三開關，耦接於一第二晶片內電源節點及該第三終端電阻之間，並根據一第二控制訊號而驅動；及一第四開關，耦接於該第四終端電阻及一第二晶片內接地節點之間，並根據該第二控制訊號而驅動；配置一終端電阻控制邏輯將該第一開關電路及該第二開關電路分為多個組，並輸出該第一控制訊號及該第二控制訊號，以依據該些組控制該第一開關電路及該第二開關電路在不同時間點分時導通。
  10. 如申請專利範圍第9項所述之終端電阻電路的控制方法，其中該第一晶片內電源節點連接於該第二晶片內電源節點，且該第一晶片內接地節點連接於該第二晶片內接地節點。
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