TWI683346B - 積體電路以及形成積體電路的方法 - Google Patents

Abstract

本揭露提供一種形成積體電路的方法。所述方法包括：在半導體晶片之上形成第一層，所述第一層具有第一部分及第二部分。通過將第一像場投射在第一層的第一部分之上對第一部分進行圖案化，其中第一層的第一部分對應於第一像場。通過將第二像場投射在第一層的第二部分之上對第二部分進行圖案化，其中第一層的第二部分對應於第二像場。在第一層之上形成第二層。通過將第三像場投射在第二層之上對第二層進行圖案化，其中第三像場覆蓋第一層的第一部分的大部分及第二部分的大部分。

Description

積體電路以及形成積體電路的方法

本揭露的實施例是有關於一種積體電路，且特別是有關於一種縮短週期時間形成積體電路的方法。

許多現代電子元件(例如，數碼相機、光學成像元件、顯示面板等)包括大場積體電路(integrated circuit，IC)。大場積體電路(large field IC)是最大面積大於曝光系統(例如，光刻系統)的最大像場尺寸的積體電路。通常，大場積體電路是通過包括使光罩在半導體晶片之上步進的步進重複式光刻微影製程(step-and-repeat photolithography process)來形成。與其他積體電路相比，大場積體電路可增加給定晶片上的半導體元件(例如，光檢測器、電晶體等)的數目(或大小)。

本揭露提供一種形成積體電路的方法。所述方法包括：在半導體晶片之上形成第一層，所述第一層具有第一部分及第二 部分。通過使輻射穿過第一光罩以將第一像場投射在所述第一層的所述第一部分之上，對所述第一層的所述第一部分進行圖案化，其中所述第一層的所述第一部分對應於所述第一像場。通過使輻射穿過第二光罩以將第二像場投射在所述第一層的所述第二部分之上，對所述第一層的所述第二部分進行圖案化，其中所述第一層的所述第二部分對應於所述第二像場。在所述第一層之上形成第二層。通過使輻射穿過第三光罩以將第三像場投射在所述第二層之上，對所述第二層進行圖案化，其中所述第三像場覆蓋所述第一層的所述第一部分的大部分及所述第二部分的大部分。

本揭露提供一種形成積體電路的方法。所述方法包括：通過使輻射穿過第一光罩以將第一像場投射到半導體晶片的第一區，在所述半導體晶片的所述第一區上形成第一積體電路單元(ICU)，其中所述半導體晶片的所述第一區對應於所述第一光罩的最大像場尺寸。通過使輻射穿過第二光罩以將第二像場投射到所述半導體晶片的第二區，在所述半導體晶片的所述第二區上形成第二積體電路單元，其中所述半導體晶片的所述第二區對應於所述第二光罩的最大像場尺寸，且其中隔離區將所述第一積體電路單元與所述第二積體電路單元分離並電隔離。在所述第一積體電路單元、所述隔離區及所述第二積體電路單元之上形成鈍化層。在鈍化層之上形成導電層。通過使輻射穿過第三光罩以將第三像場投射到所述半導體晶片，對所述導電層進行圖案化，其中所述第三像場覆蓋所述半導體晶片的所述第一區的大部分及所述第二 區的大部分。

本揭露提供一種積體電路。所述積體電路包括半導體基板。第一積體電路單元設置在所述半導體基板的第一區之上。第二積體電路單元設置在所述半導體基板的第二區之上。隔離區設置在所述第一積體電路單元與所述第二積體電路單元之間，其中所述隔離區將所述第一積體電路單元與所述第二積體電路單元電隔離。鈍化層覆蓋所述第一積體電路單元、所述隔離區及所述第二積體電路單元。圖案化的導電層設置在所述鈍化層之上且將所述第一積體電路單元電耦合到所述第二積體電路單元，其中所述圖案化的導電層通過對覆蓋所述隔離區的所述鈍化層的一部分進行橋接將所述第一積體電路單元電耦合到所述第二積體電路單元。

102‧‧‧第一鈍化層

104‧‧‧半導體晶片

106a‧‧‧部分/第一部分

106b‧‧‧部分/第二部分

108‧‧‧第一光罩

110‧‧‧輻射

112‧‧‧第一像場

114‧‧‧開口

202‧‧‧圖案化的導電層

204‧‧‧第二光罩

206‧‧‧第二像場

208‧‧‧大場積體電路

302‧‧‧晶片切割製程

304‧‧‧大場晶片

306‧‧‧切割道

402‧‧‧半導體基板

404‧‧‧金屬化結構

406a‧‧‧第一ICU

406b‧‧‧第二ICU

408‧‧‧隔離區

502‧‧‧隔離結構

504、1302‧‧‧介電層

506‧‧‧半導體元件

508‧‧‧閘極電極

510‧‧‧層間介電層

512‧‧‧導電接觸件

514‧‧‧金屬間介電層

516‧‧‧導電特徵

518a‧‧‧第一週邊區

518b‧‧‧第二週邊區

520‧‧‧第二鈍化層

522‧‧‧第二介電層

524‧‧‧第三介電層

526‧‧‧第四介電層

528‧‧‧導通孔

532‧‧‧第三鈍化層

702‧‧‧上部導電特徵開口

704‧‧‧上部IMD層

706、902、1104、1304‧‧‧第一部分

708、904、1106、1306‧‧‧第二部分

710‧‧‧第三光罩

802‧‧‧上部導電特徵

1002‧‧‧導通孔開口

1004‧‧‧第四光罩

1102‧‧‧第一導電層

1202‧‧‧第五光罩

1502‧‧‧第二導電層

1900‧‧‧流程圖

1902、1902a、1902b、1902c、1902d、1902e、1902f、1904‧‧‧ 步驟

結合附圖閱讀以下詳細說明，會最好地理解本揭露的各個方面。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。

圖1到圖2示出一種縮短週期時間形成大場積體電路(IC)的方法的一些實施例的一系列透視圖。

圖3示出圖2所示大場積體電路被切割成大場晶片(large field die)的一些實施例的透視圖。

圖4示出圖3所示大場晶片的一些實施例的透視圖。

圖5示出圖4所示大場晶片的一些實施例的剖視圖。

圖6示出圖5所示大場晶片的一些其他實施例的剖視圖。

圖7到圖18示出一種縮短週期時間形成圖5所示大場晶片的方法的一些實施例的一系列剖視圖。

圖19示出一種縮短週期時間形成大場晶片的方法的一些實施例的流程圖。

現在將參照圖式闡述本揭露，其中相同的參考編號自始至終用以所指相同的部件，且其中所示結構未必按比例繪製。應理解，此詳細說明及對應的圖不會以任何方式限制本揭露的範圍，且詳細說明及圖僅提供若干實例來說明本揭露概念可表現出的一些方式。

本揭露提供用於實施本揭露的不同特徵的許多不同實施例或實例。以下闡述元件及排列的具體實例以簡化本揭露內容。當然，這些僅為實例且不旨在進行限制。例如，以下說明中將第一特徵形成在第二特徵“之上”或第二特徵“上”可包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號和/或字母。這種重複使用是出 於簡潔及清晰的目的，而不是自身表示所論述的各種實施例和/或配置之間的關係。

此外，為易於說明，本文中可能使用例如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”等空間相對性用語來闡述圖中所示一個部件或特徵與另一(其他)部件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外還囊括元件在使用或操作中的不同取向。裝置可被另外取向(旋轉90度或處於其他取向)，且本文中所用的空間相對性描述語可同樣相應地進行解釋。

大場積體電路(IC)通常包括電耦合在一起的多個積體電路單元(integrated circuit unit，ICU)(例如，第一ICU及第二ICU)。一般來說，大場積體電路是通過包括步進光罩在半導體晶片之上的步進重複式光刻微影製程(step-and-repeat photolithography process)來形成。步進重複式光刻微影製程包括通過使輻射穿過光罩將第一像場(image field)投射到半導體晶片的第一區。然後，光罩步進橫越半導體晶片，以使輻射可穿過光罩將第二像場投射到半導體晶片的第二區。以不同的光罩將此步進重複式光刻微影製程重複多次，以在半導體晶片的第一區之上形成第一ICU並在半導體晶片的第二區之上形成第二ICU。通常，在形成大場積體電路期間，將第一ICU場拼接(field stitched)到第二ICU，以使第一ICU電耦合到第二ICU。

將第一ICU場拼接到第二ICU通常包括在第一ICU與第 二ICU之間形成拼接區。拼接區是通過使第一像場與第二像場交疊來形成。舉例來說，在第一ICU的一金屬線形成期間，通過將第一像場投射到半導體晶片的第一區對拼接區進行第一次圖案化。然後，在第二ICU的一金屬線形成期間，通過將第二像場投射到半導體晶片的第二區對拼接區進行第二次圖案化。由於第一像場與第二像場交疊，因此第一ICU的一金屬線可電耦合到第二ICU的一金屬線。可重複此製程以將第一ICU的各種金屬線電耦合到第二ICU的各種金屬線。最後，對半導體晶片執行晶片切割製程(wafer dicing process)，以使第一ICU及第二ICU分別包括在與大場積體電路對應的單一晶片上。

以上形成大場積體電路的方法的挑戰是週期時間。週期時間是在工廠中對積體電路進行處理到完成的時間量。由於場拼接製程需要對拼接區域進行多次圖案化，因此半導體晶片必須準確地對準以確保第一像場與第二像場對準，由此確保第一ICU可電耦合到第二ICU。此準確對準製程會增加用於形成大場積體電路的週期時間。另外，拼接區中的最小特徵尺寸(minimum feature size)通常被放寬以確保第一像場與第二像場的適當對準，因而會減小大場積體電路上的半導體元件(例如，光檢測器、電晶體、導電線、導通孔等)的密度。

在各種實施例中，本揭露涉及一種縮短用於形成大場積體電路的週期時間的方法。所述方法包括：在半導體晶片的第一區之上形成第一ICU，其中形成第一ICU包括通過使輻射穿過第 一光罩將第一像場投射在半導體晶片的第一區之上。在半導體晶片的第二區之上形成第二ICU，其中形成第二ICU包括通過使輻射穿過第二光罩將第二像場投射在半導體晶片的第二區之上。在第一ICU及第二ICU二者之上形成介電層。在介電層上形成導電層。對導電層進行圖案化以形成將第一ICU電耦合到第二ICU的圖案化的導電層，其中形成圖案化的導電層包括投射第三像場，所述第三像場覆蓋半導體晶片的第一區的大部分及第二區的大部分。

通過以覆蓋半導體晶片的第一區及第二區二者的大部分的第三像場對導電層進行圖案化，無需使第一像場與第二像場交疊，便可將第一ICU與第二ICU電耦合在一起。因此，可能不需要場拼接製程(或可能需要減少場拼接製程的數目)來形成大場積體電路。因此，用於形成大場積體電路的週期時間可縮短。另外，由於可能不需要場拼接製程，因此可能無需將拼接區中的最小特徵尺寸放寬。因此，大場積體電路上的半導體元件的密度可增大。

圖1到圖2示出一種縮短週期時間形成大場積體電路(IC)的方法的一些實施例的一系列透視圖。

如圖1所示，在半導體晶片104之上形成具有多個開口114的第一鈍化層102。在一些實施例中，半導體晶片104包括任何類型的半導體本體(例如，單晶矽/互補金屬氧化物半導體(Complementary Metal-Oxide-Semiconductor Transistor，CMOS) 塊體、矽-鍺(SiGe)、絕緣體上矽(silicon on insulator，SOI)等)。在一些實施例中，第一鈍化層102包括多個部分(例如，106a/106b)，所述多個部分被排列成具有多個行及列的陣列。舉例來說，第一鈍化層102包括在第一行中彼此鄰近排列的第一部分106a及第二部分106b。在另一些實施例中，第一鈍化層102的所述多個部分分別形成在多個積體電路單元(ICU)(圖中未示出)之上。舉例來說，第一鈍化層的第一部分106a可形成在第一ICU之上，且第一鈍化層的第二部分106b可形成在第二ICU之上。

在一些實施例中，形成第一鈍化層102的製程包括：在半導體晶片104之上形成介電層(圖中未示出)。在介電層上形成第一掩蔽層(圖中未示出)(例如，負/正光阻)。具有第一最大像場尺寸(maximum image field size)的第一光罩108位於第一掩蔽層之上的第一位置處，所述第一最大像場尺寸是在投射第一最小特徵尺寸時第一光罩108可暴露於輻射的最大面積。

在一些實施例中，第一最小特徵尺寸可小於約0.5微米(μm)。更具體來說，第一最小特徵尺寸可小於約45奈米(nm)。在一些實施例中，第一最大像場尺寸可小於約2,500平方毫米(mm²)。更具體來說，第一最大像場尺寸可小於或等於約858平方毫米(mm²)。在這些實施例中，第一最大像場尺寸可具有小於或等於約26mm的最大x軸尺寸以及小於或等於約33mm的最大y軸尺寸(例如，垂直於x軸尺寸)。

然後，使輻射110穿過第一位置處的第一光罩108，以使 第一像場112投射到第一掩蔽層的第一部分上。第一像場112包括具有第一最小特徵尺寸的第一界定的輻射圖案(defined pattern of radiation)(例如，圖1清楚地示出)。輻射110與第一掩蔽層反應，以使第一掩蔽層的暴露於輻射110的區比第一掩蔽層的不暴露於輻射110的區可更多(或更少)地溶解在顯影劑中。

在一些實施例中，第一掩蔽層的第一部分的大小/形狀對應於通過第一位置處的第一光罩108被投射到第一掩蔽層上的第一最大像場尺寸。在另一些實施例中，第一掩蔽層的第一部分與第一鈍化層的第一部分106a大致垂直對準。在又一些實施例中，如果第一掩蔽層的第一部分處於所界定的重疊容差(overlay tolerance)(例如，約1奈米(nm)到約300nm)範圍內，則第一掩蔽層的第一部分與第一鈍化層的第一部分106a大致垂直對準。

隨後，使第一光罩108橫越第一掩蔽層步進(例如，經由步進器)到第一掩蔽層之上的第二位置。然後，使輻射110穿過第一光罩108以將第一光罩108的第一像場112投射到第一掩蔽層的第二部分，由此與第一掩蔽層反應。應理解，不同於使第一光罩108步進跨越到第二位置，而是可另外在第二位置處有最大像場尺寸小於或等於第一最大像場尺寸的不同的光罩。

在一些實施例中，第一掩蔽層的第二部分的大小/形狀對應於通過第二位置處的第一光罩108被投射到第一掩蔽層上的第一最大像場尺寸。在另一些實施例中，第一掩蔽層的第二部分與第一鈍化層的第二部分106b大致垂直對準。在又一些實施例中， 如果第一掩蔽層的第二部分處於所界定的重疊容差範圍內，則第一掩蔽層的第二部分與第一鈍化層的第二部分106b大致垂直對準。

在一些實施例中，將以上製程重複多次以將第一像場112投射到第一掩蔽層的多個部分上，第一掩蔽層的所述多個部分與第一鈍化層102的所述多個部分垂直對準。然後，通過將第一掩蔽層暴露於顯影劑以移除第一掩蔽層的暴露(或不暴露)於輻射110的部分，對第一掩蔽層進行顯影。接著執行刻蝕製程(例如，濕式刻蝕或乾式刻蝕)以移除介電層的未掩蔽的部分(例如，不被顯影的第一掩蔽層覆蓋的部分)，由此形成其中設置有所述多個開口114的第一鈍化層102。在一些實施例中，開口114暴露出ICU的下伏導電特徵(例如，導通孔、導電線等)。隨後，從第一鈍化層102剝離第一掩蔽層的剩餘部分。

如圖2所示，形成在第一鈍化層102的多個部分(例如，106a/106b)之上延伸的多個圖案化的導電層202。舉例來說，圖案化的導電層202中的一者從設置在第一鈍化層的第一部分106a中的開口114中的一者延伸到設置在第一鈍化層的第二部分106b中的開口114中的一者。圖案化的導電層202被配置成將ICU電耦合在一起。舉例來說，圖案化的導電層202中的一者或多者將第一ICU電耦合到第二ICU。在一些實施例中，圖案化的導電層202可包含例如銅、鋁、鋁-銅、一些其他導電材料或上述的組合。在一些實施例中，圖案化的導電層202是重佈線層(redistribution layer，RDL)。

在一些實施例中，形成圖案化的導電層202的製程包括：在第一鈍化層102之上形成導電層，所述導電層至少部分地填充第一鈍化層102中的開口114。在一些實施例中，所述導電層可包含例如銅、鋁、鋁-銅、一些其他導電材料或上述的組合。在導電層上形成第二掩蔽層(圖中未示出)(例如，負/正光阻)。第二最大像場尺寸大於第一最大像場尺寸的第二光罩204位於第二掩蔽層之上的第三位置處，第二最大像場尺寸是在投射比第一最小特徵尺寸大的第二最小特徵尺寸時的第二光罩204可暴露於輻射的最大面積。

在一些實施例中，第二最大像場尺寸大於約858mm²。在這些實施例中，第二最大像場尺寸可具有大於約26mm的最小x軸尺寸以及大於約33mm的最小y軸尺寸(例如，垂直於x軸尺寸)。在另一些實施例中，第二最大像場尺寸可大於或等於約2,500mm²。在這些實施例中，第二最大像場尺寸可具有大於或等於約50mm的最小x軸尺寸以及大於或等於約50mm的最小y軸尺寸(例如，垂直於x軸尺寸)。在另一些實施例中，第二最小特徵尺寸可大於或等於約0.5μm。在又一些實施例中，第二最小特徵尺寸大於第一最小特徵尺寸。

然後，使輻射110穿過第三位置處的第二光罩204，以使覆蓋第一鈍化層的第一部分106a的大部分及第二部分106b的大部分的第二像場206投射到第二掩蔽層的第一部分上。第二像場 206包括具有第二最小特徵尺寸的第二界定的輻射圖案(例如，圖2清楚地示出)。輻射110與第二掩蔽層反應，以使第二掩蔽層的暴露於輻射110的區比第二掩蔽層的不暴露於輻射110的區可更多(或更少)地溶解在顯影劑中。

在一些實施例中，第二掩蔽層的第一部分的大小/形狀對應於通過第三位置處的第二光罩被投射到第二掩蔽層上的第二最大像場尺寸。在另一些實施例中，第二掩蔽層的第一部分覆蓋第一鈍化層的第一部分106a的大部分及第二部分106b的大部分。在另一些實施例中，第二掩蔽層的第一部分具有被第一鈍化層的第一部分106a與第二部分106b的組合週邊圍繞的週邊。在其他實施例中，第二掩蔽層的第一部分的週邊與第一鈍化層的第一部分106a與第二部分106b的組合週邊大致垂直對準。

隨後，使第二光罩204橫越第二掩蔽層步進到第二掩蔽層之上的第四位置。然後，使輻射110穿過第二光罩204以將第二像場206投射到第二掩蔽層的第二部分，由此與第二掩蔽層反應。應理解，不同於使第二光罩204步進跨越到第四位置，而是可另外在第四位置處有最大像場尺寸大於或等於第二最大像場尺寸的不同的光罩。

在一些實施例中，將以上製程重複多次以將第二像場206投射到第二掩蔽層的多個部分上，第二掩蔽層的所述多個部分中的每一者覆蓋第一鈍化層102的多個部分(例如，106a/106b)的大部分。然後，通過將第二掩蔽層暴露於顯影劑以移除第二掩蔽 層的暴露(或不暴露)於輻射110的部分，對第二掩蔽層進行顯影。接著執行刻蝕製程以移除導電層的未掩蔽的部分，由此形成圖案化的導電層202。在一些實施例中，圖案化的導電層202被形成為在各別ICU的下伏導電特徵之間延伸(例如，從第一ICU延伸到第二ICU)。隨後，從圖案化的導電層202剝離第二掩蔽層的剩餘部分。在另一些實施例中，形成圖案化的導電層202會在半導體晶片104上形成被設置成陣列的多個大場積體電路208，大場積體電路208中的每一者包括通過一個或多個圖案化的導電層202耦合在一起的多個ICU。

通過以第二像場206形成圖案化的導電層202，無需使投射在第一位置處的第一像場與投射在第二位置處的第一像場交疊便可形成大場積體電路208。因此，無需場拼接製程(或通過減少形成大場積體電路208所需要的場拼接製程的數目)便可形成大場積體電路208。因此，用於形成大場積體電路208的週期時間可縮短。另外，由於無需場拼接製程便可形成大場積體電路208，因此可能不需要放寬最小特徵尺寸來補償場拼接製程。因此，大場積體電路上的半導體元件的密度可增大。

圖3示出圖2所示大場積體電路被切割成大場晶片(large field die)的一些實施例的透視圖。

如圖3所示，對半導體晶片104執行晶片切割製程302，以從半導體晶片104切割出大場積體電路208從而分別形成大場晶片304。在一些實施例中，晶片切割製程302包括：在半導體晶 片104內執行一系列切割以形成多個切割道(scribe line)306。隨後，對半導體晶片104施加機械力以從半導體晶片104切割出大場晶片304。在另一些實施例中，可通過例如執行機械鋸切、雷射切割等執行切割。

圖4示出圖3所示大場晶片的一些實施例的透視圖。

如圖4所示，大場晶片304包括半導體基板402。半導體基板402是半導體晶片104的一部分，其是在晶片切割製程302期間從半導體晶片104切割出。在另一些實施例中，半導體基板402包括任何類型的半導體本體(例如，單晶矽/CMOS塊體、矽-鍺(SiGe)、絕緣體上矽(SOI)等)。

此外，大場晶片304包括第一ICU 406a及第二ICU 406b。在一些實施例中，第一ICU 406a包括第一多個半導體元件(圖中未示出)，所述第一多個半導體元件通過第一多個導電特徵(例如，金屬線、金屬通孔等)(圖中未示出)內連在一起。在另一些實施例中，第二ICU 406b包括第二多個半導體元件(圖中未示出)，所述第二多個半導體元件通過第二多個導電特徵(圖中未示出)內連在一起。

在半導體基板402與第一鈍化層102之間設置有金屬化結構404。在一些實施例中，金屬化結構404包括第一多個導電特徵結構及第二多個導電特徵結構。在另一些實施例中，第一ICU 406a與第二ICU 406b可通過隔離區408彼此電隔離。在又一些實施例中，隔離區408可包括設置在第一ICU 406a與第二ICU 406b 之間的金屬化結構404的區以及設置在第一ICU 406a與第二ICU 406b之間的半導體基板402的區。在又一些實施例中，一個或多個圖案化的導電層202通過對隔離區408進行橋接將第一ICU 406a電耦合到第二ICU 406b。

圖5示出圖4所示大場晶片的一些實施例的剖視圖。

如圖5所示，在半導體基板402中設置有多個隔離結構502。在一些實施例中，所述多個隔離結構502可包含例如氧化物(例如，二氧化矽(SiO2))、氮化物(例如，氮化矽(SiN))、氮氧化物(例如，氮氧化矽(SiOXNY))、一些其他介電質或上述的組合。在另一些實施例中，所述多個隔離結構502為淺溝槽隔離(shallow trench isolation，STI)結構。

在半導體基板402之上設置有第一介電層504。在一些實施例中，第一介電層504設置在半導體基板402及所述多個隔離結構502上。在另一些實施例中，第一介電層504可包含例如氧化物(例如，SiO2)。

在半導體基板402之上/半導體基板402內設置有多個半導體元件506(例如，金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field-effect transistor，MOSFET))。在一些實施例中，所述多個半導體元件506中的每一者包括設置在第一介電層504上的閘極電極508以及一對源極/汲極區(圖中未示出)，所述一對源極/汲極區設置在半導體基板402中閘極電極508的對側上。在另一些實施例中，閘極電極508可包含例如摻雜 多晶矽、完全矽化的多晶矽、金屬(例如，鋁、銅、鈦、鉭、鎢、鉬、鈷等)或一些其他導電材料。在另一些實施例中，隔離結構502可設置在半導體元件506的對側上。在又一些實施例中，設置在閘極電極508正下方的第一介電層504的區可分別被稱為閘極介電質。

在半導體元件506及第一介電層504之上設置有層間介電(interlayer dielectric，ILD)層510。在一些實施例中，ILD層510可包括低介電常數介電層(例如，介電常數小於約3.9的介電質)、超低介電常數介電層、氧化物(例如，SiO2)等中的一者或多者。在另一些實施例中，在ILD層510中設置有多個導電接觸件512，且所述多個導電接觸件512電耦合到半導體元件506。在又一些實施例中，導電接觸件512可包含例如鎢、銅等。在另一些實施例中，在ILD層510之上設置有金屬間介電(inter-metal dielectric，IMD)層514。在一些實施例中，IMD層514可包括低介電常數介電層、超低介電常數介電層、氧化物(例如，SiO2)等中的一者或多者。

在一些實施例中，在IMD層514中設置有多個導電特徵516(例如，金屬線、金屬通孔等)，且所述多個導電特徵516電耦合到導電接觸件512。在另一些實施例中，第一ICU 406a的導電特徵516被配置成提供第一ICU 406a的半導體元件506之間的電連接。在另一些實施例中，第二ICU 406b的導電特徵516被配置成提供第二ICU 406b的半導體元件506之間的電連接。在另一 些實施例中，導電特徵516可包含例如銅、鋁等。在又一些實施例中，金屬化結構404可包括ILD層510、IMD層514、導電接觸件512及導電特徵516。

在第一ICU 406a與第二ICU 406b之間設置有隔離區408。在一些實施例中，隔離區408將第一ICU 406a與第二ICU 406b電隔離。在另一些實施例中，隔離區408可包括設置在第一ICU 406a與第二ICU 406b之間的區，所述區從半導體基板402的底表面及第一鈍化層102的底表面延伸。

在一些實施例中，隔離區408可包括導電特徵516、導電接觸件512和/或閘極電極508。在另一些實施例中，設置在隔離區408中的一些導電特徵516可電耦合到第一ICU 406a的導電特徵516。在另一些實施例中，設置在隔離區408中的一些其他導電特徵516可電耦合到第二ICU 406b的導電特徵516。在另一些實施例中，設置在隔離區408中的一些導電特徵516不電耦合到設置在隔離區408中的一些其他導電特徵516。在又一些實施例中，設置在隔離區408中的一些導電特徵517和/或設置在隔離區408中的一些其他導電特徵516不電耦合到第一ICU 406a或第二ICU 406b。

在一些實施例中，第一週邊區518a設置在第一ICU 406a上相對於隔離區408的一側。在另一些實施例中，第二週邊區518b設置在第二ICU 406b相對於隔離區408的一側。在另一些實施例中，第一週邊區518a及第二週邊區518b可包括導電特徵516、導 電接觸件512和/或閘極電極508。在另一些實施例中，第一週邊區518a的導電特徵516可電耦合到第一ICU 406a的導電特徵516。在又一些實施例中，第二週邊區518b的導電特徵516可電耦合到第二ICU 406b的導電特徵516。

在IMD層514及導電特徵516之上設置有第二鈍化層520。在一些實施例中，第二鈍化層520包括第二介電層522、第三介電層524及第四介電層526。在另一些實施例中，第二介電層522可包含例如氧化物(例如，SiO2)。在另一些實施例中，第三介電層524可包含例如氮化物(例如，SiN)。在另一些實施例中，第四介電層526可包含例如氧化物(例如，SiO2)。應理解，第二鈍化層520可為包含氧化物(例如，SiO2)、氮化物(例如，SiN)、氮氧化物(例如，SiOXNY)等的單一介電層。

多個導通孔528電耦合到第一ICU 406a及第二ICU 406b的導電特徵516。在一些實施例中，在第二鈍化層520之上/第二鈍化層520內設置有導通孔528。在一些實施例中，導通孔528從第二鈍化層520的上表面延伸到第一ICU 406a及第二ICU 406b的導電特徵516。在另一些實施例中，導通孔528可包含例如鋁(Al)、銅(Cu)、鎢(W)、金(Au)等。在又一些實施例中，與第一ICU 406a的導電特徵516電耦合的導通孔528不電耦合到第二ICU 406b的導通孔528。

在一些實施例中，第一ICU 406a的最小特徵尺寸可小於或等於第一最小特徵尺寸。在另一些實施例中，第二ICU 406b的 最小特徵尺寸可小於或等於第一最小特徵尺寸。在另一些實施例中，第一最小特徵尺寸可小於約0.5微米(μm)。在另一些實施例中，第一ICU 406a的最小特徵尺寸可實質上相同於第二ICU 406b的最小特徵尺寸。在其他實施例中，第一ICU 406a的最小特徵尺寸可不同於第二ICU 406b的最小特徵尺寸。在這些實施例中，第一ICU 406a的最小特徵尺寸及第二ICU 406b的最小特徵尺寸可小於約0.5μm。

在一些實施例中，第一ICU 406a的佈局可實質上相同於第二ICU 406b的佈局。換句話說，第一ICU 406a的半導體元件506、導電接觸件512、導電特徵516及導通孔528可設置成與第二ICU 406b的半導體元件506、導電接觸件512、導電特徵516及導通孔528實質上相同的佈局。在其他實施例中，第一ICU 406a的佈局可不同於第二ICU 406b的佈局。舉例來說，在一些實施例中，第一ICU 406a可為第一微處理器核心，且第二ICU 406b可為與第一ICU 406a相同的第二微處理器核心，且圖案化的導電層202將第一ICU 406a電耦合到第二ICU 406b。

在一些實施例中，第一鈍化層102設置在第二鈍化層520之上。在另一些實施例中，第一鈍化層102部分地設置在導通孔528之上。在另一些實施例中，第一鈍化層的第一部分106a設置在第一ICU 406a之上，且第一鈍化層的第二部分106b設置在第二ICU 406b之上。在另一些實施例中，第一鈍化層102的區設置在隔離區408之上，且連續地覆蓋第一ICU 406a的區、隔離區408 及第二ICU 406b的區。在又一些實施例中，設置在隔離區408之上的第一鈍化層102的區可具有設置在導通孔528的最上表面之上的一最上表面。

所述多個圖案化的導電層202設置在第一ICU 406a及第二ICU 406b之上。在一些實施例中，圖案化的導電層202中的一者被配置成將第一ICU 406a電耦合到第二ICU 406b。在一些實施例中，圖案化的導電層202中的所述一者通過以下方式將第一ICU 406a電耦合到第二ICU 406b：從第一ICU 406a的導通孔528垂直地延伸、沿著設置在隔離區408之上的第一鈍化層102的區橫向延伸且垂直延伸到第二ICU 406b的導通孔528。在另一些實施例中，圖案化的導電層202可包含例如鋁(Al)、銅(Cu)、鎢(W)、金(Au)、一些其他導電材料或上述的組合。在又一些實施例中，圖案化的導電層202是重佈線層(RDL)。

在一些實施例中，圖案化的導電層202的最小特徵尺寸大於第一ICU 406a及第二ICU 406b二者的最小特徵尺寸。在另一些實施例中，圖案化的導電層202的最小特徵尺寸是第二最小特徵尺寸。在另一些實施例中，第二最小特徵尺寸大於約0.5μm。在又一些實施例中，圖案化的導電層202的寬度可為第二最小特徵尺寸。

在一些實施例中，在第一鈍化層102及圖案化的導電層202之上設置有第三鈍化層532。在另一些實施例中，第三鈍化層可具有實質上平坦的上表面。在另一些實施例中，第三鈍化層532 可包含例如氧化物(例如，SiO2)、氮化物(例如，SiN)、氮氧化物(例如，SiOXNY)等。在又一些實施例中，大場積體電路208包括第一ICU 406a、第二ICU 406b、隔離區408、圖案化的導電層202、第一鈍化層102及第三鈍化層532。

圖6示出圖5所示大場晶片的另一些實施例的剖視圖。

如圖6所示，在一些實施例中，圖案化的導電層202中的所述一者不將第一ICU 406a電耦合到第二ICU 406b。在這些實施例中，大場晶片304可包括其他ICU(圖中未示出)。在另一些這樣的實施例中，圖案化的導電層202中的所述一者可將第一ICU 406a和/或第二ICU 406b電耦合到其他ICU。舉例來說，圖案化的導電層202中的所述一者可在第一鈍化層102之上橫向地延伸(例如，延伸到圖6的頁面中)，以將第一ICU 406a電耦合到第三ICU(圖中未示出)，且圖案化的導電層202中的另一者可與圖案化的導電層202中的所述一者平行地延伸以將第二ICU 406b電耦合到第四ICU(圖中未示出)。

圖7到圖18示出一種縮短週期時間形成圖5所示大場晶片的方法的一些實施例的一系列剖視圖。

如圖7所示，在上部IMD層704中形成多個上部導電特徵開口702，上部IMD層704具有第一部分706及第二部分708。在一些實施例中，上部IMD層704可包括低介電常數介電層、超低介電常數介電層、氧化物(例如，SiO2)等中的一者或多者。在另一些實施例中，形成上部導電特徵開口702的製程包括對上 部IMD層704執行第一圖案化製程。在另一些實施例中，第一圖案化製程包括：在上部IMD層704上形成第三掩蔽層(圖中未示出)(例如，負/正光阻)。第三掩蔽層可通過例如旋塗製程(spin-on process)形成。

具有第三最大像場尺寸的第三光罩710位於第三掩蔽層之上的第五位置處，所述第三最大像場尺寸是在投射第三最小特徵尺寸時第三光罩710可暴露於輻射的最大面積。在一些實施例中，第三最小特徵尺寸可小於約0.5μm。更具體來說，第三最小特徵尺寸可小於約45nm。在另一些實施例中，第三最小特徵尺寸實質上相同於第一最小特徵尺寸。

在一些實施例中，第三最大像場尺寸可小於約2,500mm²。更具體來說，第三最大像場尺寸可小於或等於約858mm²。在這些實施例中，第三最大像場尺寸可具有小於或等於約26mm的最大x軸尺寸以及小於或等於約33mm的最大y軸尺寸(例如，垂直於x軸尺寸)。在另一些實施例中，第三最大像場尺寸實質上相同於第一最大像場尺寸。

然後，使輻射穿過第五位置處的第三光罩710，以使第三像場投射到第三掩蔽層的第一部分上。第三像場包括具有第三最小特徵尺寸的第三界定的輻射圖案(例如，上部導電特徵開口702的佈局)。輻射與第三掩蔽層反應，以使第三掩蔽層的暴露於輻射的區比第三掩蔽層的不暴露於輻射的區可更多(或更少)地溶解在顯影劑中。

在一些實施例中，第三掩蔽層的第一部分的大小/形狀對應於投射到第三掩蔽層上第五位置處的第三最大像場尺寸。在另一些實施例中，第三掩蔽層的第一部分與上部IMD層的第一部分706大致垂直對準。在又一些實施例中，如果第三掩蔽層的第一部分處於所界定的重疊容差(例如，約1奈米(nm)到約300nm)範圍內，則第三掩蔽層的第一部分與上部IMD層的第一部分706大致垂直對準。

隨後，使第三光罩710橫越第三掩蔽層步進(例如，經由步進器)到第三掩蔽層之上的第六位置。然後，使輻射穿過第三光罩710以將第三像場投射到第三掩蔽層的第二部分，由此與第三掩蔽層反應。應理解，不同於使第三光罩步進跨越到第六位置，而是可另外在第六位置處有最大像場尺寸小於或等於第三最大像場尺寸的不同的光罩，以將不同的像場投射到第三掩蔽層的第二部分。

在一些實施例中，第三掩蔽層的第二部分的大小/形狀對應於通過第六位置處的第三光罩710被投射到第三掩蔽層上的第三最大像場尺寸。在另一些實施例中，第三掩蔽層的第二部分與上部IMD層的第二部分708大致垂直對準。在又一些實施例中，如果第三掩蔽層的第二部分處於所界定的重疊容差範圍內，則第三掩蔽層的第二部分與上部IMD層的第二部分708大致垂直對準。

然後，通過將第三掩蔽層暴露於顯影劑以移除第三掩蔽 層的暴露(或不暴露)於輻射的部分，對第三掩蔽層進行顯影。接著執行刻蝕製程(例如，濕式刻蝕或乾式刻蝕)以移除上部IMD層704的未掩蔽的部分(例如，不被顯影的第三掩蔽層覆蓋的部分)，由此在上部IMD層704中形成所述多個上部導電特徵開口702。隨後，從上部IMD層704剝離第三掩蔽層的剩餘部分。

如圖8所示，在上部IMD層704中形成多個上部導電特徵802。在一些實施例中，形成上部導電特徵802的製程包括：在上部IMD層704上沉積導電層(圖中未示出)，以及填充上部導電特徵開口702(參見例如圖7)。隨後，在導電層上及上部IMD層704內執行平坦化製程(例如，化學機械平坦化(chemical-mechanical planarization，CMP))，以形成上部導電特徵802。在一些實施例中，導電層可包含例如銅、鋁等。在另一些實施例中，導電層可通過例如化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapored position，PVD)、原子層沉積(atomic layer deposition，ALD)、濺射、電化學鍍覆、無電鍍覆、一些其他沉積製程或上述的組合來沉積。

如圖9所示，在上部IMD層704及上部導電特徵802上形成第二鈍化層520，第二鈍化層520具有第一部分902及第二部分904。在一些實施例中，第二鈍化層的第一部分902與上部IMD層的第一部分706大致垂直對準(參見例如圖7)。在另一些實施例中，第二鈍化層的第二部分904與上部IMD層的第二部分708大致垂直對準(參見例如圖7)。

在一些實施例中，形成第二鈍化層520的製程包括：在上部IMD層704及上部導電特徵802上沉積或生長第二介電層522。在另一些實施例中，在第二介電層522上沉積或生長第三介電層524，且在第三介電層524上沉積或生長第四介電層526。在另一些實施例中，第二介電層522、第三介電層524及第四介電層526可通過CVD、PVD、ALD、熱氧化、濺射、一些其他沉積或生長製程或者上述的組合來沉積或生長。

如圖10所示，在第二鈍化層520中形成多個導通孔開口1002。在一些實施例中，形成所述多個導通孔開口1002的製程包括對第二鈍化層520執行第二圖案化製程。在另一些實施例中，第二圖案化製程實質上相同於第一圖案化製程，但利用第四光罩1004而非第三光罩710來將第四像場投射到第四掩蔽層(圖中未示出)上。第二圖案化製程移除第二鈍化層520的未掩蔽的部分，由此在第二鈍化層520中形成導通孔開口1002。

在一些實施例中，第四光罩1004具有小於約2,500mm²的第四最大像場尺寸。更具體來說，第四最大像場尺寸可小於或等於約858mm²。在這些實施例中，第四最大像場尺寸可具有小於或等於約26mm的最大x軸尺寸以及小於或等於約33mm的最大y軸尺寸(例如，垂直於x軸尺寸)。在另一些實施例中，第四最大像場尺寸可實質上相同於第一最大像場尺寸和/或第三最大像場尺寸。

在一些實施例中，第四光罩1004投射小於約0.5μm的 第四最小特徵尺寸。更具體來說，第四最小特徵尺寸可小於約45nm。在另一些實施例中，第四最小特徵尺寸實質上相同於第一最小特徵尺寸和/或第三最小特徵尺寸。

如圖11所示，在第二鈍化層520上形成第一導電層1102，且第一導電層1102至少部分地填充所述多個導通孔開口1002(參見例如圖10)。在一些實施例中，第一導電層的第一部分1104與第二鈍化層的第一部分902大致垂直對準(參見例如圖10)。在另一些實施例中，第一導電層的第二部分1106與第二鈍化層的第二部分904大致垂直對準(參見例如圖10)。在另一些實施例中，第一導電層1102可通過例如CVD、PVD、ALD、濺射、電化學鍍覆、無電鍍覆、一些其他沉積製程或上述的組合來形成。在又一些實施例中，第一導電層1102可包含例如鋁(Al)、銅(Cu)、鎢(W)、金(Au)等。

如圖12所示，在第二鈍化層520之上/第二鈍化層520內形成多個導通孔528。在一些實施例中，導通孔528的形成完成了第一ICU 406a及第二ICU 406b的形成。在一些實施例中，形成所述多個導通孔528的製程包括對第一導電層1102執行第三圖案化製程(參見例如圖11)。在另一些實施例中，第三圖案化製程實質上相同於第一圖案化製程，但利用第五光罩1202而非第三光罩710來將第五像場投射到第五掩蔽層(圖中未示出)上。第三圖案化製程移除第一導電層1102的未掩蔽的部分，由此在第二鈍化層520之上/第二鈍化層520內形成導通孔528。

在一些實施例中，第五光罩1202具有小於約2,500mm²的第五最大像場尺寸。更具體來說，第五最大像場尺寸可小於或等於約858mm²。在這些實施例中，第五最大像場尺寸可具有小於或等於約26mm的最大x軸尺寸以及小於或等於約33mm的最大y軸尺寸(例如，垂直於x軸尺寸)。在另一些實施例中，第五最大像場尺寸可實質上相同於第一最大像場尺寸、第三最大像場尺寸和/或第四最大像場尺寸。

在一些實施例中，第五光罩1202投射小於約0.5μm的第五最小特徵尺寸。更具體來說，第五最小特徵尺寸可小於約45nm。在另一些實施例中，第五最小特徵尺寸實質上相同於第一最小特徵尺寸、第三最小特徵尺寸和/或第四最小特徵尺寸。

如圖13所示，在第二鈍化層520及所述多個導通孔528之上形成介電層1302，介電層1302具有第一部分1304及第二部分1306。在一些實施例中，介電層的第一部分1304與第二鈍化層的第一部分902大致垂直對準(參見例如圖9)。在另一些實施例中，介電層的第二部分1306與第二鈍化層的第二部分904大致垂直對準(參見例如圖9)。在另一些實施例中，形成介電層1302的製程包括：通過CVD、PVD、ALD、熱氧化、濺射、一些其他沉積或生長製程或者上述的組合來沉積或生長第一鈍化層102。在另一些實施例中，介電層1302可包含例如氧化物(例如，SiO2)、氮化物(例如，SiN)、氮氧化物(例如，SiOXNY)等。

如圖14所示，在第二鈍化層520及所述多個導通孔528 上形成具有多個開口114的第一鈍化層102，第一鈍化層102具有第一部分106a及第二部分106b。在一些實施例中，第一鈍化層的第一部分106a對應於介電層的第一部分1304(參見例如圖13)。在另一些實施例中，第一鈍化層的第二部分106b對應於介電層的第二部分1306(參見例如圖9)。

在一些實施例中，形成第一鈍化層102的製程包括對介電層1302執行第四圖案化製程(參見例如圖13)。在另一些實施例中，第四圖案化製程實質上相同於第一圖案化製程，但利用第一光罩108而非第三光罩710來將第一像場投射到第一掩蔽層(圖中未示出)上。第四圖案化製程移除介電層1302的未掩蔽的部分，由此形成其中設置有所述多個開口的第一鈍化層102。

在一些實施例中，第一光罩108具有小於約2,500mm²的第一最大像場尺寸。更具體來說，第一最大像場尺寸可小於或等於約858mm²。在這些實施例中，第一最大像場尺寸可具有小於或等於約26mm的最大x軸尺寸以及小於或等於約33mm的最大y軸尺寸(例如，垂直於x軸尺寸)。在另一些實施例中，第一最大像場尺寸可實質上相同於第一最大像場尺寸、第三最大像場尺寸、第四最大像場尺寸和/或第五最大像場尺寸。

在一些實施例中，第一光罩108投射小於約0.5μm的第一最小特徵尺寸。更具體來說，第一最小特徵尺寸可小於約45nm。在另一些實施例中，第一最小特徵尺寸實質上相同於第一最小特徵尺寸、第三最小特徵尺寸、第四最小特徵尺寸和/或第五最小特 徵尺寸。

如圖15所示，在第一鈍化層102及導通孔528之上形成第二導電層1502。在一些實施例中，形成第二導電層1502的製程包括：在第一鈍化層102上以及至少部分地在第一鈍化層102的開口114中沉積第二導電層1502。在另一些實施例中，第二導電層1502被沉積成在第一鈍化層的第一部分106a及第二部分106b之上延伸的連續的層。在另一些實施例中，第二導電層1502可通過例如CVD、PVD、ALD、濺射、電化學鍍覆、無電鍍覆、一些其他沉積製程或上述的組合來沉積。在又一些實施例中，第二導電層1502可包含例如鋁(Al)、銅(Cu)、鎢(W)、金(Au)、一些其他導電材料或上述的組合。

如圖16所示，在第一鈍化層102及導通孔528上形成多個圖案化的導電層202。在一些實施例中，圖案化的導電層202中的至少一者通過對設置在第一ICU 406a與第二ICU 406b之間的第一鈍化層102的區進行橋接，將第一ICU 406a電耦合到第二ICU 406b。在另一些實施例中，設置在第一ICU 406a與第二ICU 406b之間的第一鈍化層102的區是設置在隔離區408之上，隔離區408將第一ICU 406a與第二ICU 406b電隔離。在又一些實施例中，圖案化的導電層202是重佈線層(RDL)。

在一些實施例中，形成圖案化的導電層202的製程包括對第二導電層1502執行第五圖案化製程(參見例如圖15)。在另一些實施例中，第五圖案化製程包括：在第二導電層1502上形成 第二掩蔽層(圖中未示出)(例如，負/正光阻)。第二掩蔽層可通過例如旋塗製程形成。

具有第二最大像場尺寸的第二光罩204位於第二掩蔽層之上的第三位置處，所述第二最大像場尺寸是在投射第二最小特徵尺寸時第二光罩204可暴露於輻射的最大面積。在一些實施例中，第二最大像場尺寸大於約858mm²。在這些實施例中，第二最大像場尺寸可具有大於約26mm的最小x軸尺寸以及大於約33mm的最小y軸尺寸(例如，垂直於x軸尺寸)。在另一些實施例中，第二最大像場尺寸可大於或等於約2,500mm²。在這些實施例中，第二最大像場尺寸可具有大於或等於約50mm的最小x軸尺寸以及大於或等於約50mm的最小y軸尺寸(例如，垂直於x軸尺寸)。在另一些實施例中，第二最小特徵尺寸可大於或等於約0.5μm。在又一些實施例中，第二最小特徵尺寸可大於第一最小特徵尺寸、第三最小特徵尺寸、第四最小特徵尺寸及第五最小特徵尺寸。

然後，使輻射穿過第三位置處的第二光罩204，以使覆蓋第一鈍化層的第一部分106a的大部分及第二部分106b的大部分的第二像場投射到第二掩蔽層的第一部分上。第二像場包括具有第二最小特徵尺寸的第二界定的輻射圖案。輻射與第二掩蔽層反應，以使第二掩蔽層的暴露於輻射的區比第二掩蔽層的不暴露於輻射的區可更多(或更少)地溶解在顯影劑中。

在一些實施例中，第二掩蔽層的第一部分的大小/形狀對應於投射到第二掩蔽層上第三位置處的第二最大像場尺寸。在另 一些實施例中，第二掩蔽層的第一部分覆蓋第一鈍化層的第一部分106a的大部分及第二部分106b的大部分。在另一些實施例中，第二掩蔽層的第一部分具有被第一鈍化層的第一部分106a與第二部分106b的組合週邊圍繞的週邊。在其他實施例中，第二掩蔽層的第一部分的週邊與第一鈍化層的第一部分106a與第二部分106b的組合週邊大致垂直對準。

然後，通過將第二掩蔽層暴露於顯影劑以移除第二掩蔽層的暴露(或不暴露)於輻射的部分，對第二掩蔽層進行顯影。接著執行刻蝕製程(例如，濕式刻蝕或乾式刻蝕)以移除第二導電層1502的未掩蔽的部分(例如，不被顯影的第二掩蔽層覆蓋的部分)，由此形成所述多個圖案化的導電層202。隨後，從圖案化的導電層202剝離第二掩蔽層的剩餘部分。

如圖17所示，在第一鈍化層102及圖案化的導電層202之上形成第三鈍化層532。在一些實施例中，第三鈍化層532可形成有實質上平坦的上表面。在另一些實施例中，形成第三鈍化層532的製程可包括：通過CVD、PVD、ALD、熱氧化、濺射、一些其他沉積或生長製程或者上述的組合來沉積或生長第三鈍化層532。在又一些實施例中，第三鈍化層532的形成完成了大場積體電路208的形成。

通過以第二像場206形成圖案化的導電層202，無需使投射在第一位置處的第一像場與投射在第二位置處的第一像場交疊便可形成大場積體電路208。因此，無需場拼接製程(或通過減少 形成大場積體電路208所需要的場拼接製程的數目)便可形成大場積體電路208。因此，用於形成大場積體電路208的週期時間可縮短。另外，由於無需場拼接製程便可形成大場積體電路208，因此可能不需要放寬最小特徵尺寸來補償場拼接製程。因此，大場積體電路上的半導體元件的密度可增大。

如圖18所示，通過從半導體晶片104切割出大場積體電路208形成大場晶片304(參見例如圖17)。在一些實施例中，大場晶片304包括設置在半導體基板402上的大場積體電路208。在另一些實施例中，形成大場晶片304的製程包括：在半導體晶片104內執行一系列切割以形成多個切割道306。隨後，對半導體晶片104施加機械力以從半導體晶片104切割出大場晶片304。在另一些實施例中，可通過例如執行機械鋸切、雷射切割等執行切割。

如圖19所示，提供一種縮短週期時間形成大場晶片的方法的一些實施例的流程圖1900。儘管在本文中將圖19所示流程圖1900說明並闡述為一系列動作或事件，然而應理解，此類動作或事件的所說明的次序不應被解釋為具有限制性意義。例如，一些動作可以不同的次序發生及/或與除本文中所說明及/或闡述的動作或事件以外的其他動作或事件同步地發生。此外，可能並非需要所有所說明的動作來實施本文中的說明的一個或多個方面或實施例，且本文中所繪示的一個或多個動作可以一個或多個單獨的動作及/或階段施行。

在1902中，在半導體晶片上形成大場積體電路(IC)。 圖7到圖17示出與動作1902對應的一些實施例的一系列剖視圖。

在1902a中，為了形成大場積體電路，在半導體晶片上形成第一積體電路單元(ICU)及第二積體電路單元。圖7到圖12示出與動作1902a對應的一些實施例的一系列剖視圖。

在1902b中，在第一ICU及第二ICU之上形成介電層，介電層具有覆蓋第一ICU的第一部分及覆蓋第二ICU的第二部分。圖13示出與動作1902b對應的一些實施例的剖視圖。

在1902c中，通過將第一像場投射在介電層的第一部分之上對介電層的第一部分進行圖案化。圖14示出與動作1902c對應的一些實施例的剖視圖。

在1902d中，通過將第一像場投射在介電層的第二部分之上對介電層的第二部分進行圖案化，其中對介電層的第一部分及第二部分進行圖案化會形成具有第三部分及第四部分的鈍化層，第三部分對應於介電層的第一部分，第四部分對應於介電層的第二部分。圖14示出與動作1902d對應的一些實施例的剖視圖。

在1902e中，在鈍化層上形成導電層。圖15示出與動作1902e對應的一些實施例的剖視圖。

在1902f中，通過將第二像場投射在導電層之上對導電層進行圖案化，第二像場覆蓋鈍化層的第三部分的大部分及第四部分的大部分。通過對導電層進行圖案化來形成將第一ICU電耦合到第二ICU的圖案化的導電層。圖16示出與動作1902f對應的一些實施例的剖視圖。

在1904中，通過從半導體晶片切割出大場積體電路來形成大場晶片。圖18示出與動作1904對應的一些實施例的剖視圖。

在一些實施例中，本揭露提供一種形成積體電路的方法。所述方法包括：在半導體晶片之上形成第一層，所述第一層具有第一部分及第二部分。通過使輻射穿過第一光罩以將第一像場投射在所述第一層的所述第一部分之上，對所述第一層的所述第一部分進行圖案化，其中所述第一層的所述第一部分對應於所述第一像場。通過使輻射穿過第二光罩以將第二像場投射在所述第一層的所述第二部分之上，對所述第一層的所述第二部分進行圖案化，其中所述第一層的所述第二部分對應於所述第二像場。在所述第一層之上形成第二層。通過使輻射穿過第三光罩以將第三像場投射在所述第二層之上，對所述第二層進行圖案化，其中所述第三像場覆蓋所述第一層的所述第一部分的大部分及所述第二部分的大部分。在一實施例中，圖案化的所述第二層的區沿著所述第一層從所述第一層的所述第一部分連續地延伸到所述第一層的所述第二部分。在一實施例中，圖案化的所述第二層將設置在所述第一層的所述第一部分的上表面之下的第一導通孔電耦合到設置在所述第一層的所述第二部分的上表面之下的第二導通孔。在一實施例中，所述第一像場包括第一最小特徵尺寸，所述第二像場包括第二最小特徵尺寸，且所述第三像場包括第三最小特徵尺寸，所述第三最小特徵尺寸大於所述第一最小特徵尺寸及所述第二最小特徵尺寸。在一實施例中，所述方法還包括：在所述半導 體晶片之上形成金屬間介電(IMD)層，其中所述第一層形成在所述金屬間介電層之上。在一實施例中，所述方法還包括：在所述金屬間介電層上形成第一鈍化層，其中所述第一鈍化層設置在所述第一層與所述金屬間介電層之間。在一實施例中，所述第一層是形成在所述第一鈍化層上的第二鈍化層。在一實施例中，所述第二層形成在所述第二鈍化層上，且其中對所述第二層進行圖案化形成圖案化的第二層，所述圖案化的第二層將設置在所述第一層的所述第一部分之下的第一導通孔電耦合到設置在所述第一層的所述第二部分之下的第二導通孔。在一實施例中，形成所述第一鈍化層包括：在所述金屬間介電層的上表面上形成介電層，所述介電層具有分別與所述第一層的所述第一部分及所述第二部分大致垂直對準的第三部分及第四部分，通過使輻射穿過第四光罩對所述介電層的所述第三部分進行圖案化，以在所述介電層的所述第三部分中形成第一通孔開口，其中所述介電層的所述第三部分對應於所述第四光罩的像場，且通過使輻射穿過第五光罩對所述介電層的所述第四部分進行圖案化，以在所述介電層的所述第四部分中形成第二通孔開口，其中所述介電層的所述第四部分對應於所述第五光罩的像場。在一實施例中，形成所述第一導通孔及所述第二導通孔包括：在所述第一鈍化層之上形成填充所述第一通孔開口及所述第二通孔開口二者的導電層，所述導電層具有分別與所述介電層的所述第三部分及所述第四部分大致垂直對準的第五部分及第六部分，通過使輻射穿過第六光罩對所述導電 層的所述第五部分進行圖案化，以形成所述第一導通孔，其中所述導電層的所述第五部分對應於所述第六光罩的像場，且通過使輻射穿過第七光罩對所述導電層的所述第六部分進行圖案化，以形成所述第二導通孔，其中所述導電層的所述第六部分對應於所述第七光罩的像場。

在其他實施例中，本揭露提供一種形成積體電路的方法。所述方法包括：通過使輻射穿過第一光罩以將第一像場投射到半導體晶片的第一區，在所述半導體晶片的所述第一區上形成第一積體電路單元(ICU)，其中所述半導體晶片的所述第一區對應於所述第一光罩的最大像場尺寸。通過使輻射穿過第二光罩以將第二像場投射到所述半導體晶片的第二區，在所述半導體晶片的所述第二區上形成第二積體電路單元，其中所述半導體晶片的所述第二區對應於所述第二光罩的最大像場尺寸，且其中隔離區將所述第一積體電路單元與所述第二積體電路單元分離並電隔離。在所述第一積體電路單元、所述隔離區及所述第二積體電路單元之上形成鈍化層。在鈍化層之上形成導電層。通過使輻射穿過第三光罩以將第三像場投射到所述半導體晶片，對所述導電層進行圖案化，其中所述第三像場覆蓋所述半導體晶片的所述第一區的大部分及所述第二區的大部分。在一實施例中，圖案化的所述導電層將所述第一積體電路單元電耦合到所述第二積體電路單元。在一實施例中，所述第一像場界定所述第一積體電路單元的最小特徵尺寸，所述第二像場界定所述第二積體電路單元的最小特徵尺 寸，且所述第三像場界定圖案化的所述導電層的最小特徵尺寸，其中圖案化的所述導電層的所述最小特徵尺寸大於所述第一積體電路單元的所述最小特徵尺寸及所述第二積體電路單元的所述最小特徵尺寸二者。在一實施例中，所述第一積體電路單元的所述最小特徵尺寸實質上相同於所述第二積體電路單元的所述最小特徵尺寸。在一實施例中，所述第一像場包括第一輻射圖案，且所述第二像場包括第二輻射圖案，所述第二輻射圖案實質上相同於所述第一輻射圖案。在一實施例中，圖案化的所述導電層通過對設置在所述隔離區之上的所述鈍化層的區進行橋接，將所述第一積體電路單元電耦合到所述第二積體電路單元。在一實施例中，所述第一積體電路單元包括第一導通孔，所述第二積體電路單元包括第二導通孔，設置在所述隔離區之上的所述鈍化層的所述區具有設置在所述第一導通孔的最上表面及所述第二導通孔的最上表面之上的最上表面，且圖案化的所述導電層從所述第一導通孔垂直延伸、沿著設置在所述隔離區之上的所述鈍化層的所述區的所述上表面橫向延伸並垂直延伸到所述第二導通孔。在一實施例中，所述方法還包括：從所述半導體晶片切割出所述積體電路以形成晶片，其中所述晶片包括所述第一積體電路單元、所述隔離區、所述第二積體電路單元及圖案化的所述導電層。

在另一些實施例中，本揭露提供一種積體電路。所述積體電路包括半導體基板。第一積體電路單元設置在所述半導體基板的第一區之上。第二積體電路單元設置在所述半導體基板的第 二區之上。隔離區設置在所述第一積體電路單元與所述第二積體電路單元之間，其中所述隔離區將所述第一積體電路單元與所述第二積體電路單元電隔離。鈍化層覆蓋所述第一積體電路單元、所述隔離區及所述第二積體電路單元。圖案化的導電層設置在所述鈍化層之上且將所述第一積體電路單元電耦合到所述第二積體電路單元，其中所述圖案化的導電層通過對覆蓋所述隔離區的所述鈍化層的一部分進行橋接將所述第一積體電路單元電耦合到所述第二積體電路單元。在一實施例中，所述圖案化的導電層的最小特徵尺寸大於所述第一積體電路單元的最小特徵尺寸及所述第二積體電路單元的最小特徵尺寸二者。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

1900‧‧‧流程圖

1902、1902a、1902b、1902c、1902d、1902e、1902f、1904‧‧‧步驟

Claims (10)

1. 一種形成積體電路的方法，包括：在半導體晶片之上形成第一層，所述第一層具有第一部分及第二部分；通過使輻射穿過第一光罩以將第一像場投射在所述第一層的所述第一部分之上，對所述第一層的所述第一部分進行圖案化，其中所述第一層的所述第一部分對應於所述第一像場；通過使輻射穿過第二光罩以將第二像場投射在所述第一層的所述第二部分之上，對所述第一層的所述第二部分進行圖案化，其中所述第一層的所述第二部分對應於所述第二像場；在所述第一層之上形成第二層；以及通過使輻射穿過第三光罩以將第三像場投射在所述第二層之上，對所述第二層進行圖案化，其中所述第三像場覆蓋所述第一層的所述第一部分的大部分及所述第二部分的大部分。
2. 如申請專利範圍第1項所述的方法，其中圖案化的所述第二層的區沿著所述第一層從所述第一層的所述第一部分連續地延伸到所述第一層的所述第二部分。
3. 如申請專利範圍第1項所述的方法，其中圖案化的所述第二層將設置在所述第一層的所述第一部分的上表面之下的第一導通孔電耦合到設置在所述第一層的所述第二部分的上表面之下的第二導通孔。
4. 如申請專利範圍第1項所述的方法，其中： 所述第一像場包括第一最小特徵尺寸；所述第二像場包括第二最小特徵尺寸；以及所述第三像場包括第三最小特徵尺寸，所述第三最小特徵尺寸大於所述第一最小特徵尺寸及所述第二最小特徵尺寸。
5. 如申請專利範圍第1項所述的方法，更包括：在所述半導體晶片之上形成金屬間介電層，其中所述第一層形成在所述金屬間介電層之上。
6. 一種形成積體電路的方法，包括：通過使輻射穿過第一光罩以將第一像場投射到半導體晶片的第一區，在所述半導體晶片的所述第一區上形成第一積體電路單元，其中所述半導體晶片的所述第一區對應於所述第一光罩的最大像場尺寸；通過使輻射穿過第二光罩以將第二像場投射到所述半導體晶片的第二區，在所述半導體晶片的所述第二區上形成第二積體電路單元，其中所述半導體晶片的所述第二區對應於所述第二光罩的最大像場尺寸，且其中隔離區將所述第一積體電路單元與所述第二積體電路單元分離並電隔離；在所述第一積體電路單元、所述隔離區及所述第二積體電路單元之上形成鈍化層；在所述鈍化層之上形成導電層；以及 通過使輻射穿過第三光罩以將第三像場投射到所述半導體晶片，對所述導電層進行圖案化，其中所述第三像場覆蓋所述半導體晶片的所述第一區的大部分及所述第二區的大部分。
7. 如申請專利範圍第6項所述的方法，其中圖案化的所述導電層將所述第一積體電路單元電耦合到所述第二積體電路單元。
8. 如申請專利範圍第7項所述的方法，其中：所述第一像場界定所述第一積體電路單元的最小特徵尺寸；所述第二像場界定所述第二積體電路單元的最小特徵尺寸；以及所述第三像場界定圖案化的所述導電層的最小特徵尺寸，其中圖案化的所述導電層的所述最小特徵尺寸大於所述第一積體電路單元的所述最小特徵尺寸及所述第二積體電路單元的所述最小特徵尺寸二者。
9. 如申請專利範圍第8項所述的方法，其中所述第一積體電路單元的所述最小特徵尺寸實質上相同於所述第二積體電路單元的所述最小特徵尺寸。
10. 一種積體電路，包括：半導體基板；第一積體電路單元，設置在所述半導體基板的第一區之上；第二積體電路單元，設置在所述半導體基板的第二區之上； 隔離區，設置在所述第一積體電路單元與所述第二積體電路單元之間，其中所述隔離區將所述第一積體電路單元與所述第二積體電路單元電隔離；鈍化層，覆蓋所述第一積體電路單元、所述隔離區及所述第二積體電路單元；以及圖案化的導電層，設置在所述鈍化層之上且將所述第一積體電路單元電耦合到所述第二積體電路單元，其中所述圖案化的導電層通過對覆蓋所述隔離區的所述鈍化層的一部分進行橋接將所述第一積體電路單元電耦合到所述第二積體電路單元，其中所述圖案化的導電層的最小特徵尺寸大於所述第一積體電路單元的最小特徵尺寸及所述第二積體電路單元的最小特徵尺寸二者。

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