TWI683254B - 伺服器節電系統及其節電方法 - Google Patents

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TWI683254B
TWI683254B TW107130526A TW107130526A TWI683254B TW I683254 B TWI683254 B TW I683254B TW 107130526 A TW107130526 A TW 107130526A TW 107130526 A TW107130526 A TW 107130526A TW I683254 B TWI683254 B TW I683254B
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韓應賢
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Abstract

一種伺服器節電系統，包括主機板與背板，而主機板與背板電性連接，其中主機板包含複雜可程式邏輯裝置、基本輸入輸出控制晶片與時脈晶片。基本輸入輸出控制晶片儲存有基本輸入輸出控制程式。時脈晶片電性連接於複雜可程式邏輯裝置。背板包含硬碟微控制器與硬碟連接埠。當硬碟與硬碟連接埠電性連接時，硬碟微控制器送出時脈致能訊號至複雜可程式邏輯裝置，複雜可程式邏輯裝置將時脈致能訊號傳輸至基本輸入輸出控制晶片，基本輸入輸出控制晶片判斷時脈致能訊號以回應確認訊號至複雜可程式邏輯裝置，複雜可程式邏輯裝置依據確認訊號的內容以決定是否驅動時脈晶片發出時脈訊號至硬碟連接埠。

Description

伺服器節電系統及其節電方法
本發明有關於一種節電系統及其方法，尤指一種伺服器節電系統及其節電方法。
固態硬碟(Solid State Disk)為業界的新興電子產品，固態硬碟主要是透過FLASH晶片顆粒來運作，其中FLASH晶片顆粒的成本占SSD的80%左右。固態硬碟與傳統機械硬碟最大的區別是固態硬碟沒有馬達、磁頭、與碟片等機械部件，以致使固態硬碟的讀寫速度和反應時間遠超過傳統機械硬碟，如此固態硬碟便具有速度快、低噪音、低功率消耗、抗碰撞、低重量、體積小等優勢。目前主流的固態硬碟的容量為128G，其價格在一千元左右，因此固態硬碟的缺點在於價格較高，但隨著FLASH製程的不斷改良，相對地會降低固態硬碟的製造成本，因此關於固態硬碟（SSD）的應用需求也越來越廣泛，
與此同時，固態硬碟的介面類型也是在不斷向前發展。目前固態硬碟使用最多的介面是速度為8Gb/秒的 PCIE 型的匯流排介面，因此以PCIE匯流排的走線為基礎的非揮發型記憶體固態硬碟(NVME SSD)成為硬碟行業的主流發展趨勢。一般來說，每一NVME SDD 同時需要四個通道(lane) PCIE 信號以及100M 時脈訊號的支援，使得每一NVME SDD的功率消耗高達25W，但是對於一些使用者來說，當不需要連接或者不使用NVME SDD 的時候，如何節省伺服器的功率消耗就成為很重要的目標。
有鑑於此，目前有需要一種能降低伺服器的整體功率消耗的節電系統及其節電方法，至少可改善上述缺點。
本發明的一實施例所提供的伺服器節電系統及其節電方法，可依據使用者的需求，決定是否發出時脈訊號至伺服器背板的硬碟，藉此降低伺服器整體的功率消耗，達到節電的目的。
本發明的一實施例所提供的伺服器節電系統，其包括有一主機板與一背板，其中主機板包含複雜可程式邏輯裝置、時脈晶片與基本輸入輸出控制晶片，複雜可程式邏輯裝置分別電性連接於時脈晶片與基本輸入輸出控制晶片，時脈晶片電性連接於背板，基本輸入輸出控制晶片儲存有基本輸入輸出控制程式。背板包含硬碟微控制器與硬碟連接埠，硬碟微控制器電性連接於複雜可程式邏輯裝置，而硬碟連接埠電性連接於硬碟微控制器。當硬碟與硬碟連接埠電性連接時，硬碟微控制器送出時脈致能訊號至複雜可程式邏輯裝置，複雜可程式邏輯裝置將時脈致能訊號傳輸至基本輸入輸出控制晶片，基本輸入輸出控制晶片判斷時脈致能訊號以回應確認訊號至複雜可程式邏輯裝置，複雜可程式邏輯裝置依據確認訊號的內容以決定是否驅動時脈晶片發出時脈訊號至硬碟連接埠。
所述主機板包含主機板匯流排，背板包含背板匯流排，主機板匯流排分別與背板匯流排以及複雜可程式邏輯裝置電性連接，背板匯流排分別電性連接於硬碟微控制器以及硬碟連接埠，硬碟微控制器經由背板匯流排與主機板匯流排將時脈致能訊號傳送至複雜可程式邏輯裝置。
本發明一實施例所提供的伺服器節電系統，包括:當硬碟電性連接於硬碟連接埠時，以硬碟微控制器發送時脈致能訊號至複雜可程式邏輯裝置； 以複雜可程式邏輯裝置傳送時脈致能訊號至基本輸入輸出控制晶片；以基本輸入輸控制晶片判斷時脈致能訊號以回應確認訊號至複雜可程式邏輯裝置；以及以複雜可程式邏輯裝置依據確認訊號的內容以決定是否驅動時脈晶片發送時脈訊號至硬碟連接埠。
以往時脈致能訊號(CLK enable signal)都是直接送到時脈緩衝器(CLK buffer)的致能接腳(enable pin) ，所以時脈訊號(CLK) 是否輸出完全取決於輸入CLK buffer的時脈致能訊號，跟主機板的BIOS沒關係，也就是說使用者不能經由BIOS控制CLK 的關閉與否。依據本發明的一實施例所提供的伺服器節電系統及其節電方法，在少量改變伺服器的硬體架構之下，讓使用者可經由基本輸入輸出控制程式(BIOS)來控制時脈晶片是否傳送時脈訊號至背板上的硬碟連接埠，藉此降低硬碟對於伺服器整體所造成的功率消耗，使用者在管理上也十分容易，因此能滿足使用者多樣化的需求。
以上之關於本揭露內容之說明及以下之實施方式之說明係用以示範與解釋本發明之精神與原理，並且提供本發明之專利申請範圍更進一步之解釋。
以下在實施方式中詳細敘述本發明之詳細特徵以及優點，其內容足以使任何熟習相關技藝者了解本發明之技術內容並據以實施，且根據本說明書所揭露之內容、申請專利範圍及圖式，任何熟習相關技藝者可輕易地理解本發明相關之目的及優點。以下之實施例係進一步詳細說明本發明之觀點，但非以任何觀點限制本發明之範疇。
圖1為繪示本發明本發明第一實施例的伺服器節電系統的硬體裝置的架構圖。如圖1所示，伺服器節電系統100 包括有一背板10與一主機板20。背板10可包含有一組或複數組的PCIE(PCI Express)規格的背板匯流排，在圖1的實施例中，背板10包含有一組背板匯流排11，而背板匯流排11包含有一第一PCIE匯流排111以及一第二PCIE匯流排112。背板10的第一PCIE匯流排111與第二PCIE匯流排112用於接收來自主機板20的第一
Figure 02_image001
信號、第二
Figure 02_image001
信號以及時脈訊號CLK。於本實施例中，所述PCIE匯流排為八通道規格的匯流排(PCIE-X8)。
如圖1所示，背板10還包含有一第一硬碟微控制器12、一第一信號處理器13、一第一記憶元件14、一第二硬碟微控制器15、一第二信號處理器16、一第二記憶元件17以及一組背板硬碟連接埠18。在本實施例中，第一硬碟微控制器12為PIC控制器，第一硬碟微控制器12電性連接於第一PCIE匯流排111、第一信號處理器13與第一記憶元件14，且第一硬碟微控制器12用以產生時脈致能訊號。第一信號處理器13除了電性連接第一硬碟微控制器12，更電性連接於第一PCIE匯流排111、第一記憶元件14及背板硬碟連接埠18，且第一信號處理器13用以處理第一
Figure 02_image001
信號與第二
Figure 02_image001
信號，其中第一
Figure 02_image001
信號用於控制PIC控制器的RST指令，而第二
Figure 02_image001
信號來進行點燈(lighting instruction)與
Figure 02_image001
信號解碼。在本實施例中，第一記憶元件14為非揮發性記憶體(NVRAM) 且用於對來自主機板20的第一
Figure 02_image001
信號與第二
Figure 02_image001
信號內所包含的資料作暫存的管理，第一記憶元件14除了電性連接第一硬碟微控制器12及第一信號處理器13，更電性連接於第一PCIE匯流排111。在本實施例中，第二硬碟微控制器15為PIC控制器，第二硬碟微控制器15電性連接於第二PCIE匯流排112、第二信號處理器16與第二記憶元件17，且第二硬碟微控制器15用以產生時脈致能訊號。第二信號處理器16除了電性連接第二硬碟微控制器15，更電性連接於第二PCIE匯流排112、第二記憶元件17及背板硬碟連接埠18，且第二信號處理器16用以處理第一
Figure 02_image001
信號與第二
Figure 02_image001
信號。在本實施例中，第二記憶元件17為非揮發性記憶體(NVRAM) 且用於對來自主機板20的第一
Figure 02_image001
信號與第二
Figure 02_image001
信號內所包含的資料作暫存的管理，第二記憶元件17除了電性連接第二硬碟微控制器15及第二信號處理器16，更電性連接於第二PCIE匯流排112。背板硬碟連接埠18包含有第一硬碟連接埠181、第二硬碟連接埠182、第三硬碟連接埠183以及第四硬碟連接埠184，第一硬碟連接埠181與第二硬碟連接埠182電性連接於第一信號處理器13，而第三硬碟連接埠183與第四硬碟連接埠184電性連接於第二信號處理器16。
圖2為圖1的伺服器節電系統的主機板的硬體架構圖。共同參閱圖1與圖2，主機板20可包含有一組或複數組的PCIE規格的主機板匯流排，在圖1與圖2的實施例中，主機板20包含有一組主機板匯流排21、一基板管理控制器22、一複雜可程式邏輯裝置23、一時脈晶片24、一基本輸入輸出系統晶片25以及一中央處理器(CPU)。主機板匯流排21包含有一第三PCIE匯流排211以及一第四PCIE匯流排212，主機板20的第三PCIE匯流排211電性連接背板10的第一PCIE匯流排111，而主機板20的第四PCIE匯流排212電性連接背板10的第二PCIE匯流排112。複雜可程式邏輯裝置23電性連接於第三PCIE匯流排211以及第四PCIE匯流排212。複雜可程式邏輯裝置23具有一第一通用型輸入輸出接腳231(GPIO)，基板管理控制器22具有一第二通用型輸入輸出接腳221，第一通用型輸入輸出接腳231與第二通用型輸入輸出接腳221電性連接。時脈晶片24電性連接於複雜可程式邏輯裝置23、第三PCIE匯流排211以及第四PCIE匯流排212。基本輸入輸出系統晶片25與基板管理控制器22電性連接，而基板輸入輸出系統晶片25儲存有基本輸入輸出控制程式(BIOS)。
來自主機板20的中央處理器的第一
Figure 02_image001
信號可經由複雜可程式邏輯裝置23傳送至第三PCIE匯流排211與第四PCIE匯流排212，接著第三PCIE匯流排211與第四PCIE匯流排212可將第一
Figure 02_image001
信號分別傳送至第一PCIE匯流排111與第二PCIE匯流排112。最後，背板10的第一PCIE匯流排111與第二PCIE匯流排112可將第一
Figure 02_image001
信號分別傳送至第一信號處理器13與第二信號處理器16以進行處理。
至於來自主機板20的基板管理控制器22的第二
Figure 02_image001
信號亦可經由複雜可程式邏輯裝置23傳送至第三PCIE匯流排211與第四PCIE匯流排212，接著第三PCIE匯流排211與第四PCIE匯流排212可將第二
Figure 02_image001
信號分別傳送至第一PCIE匯流排111與第二PCIE匯流排112。最後，背板10的第一PCIE匯流排111與第二PCIE匯流排112可將第二
Figure 02_image001
信號分別傳送至第一信號處理器13與第二信號處理器16以進行處理。
至於來自時脈晶片24的時脈訊號(CLK)可經由第三PCIE匯流排211與第四PCIE匯流排212分別傳送至第一PCIE匯流排111與第二PCIE匯流排112，最後，背板10的第一PCIE匯流排111與第二PCIE匯流排112可將時脈訊號(CLK)傳送至第一硬碟連接埠181、第二硬碟連接埠182、第三硬碟連接埠183以及第四硬碟連接埠184。
圖3為為繪示圖1的伺服器節電系統的節電方法的流程圖。共同參閱圖1至圖3，在步驟S301中，當一固態硬碟電性連接於背板10的第一硬碟連接埠181時，固態硬碟發送一硬碟確認訊號至背板10上的第一硬碟微控制器12，硬碟確認訊號表示背板10的第一硬碟連接埠181電性連接有固態硬碟。在步驟S302中，第一硬碟微控制器12讀取硬碟確認訊號以發送時脈致能訊號至主機板20上的複雜可程式邏輯裝置23，其中時脈致能訊號經由相互電性連接的背板匯流排11與主機匯流排21從背板10傳送至主機板20上的複雜可程式邏輯裝置23。在步驟S303中，以複雜可程式邏輯裝置23的第一通用型輸入輸出接腳231將時脈致能訊號傳送至基板管理控制器22的第二通用型輸入輸出接腳221。在步驟S304中，以基板管理控制器22將時脈致能訊號傳送至基本輸入輸出控制晶片25。在步驟S305中，以基本輸入輸控制晶片25判斷時脈致能訊號以執行基本輸入輸出控制程式(BIOS)。在步驟S306中，以基本輸入輸出控制程式(BIOS)的一操作介面(RBSU)顯示一開啟時脈訊號與關閉時脈訊號的選項，若使用者從操作介面(RBSU)選擇開啟時脈訊號的選項時，則執行步驟S308；若使用者從操作介面(RBSU)選擇關閉時脈訊號的選項時，則執行步驟S309。
在步驟S308中，以基本輸入輸出控制晶片25回應第一確認訊號至複雜可程式邏輯裝置23，接續步驟S310。在步驟S310中，複雜可程式邏輯裝置23依據第一確認訊號驅動時脈晶片24發送時脈訊號至第一硬碟連接埠181。
在步驟S309中，以基本輸入輸出控制晶片25回應第二確認訊號至複雜可程式邏輯裝置23，接續步驟S311。在步驟S311中，複雜可程式邏輯裝置23依據第二確認訊號不會驅動時脈晶片24發送時脈訊號至第一硬碟連接埠181。
此外，在本發明的另一實施例中，當一固態硬碟電性連接於背板10的第二硬碟連接埠182時，固態硬碟發送一硬碟確認訊號至背板10上的第一硬碟微控制器12，硬碟確認訊號表示背板10的第二硬碟連接埠182電性連接有固態硬碟，接著第一硬碟微控制器12讀取硬碟確認訊號以發送時脈致能訊號至主機板20上的複雜可程式邏輯裝置23。在本發明的另一實施例中，當一固態硬碟與背板10上的第三硬碟連接埠183或第四硬碟連接埠184電性連接時，固態硬碟發出硬碟確認訊號至第二硬碟微控制器15，而第二硬碟微控制器15讀取硬碟確認訊號後，將送出時脈致能訊號(CLK En)至背板10上的第二PCIE匯流排112。以固態硬碟電性連接於背板10的第三硬碟連接埠183為例，透由相互電性連接的背板10的第二PCIE匯流排112與主機板20的第四PCIE匯流排212，第二硬碟微控制器15可將時脈致能訊號傳送至主機板20上的複雜可程式邏輯裝置23。複雜可程式邏輯裝置23透過第一通用型輸入輸出接腳231將時脈致能訊號傳送至基板管理控制器22的第二通用型輸入輸出接腳221。基板管理控制器22用以將時脈致能訊號傳送至基本輸入輸出控制晶片25，當基本輸入輸出控制晶片25判斷時脈致能訊號後會執行基本輸入輸出控制程式(BIOS)，且基本輸入輸出控制程式(BIOS)的操作介面(RBSU)將具有開啟時脈訊號與關閉時脈訊號的選項。當使用者於操作介面(RBSU)選擇開啟時脈訊號時，基本輸入輸出控制晶片25將回應該第一確認訊號至複雜可程式邏輯裝置23，複雜可程式邏輯裝置23依據該第一確認訊號驅動時脈晶片24發出時脈訊號(CLK)至第三硬碟連接埠183。反之，當使用者於操作介面(RBSU)選擇關閉時脈訊號時，基本輸入輸出控制晶片25將回應該第二確認訊號至複雜可程式邏輯裝置23，複雜可程式邏輯裝置23依據第二確認訊號不會驅動時脈晶片24發出時脈訊號(CLK)至第三硬碟連接埠183。
圖4為繪示本發明第二實施例的伺服器節電系統的硬體裝置的架構圖，而圖5為圖4的伺服器節電系統的主機板的硬體架構圖。圖4的第二實施例的伺服器節電系統與圖1的第一實施例的伺服器節電系統之間的硬體架構的差異在於主機板20上的基板管理控制器22替換為一南橋晶片組26，南橋晶片組26具有一第二通用型輸入輸出接腳261，複雜可程式邏輯裝置23透過第一通用型輸入輸出接腳231將時脈致能訊號傳送至南橋晶片組26的第二通用型輸入輸出接腳261，南橋晶片組26用以將時脈致能訊號傳送至基本輸入輸控制晶片25。
圖6為繪示圖4的伺服器節電系統的節電方法的流程圖。圖6的伺服器節電方法與圖3的伺服器節電方法的差異在於:在步驟S603中，以複雜可程式邏輯裝置23的第一通用型輸入輸出接腳231將時脈致能訊號傳送至南橋晶片組26的第二通用型輸入輸出接腳261；以及在步驟S604中，以南橋晶片組26將時脈致能訊號傳送至基本輸入輸出控制晶片25。
以往時脈致能訊號(CLK enable signal)都是直接送到時脈緩衝器(CLK buffer)的致能接腳(enable pin) ，所以時脈訊號(CLK) 是否輸出完全取決於輸入CLK buffer的時脈致能訊號，跟主機板的BIOS沒關係，也就是說使用者不能經由BIOS控制CLK 的關閉與否。依據本發明的一實施例所提供的伺服器節電系統及其節電方法，在少量改變伺服器的硬體架構之下，讓使用者可經由基本輸入輸出控制程式(BIOS)來控制時脈晶片是否傳送時脈訊號至背板上的硬碟連接埠，藉此降低硬碟對於伺服器整體所造成的功率消耗，使用者在管理上也十分容易，因此能滿足使用者多樣化的需求。
雖然本發明以前述之實施例揭露如上，然其並非用以限定本發明。在不脫離本發明之精神和範圍內，所為之更動與潤飾，均屬本發明之專利保護範圍。關於本發明所界定之保護範圍請參考所附之申請專利範圍。
100‧‧‧伺服器節電系統
10‧‧‧背板
11‧‧‧背板匯流排
111‧‧‧第一PCIE匯流排
112‧‧‧第二PCIE匯流排
12‧‧‧第一硬碟微控制器
13‧‧‧第一信號處理器
14‧‧‧第一記憶元件
15‧‧‧第二硬碟微控制器
16‧‧‧第二信號處理器
17‧‧‧第二記憶元件
181‧‧‧第一硬碟連接埠
182‧‧‧第二硬碟連接埠
183‧‧‧第三硬碟連接埠
184‧‧‧第四硬碟連接埠
20‧‧‧主機板
21‧‧‧主機板匯流排
211‧‧‧第三PCIE匯流排
212‧‧‧第四PCIE匯流排
22‧‧‧基板管理控制器
221‧‧‧第二通用型輸入輸出接腳
23‧‧‧複雜可程式邏輯裝置
231‧‧‧第一通用型輸入輸出接腳
24‧‧‧時脈晶片
25‧‧‧基本輸入輸出系統晶片
26‧‧‧南橋晶片組
261‧‧‧第二通用型輸入輸出接腳
圖1為繪示本發明第一實施例的伺服器節電系統的硬體架構圖。 圖2為圖1的伺服器節電系統的主機板的硬體架構圖。 圖3為繪示圖1的伺服器節電系統的節電方法的流程圖。 圖4為繪示本發明第二實施例的伺服器節電系統的硬體裝置的架構圖。 圖5為圖4的伺服器節電系統的主機板的硬體架構圖。 圖6為繪示圖4的伺服器節電系統的節電方法的流程圖。
100‧‧‧伺服器節電系統
10‧‧‧背板
11‧‧‧背板匯流排
111‧‧‧第一PCIE匯流排
112‧‧‧第二PCIE匯流排
12‧‧‧第一硬碟微控制器
13‧‧‧第一信號處理器
14‧‧‧第一記憶元件
15‧‧‧第二硬碟微控制器
16‧‧‧第二信號處理器
17‧‧‧第二記憶元件
181‧‧‧第一硬碟連接埠
182‧‧‧第二硬碟連接埠
183‧‧‧第三硬碟連接埠
184‧‧‧第四硬碟連接埠
20‧‧‧主機板
21‧‧‧主機板匯流排
211‧‧‧第三PCIE匯流排
212‧‧‧第四PCIE匯流排
22‧‧‧基板管理控制器
221‧‧‧第二通用型輸入輸出接腳
23‧‧‧複雜可程式邏輯裝置
24‧‧‧時脈晶片
25‧‧‧基本輸入輸出系統晶片
CLK‧‧‧時脈訊號

Claims (10)

  1. 一種伺服器節電系統，包括：一主機板，包含：一複雜可程式邏輯裝置；一基本輸入輸出控制晶片，電性連接於該複雜可程式邏輯裝置且儲存有一基本輸入輸出控制程式；及一時脈晶片，電性連接於該複雜可程式邏輯裝置；以及一背板，包含：一硬碟微控制器，電性連接於該複雜可程式邏輯裝置；及一硬碟連接埠，電性連接於該硬碟微控制器與該時脈晶片；當一硬碟與該硬碟連接埠電性連接時，該微控制器送出一時脈致能訊號至該複雜可程式邏輯裝置，該複雜可程式邏輯裝置將該時脈致能訊號傳輸至該基本輸入輸出控制晶片，該基本輸入輸出控制晶片判斷該時脈致能訊號以執行該基本輸入輸出控制程式，該基本輸入輸出控制程式顯示一開啟時脈訊號的選項與一關閉時脈訊號的選項；當該開啟時脈訊號的選項被選擇時，該基本輸入輸出控制晶片回應一第一確認訊號至該複雜可程式邏輯裝置，該複雜可程式邏輯裝置依據該第一確認訊號決定驅動該時脈晶片發送一時脈訊號至該硬碟連接埠；當該關閉時脈訊號的選項被選擇時，該基本輸入輸出控制晶片回應一第二確認訊號至該複雜可程式邏輯裝置，該複雜可程式邏輯裝置依據該第二確認訊號決定不驅動該時脈晶片發送該時脈訊號至該硬碟連接埠。
  2. 如請求項1所述之伺服器節電系統，其中該主機板包含一主機板匯流排，該背板包含一背板匯流排，該主機板匯流排分別與該背板匯流排以及該複雜可程式邏輯裝置電性連接，該背板匯流排分別電性連接於該硬碟微控制器以及該硬碟連接埠，該硬碟微控制器經由該背板匯流排與該主機板匯流排將該時脈致能訊號傳送至該複雜可程式邏輯裝置。
  3. 如請求項1所述之伺服器節電系統，其中該背板更包含一信號處理電路，該信號處理電路分別電性連接於該背板匯流排、該硬碟微控制器以及該硬碟連接埠。
  4. 如請求項1所述之伺服器節電系統，其中該主機板還包含一晶片組，該晶片組分別與該複雜可程式邏輯裝置以及該基本輸入輸出控制晶片電性連接，該複雜可程式邏輯裝置經由該晶片組將該時脈致能訊號傳送至該基本輸入輸出控制晶片。
  5. 如請求項4所述之伺服器節電系統，其中該複雜可程式邏輯裝置具有一第一通用型輸入輸出接腳，該晶片組具有一第二通用型輸入輸出接腳，該第一通用型輸入輸出接腳與該第二通用型輸入輸出接腳電性連接，該複雜可程式邏輯裝置經由該第一通用型輸入輸出接腳傳送該時脈致能訊號至該晶片組的該第二通用型輸入輸出接腳。
  6. 如請求項1所述之伺服器節電系統，其中該主機板還包含一基板管理控制器，該基板管理控制器分別與該複雜可程式邏輯裝置以及該基本輸入輸出控制晶片電性連接，該複雜可程式邏輯裝置透過該基板管理控制器將該時脈致能訊號傳送至該基本輸入輸出控制晶片。
  7. 如請求項6所述之伺服器節電系統，其中該複雜可程式邏輯裝置具有一第一通用型輸入輸出接腳，該基板管理控制器具有一第二通用型輸入輸出接腳，該第一通用型輸入輸出接腳與該第二通用型輸入輸出接腳電性連接，該複雜可程式邏輯裝置經由該第一通用型輸入輸出接腳傳送該時脈致能訊號至該基板管理控制器的該第二通用型輸入輸出接腳。
  8. 一種伺服器節電方法，包括：當一硬碟電性連接於一硬碟連接埠時，以一硬碟微控制器發送一時脈致能訊號至一複雜可程式邏輯裝置；以該複雜可程式邏輯裝置傳送該時脈致能訊號至一基本輸入輸出控制晶片；以該基本輸入輸控制晶片判斷該時脈致能訊號以執行一基本輸入輸出控制程式；以該基本輸入輸出控制程式顯示一開啟時脈訊號的選項與一關閉時脈訊號的選項；當該開啟時脈訊號的選項被選擇時，以該基本輸入輸出控制晶片回應一第一確認訊號至該複雜可程式邏輯裝置，以該複雜可程式邏輯裝置依據該第一確認訊號決定驅動該時脈晶片發送一時脈訊號至該硬碟連接埠；以及當該關閉時脈訊號的選項被選擇時，以該基本輸入輸出控制晶片回應一第二確認訊號至該複雜可程式邏輯裝置，以該複雜可程式邏輯裝置 依據該第二確認訊號決定不驅動該時脈晶片發送該時脈訊號至該硬碟連接埠。
  9. 如請求項8所述之伺服器節電方法，其中以該複雜可程式邏輯裝置傳送該時脈致能訊號至該基本輸入輸出控制晶片更包括該複雜可程式邏輯裝置透過一晶片組傳送該時脈致能訊號至該基本輸入輸出控制晶片。
  10. 如請求項8所述之伺服器節電方法，其中以該複雜可程式邏輯裝置傳送該時脈致能訊號至該基本輸入輸出控制晶片更包括該複雜可程式邏輯裝置透過一基板管理控制器傳送該時脈致能訊號至該基本輸入輸出控制晶片。
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