TWI679650B - 解決應力電壓之記憶體裝置 - Google Patents

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Abstract

一種解決應力電壓之記憶體裝置，包含至少一個記憶體單元、一條位元線、一個保護電路、及一個包括寫入控制器與一個寫入驅動器的寫入電路。該寫入驅動器接收來自該寫入控制器的一輸出信號，並輸出至該位元線。該保護電路可有效降低至少該寫入驅動器的輸入端與接地端之間的跨壓，以解決該寫入驅動器應力電壓過高的問題。

Description

解決應力電壓之記憶體裝置
本發明是有關於一種解決應力電壓之記憶體裝置，特別是指一種解決負位元線(Negative Bit-line；NBL)技術的應力電壓(Stress Voltage)問題的記憶體裝置。
隨著半導體製程的技術日益進步，記憶體電路的電源電壓也越來越低，特別是在最不利的製程角落(worst corner)之下，導致記憶體裝置的寫入運作發生困難。其中，為提高記憶體裝置的寫入運作之電壓範圍，習知的一種負位元線(NBL)技術便被提出且廣泛地被採用於各種記憶體裝置，例如靜態隨機存取記憶體(SRAM)，以解決記憶體裝置因處於最不利的製程角落而易遭致資料寫入失敗的問題。
參閱圖1，圖1是一個靜態隨機存取記憶體(SRAM)的電路示意圖，為方便說明起見，記憶體單元91、位元線BL1、寫入驅動器92、及負電壓產生電路93的數量都僅以一個作舉例說明，且該寫入驅動器92也僅以一個反向器作表示，並省略互補位元線、字元線、及互補字元線。該寫入驅動器92具有一個輸入端、一個輸出端、一個電源端、及一個接地端，該輸入端接收一個邏輯信號D，該電源端接收一個電源電壓VCC，該接地端接收一個第一參考電壓VG1，該輸出端電連接該位元線BL1。該負電壓產生電路93產生該第一參考電壓VG1，並受控制使得該第一參考電壓VG1等於一個地電壓，或小於該地電壓。
當該記憶體單元91的該位元線BL1要寫入邏輯0時，該邏輯信號D的邏輯值會等於邏輯1，且該第一參考電壓VG1會小於該地電壓，例如當電源電壓VCC是1伏特時，該第一參考電壓VG1是負幾百毫伏特，使得該位元線BL1在其邏輯值等於邏輯0時的電壓準位會小於該地電壓，而達到提高該記憶體裝置的運作電壓範圍的效果。然而，此時，該寫入驅動器92的該輸入端與該接地端之間的跨壓，已明顯大於該電源電壓VCC。尤其該跨壓在該邏輯信號D的邏輯值等於邏輯1時的大小會受製程漂移影響，而可能比設計值變得更大，例如超過該電源電壓VCC的1.4倍，如此，將導致該寫入驅動器92所受到的應力電壓過高，而影響該寫入驅動器92的壽命時間(Lifetime)，換言之，使用負位元線技術固然可提升記憶體電路的工作電壓範圍以解決資料寫入的問題，但也相對地引發該寫入驅動器的應力電壓過高的另一問題，導致該記憶體裝置的產品壽命變短。
因此，本發明的目的，即在提供一種解決因使用習知負位元線技術而生應力電壓過大的問題之記憶體裝置。
於是，本發明記憶體裝置，包含至少一個記憶體單元、一條位元線、一個第一寫入控制器、一個寫入驅動器、及一個保護電路。
該位元線電連接該至少一個記憶體單元。該第一寫入控制器具有一個電源端及一個輸出一個第一邏輯信號的輸出端。該寫入驅動器具有一個輸入端、一個輸出端、及一個接地端，該輸入端電連接該第一寫入控制器的該輸出端以接收該第一邏輯信號，該輸出端電連接該位元線。
該負電壓產生電路電連接該寫入驅動器的該接地端，並接收一寫入控制信號及一個地電壓，且產生該寫入驅動器之該接地端所接收的一個第一參考電壓。當該寫入控制信號的邏輯值等於一個第一邏輯值時，該第一參考電壓小於該地電壓。當該寫入控制信號的邏輯值等於一個第二邏輯值時，該第一參考電壓等於該地電壓。
該保護電路電連接該第一寫入控制器的該輸出端與該電源端之其中一者。
在一些實施態樣中，其中，該負電壓產生電路包括一個第一電容性元件，該保護電路包括一個第二電容性元件。該保護電路的該第二電容性元件的電容值小於該負電壓產生電路的該第一電容性元件的電容值。
本發明的功效在於：當該保護電路在該寫入控制信號的該邏輯值等於該第一邏輯值，且該第一邏輯信號的邏輯值等於邏輯1時，降低該第一邏輯信號的電壓準位，可避免該寫入驅動器受到的應力電壓過高而提早損壞。
在本發明被詳細描述之前，應當注意在以下的說明內容中，類似的元件是以相同的編號來表示。
參閱圖2，本發明記憶體裝置的一個第一實施例，該記憶體裝置例如是一種靜態隨機存取記憶體(SRAM)，包含多個記憶體單元(Bit Cell)、多條位元線(Bit-line)、多條互補位元線、多條字元線(Word-line)、多條互補字元線、多個寫入電路、至少一個負電壓產生電路、至少一個保護電路及其它元件。在本實施例中，為方便說明起見，該記憶體裝置以包含一個記憶體單元1、一條位元線BL1、一個負電壓產生電路2、一個保護電路5、及一個包括一個寫入控制器31與一個寫入驅動器41的寫入電路3為例作說明，而省略其他多個元件，但不影響本案技術的完整性。此外，在此技術領域中具有通常知識者應了解在實施上該寫入驅動器41通常是電連接多個記憶體單元1，此處僅畫出一個以方便說明。
該寫入驅動器41具有一個輸入端、一個輸出端、一個接地端、及一個電源端，該輸入端接收一個第一邏輯信號S7，該接地端接收一個第一參考電壓VG1，該輸出端電連接該位元線BL1，該電源端接收一個電源電壓VCC1。在本實施例中，該寫入驅動器41是一個反向器，但不在此限。
該位元線BL1電連接該記憶體單元1。該寫入控制器31包含一個電源端、一個輸出端、及一個接地端，該電源端接收一個第二參考電壓VCC2，該輸出端電連接該寫入驅動器41的該輸入端以輸出該第一邏輯信號S7，該接地端接收一個地電壓。在本實施例中，該寫入控制器31是以一個接收二個邏輯信號的S1、S2的反或(NOR)閘為例作說明，當邏輯信號S1、S2均為第二邏輯值(例如邏輯0)時，該第一邏輯信號S7為第一邏輯值(例如邏輯1)，而在其他實施例中，也可以包含其他的邏輯閘，不在此限。
該負電壓產生電路2電連接該寫入驅動器41的該接地端，以提供該第一參考電壓VG1，且接收一個寫入控制信號WTG、及該地電壓，可操作以改變該寫入驅動器41之該接地端所接收的該第一參考電壓VG1的電壓準位。
更詳細地說，該負電壓產生電路2包括一個反向器21、一個電容性元件22、及一個開關23。
該反向器21具有一個接收該寫入控制信號WTG的輸入端、一個輸出端、一個接收該電源電壓VCC1的電源端、及一個接收該地電壓的接地端。
該電容性元件22具有一個電連接該寫入驅動器41之該接地端的第一端，及一個電連接該反向器21之該輸出端的第二端，該第一參考電壓VG1在該電容性元件22的該第一端提供。在本實施例中，該電容性元件22是一個P型電晶體，但不在此限。
該開關23具有一個接收該地電壓的第一端、一個電連接該電容性元件22之該第一端的第二端、及一個電連接該反向器21之該輸出端的控制端。在本實施例中，該開關23是一個N型電晶體，但不在此限。
該保護電路5電連接該寫入控制器31的該電源端，接收該寫入控制信號WTG及該電源電壓VCC1，並受該寫入控制信號WTG的控制，以提供該第二參考電壓VCC2到該寫入控制器31的該電源端。當該寫入控制信號WTG的邏輯值等於一第一邏輯值(例如邏輯1)時，該第二參考電壓VCC2小於該電源電壓(VCC1)。而當該寫入控制信號WTG的邏輯值等於一第二邏輯值(例如邏輯0)時，該第二參考電壓VCC2等於該電源電壓VCC1。
在本實施例中，該保護電路包括一個傳輸閘(Transmission Gate)51，該傳輸閘包含一個N型電晶體511及一個P型電晶體512。該N型電晶體511具有一個接收該電源電壓VCC1的第一端、一個接收該寫入控制信號WTG的控制端、及一個電連接該寫入控制器31之該電源端的第二端。該P型電晶體512具有一個接收該電源電壓VCC1的第一端、一個接收該寫入控制信號WTG的控制端、及一個電連接該寫入控制器31之該電源端的第二端，該第二參考電壓VCC2在該N型及P型電晶體511、512的該等第二端提供。
當該寫入控制信號WTG的邏輯值等於該第二邏輯值(邏輯0)時，該P型電晶體512完全導通而該N型電晶體511不導通，使得該第二參考電壓VCC2等於該電源電壓VCC1，這導致該第一邏輯信號S7在其邏輯值等於該第一邏輯值(邏輯1)時的電壓準位等於該電源電壓VCC1。而當該寫入控制信號WTG的邏輯值等於該第一邏輯值(邏輯1)時，該N型電晶體511導通而該P型電晶體512不導通，會提供一個預定的電壓降(等於該N型電晶體511的臨界電壓(Threshold Voltage；Vth ))，使得該第二參考電壓VCC2小於該電源電壓VCC1，這導致該第一邏輯信號S7在其邏輯值等於該第一邏輯值(邏輯1)時的電壓準位小於該電源電壓VCC1(即被降低)。
另外，當該寫入控制信號WTG的邏輯值等於該第二邏輯值(邏輯0)時，該開關23導通，使得該第一參考電壓VG1等於該地電壓。當該寫入控制信號WTG的邏輯值等於該第一邏輯值(邏輯1)時，該開關23不導通，且因為該電容性元件22的耦合效應，使得該第一參考電壓VG1小於該地電壓。由於在該第一參考電壓VG1被降低時，該第一邏輯信號S7在其邏輯值等於該第一邏輯值(邏輯1)時的電壓準位也被降低，也就是因為該第二參考電壓VCC2等於該電源電壓VCC1減去該電壓降(Vth )，所以本實施例能在不影響該記憶體裝置的操作功耗與速度的情況下，降低該寫入驅動器41所受到的應力電壓，即該寫入驅動器41的該輸入端與該接地端之間的跨壓VGAP1 在該第一邏輯信號S7的邏輯值等於該第一邏輯值(邏輯1)時的大小會小於先前技術所提及的跨壓在該邏輯信號D的邏輯值等於邏輯1時的大小。
再參閱圖3，圖3是一時序圖，舉例說明該第一參考電壓VG1、該第二參考電壓VCC2、及該寫入控制信號WTG之間的電壓關係。其中，該寫入控制信號WTG的電壓值由0伏特(即邏輯0)變為V2伏特(即邏輯1)，再改變為0伏特。在該寫入控制信號WTG的邏輯值等於邏輯1時，該第一參考電壓VG1的電壓值由0改變為V1，該第二參考電壓VCC2的電壓值由V3改變為V4，且0減去V1的差值大於V3減去V4的差值。
另外要補充說明的是：在本實施例中，該第一邏輯值及該第二邏輯值分別是邏輯1及邏輯0，而在其他實施例中，藉由適當修改該負電壓產生電路2及該保護電路5(例如增/減反向器之數目、改變電晶體的類型等)，該第一邏輯值及該第二邏輯值也可以改成分別是邏輯0及邏輯1。此外，該負電壓產生電路2也可以採用其他的作法，不以此為限。再者，在該實施例中，是以該位元線為例作說明，相同的技術手段也可以應用於互補位元線。
參閱圖4，本發明記憶體裝置的一個第二實施例，同樣為方便說明起見，該記憶體裝置以包含二個記憶體單元1、11、一條包括二個區段BL1”、BL1’的位元線BL1、一個寫入驅動器41、一個負電壓產生電路2、一個開關8、一個寫入控制器31、一個邏輯閘7、及一個保護電路5為例作說明，而省略其他多個元件。
該寫入驅動器41具有一個輸入端、一個輸出端、一個接地端、及一個電源端，該輸入端接收一個第一邏輯信號S7，該接地端接收一個第一參考電壓VG1，該輸出端電連接該位元線BL1的該區段BL1’，該電源端接收一個電源電壓VCC1。
該位元線BL1的該區段BL1”電連接該記憶體單元1。該位元線BL1的該區段BL1’ 電連接該記憶體單元11。該寫入控制器31包含一個電源端、一個輸出端、及一個接地端，該電源端接收一個第二參考電壓VCC2，該輸出端電連接該寫入驅動器41的該輸入端以輸出該第一邏輯信號S7，該接地端接收一個地電壓。
在本實施例中，該寫入控制器31是以一個還接收二個邏輯信號S1、S2的反或(NOR)閘為例作說明，當邏輯信號S1、S2均為第二邏輯值(例如邏輯0)時，該第一邏輯信號S7為第一邏輯值(例如邏輯1)，而在其他實施例中，也可以包含其他的邏輯閘，不在此限。
該邏輯閘7具有一個電源端、一個輸出端、及一個接地端，該電源端接收該第二參考電壓VCC2，該輸出端輸出一個邏輯信號S9，該接地端接收該地電壓。在本實施例中，該邏輯閘7是以一個接收一個邏輯信號S5的反向器為例作說明，當邏輯信號S5為第二邏輯值(例如邏輯0)時，該邏輯信號S9為第一邏輯值(例如邏輯1)，而在其他實施例中，也可以是其他種類的邏輯閘，不在此限。
該開關8電連接在該位元線BL1的該等區段BL1’、BL1”之間，且具有一個電連接到該位元線BL1的該區段BL1”的第一端、一個電連接到該位元線BL1的該區段BL1’的第二端，及一個電連接到該邏輯閘7之該輸出端的控制端。在本實施例中，該開關8是一個N型電晶體，但不以此為限。
該負電壓產生電路2電連接該寫入驅動器41的該等接地端，以提供該第一參考電壓VG1，且接收一個寫入控制信號WTG、及該地電壓，可操作以改變該第一參考電壓VG1的電壓準位。
更詳細地說，該負電壓產生電路2包括一個反向器21、一個電容性元件22、及一個開關23。其中，該反向器21、該電容性元件22、及該開關23的連接與運作關係與該第一實施例的相同。
該保護電路5電連接該負電壓產生電路2、該寫入控制器31、及該邏輯閘7的該等電源端，並接收該寫入控制信號WTG及該電源電壓VCC1，且提供該第二參考電壓VCC2給該寫入控制器31及該邏輯閘7的該等電源端。當該寫入控制信號WTG的邏輯值等於一第一邏輯值(例如邏輯1)時，該第二參考電壓VCC2小於該電源電壓VCC1。當該寫入控制信號WTG的邏輯值等於一第二邏輯值(例如邏輯0)時，該第二參考電壓VCC2等於該電源電壓VCC1。
更詳細地說，該保護電路5包括一個開關53及一個電容性元件52。該開關53具有一個接收該電源電壓VCC1的第一端、一個接收該寫入控制信號WTG的控制端，及一個電連接該寫入控制器31與該邏輯閘7之該等電源端的第二端。當該寫入控制信號WTG的邏輯值等於該第二邏輯值(邏輯0)時，該開關53導通，而當該寫入控制信號WTG的邏輯值等於該第一邏輯值(邏輯1)時，該開關53不導通。在本實施例中，該開關53是一個P型電晶體，但不在此限。
該電容性元件52電連接在該開關53的該第二端與該負電壓產生電路2的該反向器21的該輸出端之間，該第二參考電壓VCC2在該開關53的該第二端提供。該電容性元件52的電容值小於該電容性元件22的電容值，但不在此限。在本實施例中，該等電容性元件22、52都是N型電晶體，但不以此為限。
在本實施例中，當該寫入控制信號WTG的邏輯值等於該第二邏輯值(邏輯0)時，該等開關23、53都導通，使得該第一參考電壓VG1等於該地電壓，且該第二參考電壓VCC2等於該電源電壓VCC1(這導致該等第一邏輯信號S7及該邏輯信號S9的每一個在其邏輯值等於該第一邏輯值(邏輯1)時的電壓準位等於該電源電壓VCC1)。當該寫入控制信號WTG的邏輯值等於該第一邏輯值(邏輯1)時，該等開關23、53都不導通，因為該電容性元件22的耦合效應，使得該第一參考電壓VG1小於該地電壓(即被降低)，且因為該電容性元件52的耦合效應，使得該第二參考電壓VCC2的電壓準位小於該電源電壓VCC1，這導致該第一邏輯信號S7及該邏輯信號S9的每一個在其邏輯值等於該第一邏輯值(邏輯1)時的電壓準位小於該電源電壓VCC1(即被降低)。
此外，在本實施例中，該電容性元件52的電容值小於該電容性元件22的電容值，因此，當該寫入控制信號WTG的邏輯值等於該第一邏輯值(邏輯1)時，該電源電壓VCC1減去該第二參考電壓VCC2的差值，會小於該地電壓減去該第一參考電壓VG1的差值，也就是說，該電源電壓VCC1減去該第二參考電壓VCC2的差值相對於該地電壓減去該第一參考電壓VG1的差值的大小取決於該電容性元件52的電容值與該電容性元件22的電容值之間的大小關係。由於在該第一參考電壓VG1被降低時，該第一邏輯信號S7及該邏輯信號S9的每一個在其邏輯值等於該第一邏輯值(邏輯1)時的電壓準位也被降低，所以本實施例能在不影響該記憶體裝置的操作功耗與速度的情況下，降低該寫入驅動器41及該開關8所受到的應力電壓，即「該寫入驅動器41的該輸入端與該接地端之間的跨壓VGAP1 在該第一邏輯信號S7的邏輯值等於該第一邏輯值(邏輯1)時的大小」及「該開關8的該控制端與該第二端之間的跨壓VGAP3 在該邏輯信號S9的邏輯值等於該第一邏輯值(邏輯1)時的大小」都會小於先前技術所提及的跨壓在該邏輯信號D的邏輯值等於邏輯1時的大小。
另外要補充說明的是：記憶體裝置在記憶體單元的數量龐大時，即記憶體裝置的容量很高時，在位元線及互補位元線的每一個上會設置多個分段開關來將該位元線/互補位元線分段，以作到該等記憶體單元的分區段操作，而達到省電或降低負載的優點。在圖4中的該開關8即是這種分段開關的一個示例性的說明。同樣地，在該互補位元線上也會設置有一個對應的開關，只是省略而未畫出。
參閱圖5，本發明記憶體裝置的一個第三實施例，同樣為方便說明起見，該記憶體裝置以包含一個記憶體單元1、一條位元線BL1、一條互補位元線BL1B、二個寫入驅動器41、42、一個負電壓產生電路2、二個寫入控制器31、32、及一個保護電路5為例作說明，而省略其他多個元件。該位元線BL1及該互補位元線BL1B都電連接該二個記憶體單元1、11。
該寫入控制器31與該第一、二實施例大致上相同，不同的地方在於：該寫入控制器31的該電源端是接收該電源電壓VCC1。該負電壓產生電路2及該寫入驅動器41與該第二實施例相同。
該寫入驅動器42具有一個輸入端、一個輸出端、一個接地端、及一個電源端，該輸入端接收一個邏輯信號S8，該接地端接收該第一參考電壓VG1，該輸出端電連接該互補位元線BL1B，該電源端接收該電源電壓VCC1。
該寫入控制器32具有一個電源端、一個輸出端、及一個接地端，該電源端接收該電源電壓VCC1，該輸出端電連接該寫入驅動器42的該輸入端以輸出該邏輯信號S8，該接地端接收該地電壓。在本實施例中，該二個寫入控制器31、32的每一個是以一個還接收二個邏輯信號S1、S2與S3、S4的反或(NOR)閘為例作說明，而在其他實施例中，也可以包含其他的邏輯閘，不在此限。
該保護電路5電連接該等寫入控制器31、32的該等輸出端，及該負電壓產生電路2，並使該第一邏輯信號S7及該邏輯信號S8在其邏輯值等於一第一邏輯值(邏輯1)時的電壓準位相關於該寫入控制信號WTG。
更詳細地說，該保護電路5包括二個電容性元件54、55，該電容性元件54電連接在該寫入控制器31的該輸出端與該負電壓產生電路2的該反向器21的該輸出端之間。該電容性元件55電連接在該寫入控制器32的該輸出端與該負電壓產生電路2的該反向器21的該輸出端之間。該等電容性元件54、55的電容值小於該負電壓產生電路2的該電容性元件22的電容值，但不在此限。在本實施例中，該等電容性元件22、54、55都是N型電晶體，但不以此為限。
在本實施例中，當該寫入控制信號WTG的邏輯值等於該第二邏輯值(邏輯0)時，該開關23導通，使得該第一參考電壓VG1等於該地電壓，且該第一邏輯信號S7及該邏輯信號S8的每一個在其邏輯值等於該第一邏輯值(邏輯1)時的電壓準位等於該電源電壓VCC1。當該寫入控制信號WTG的邏輯值等於該第一邏輯值(邏輯1)時，該開關23不導通，因為該電容性元件22的耦合效應，使得該第一參考電壓VG1小於該地電壓(即被降低)，且因為該等電容性元件54、55的耦合效應，使得該第一邏輯信號S7及該邏輯信號S8的每一個在其邏輯值等於該第一邏輯值(邏輯1)時的電壓準位小於該電源電壓VCC1(即被降低)。
同樣地，與該第二實施例相似，由於該等電容性元件54、55的電容值小於該電容性元件22的電容值，因此，當該寫入控制信號WTG的邏輯值等於該第一邏輯值(邏輯1)時，該第一邏輯信號S7及該邏輯信號S8的每一個在其邏輯值等於該第一邏輯值(邏輯1)時的電壓準位所降低的數值大小，會小於該地電壓減去該第一參考電壓VG1的差值。也就是說，該第一邏輯信號S7及該邏輯信號S8的每一個在其邏輯值等於該第一邏輯值(邏輯1)時的電壓準位所降低的數值大小，相對於該地電壓減去該第一參考電壓VG1的差值的大小，取決於該等電容性元件54、55的電容值分別與該電容性元件22的電容值之間的大小關係。由於在該第一參考電壓VG1被降低時，該第一邏輯信號S7及該邏輯信號S8的每一個在其邏輯值等於該第一邏輯值(邏輯1)時的電壓準位也被降低，所以本實施例能在不影響該記憶體裝置的操作功耗與速度的情況下，降低該等寫入驅動器41、42所受到的應力電壓，即「該寫入驅動器41的該輸入端與該接地端之間的跨壓VGAP1 在該第一邏輯信號S7的邏輯值等於該第一邏輯值(邏輯1)時的大小」，及「該寫入驅動器42的該輸入端與該接地端之間的跨壓VGAP2 在該邏輯信號S8的邏輯值等於該第一邏輯值(邏輯1)時的大小」都會小於先前技術所提及的跨壓在該邏輯信號D的邏輯值等於邏輯1時的大小。
再參閱圖6，圖6是一時序圖，舉例說明該第一邏輯信號S7、該第一參考電壓VG1、及該寫入控制信號WTG之間的電壓關係。其中，該寫入控制信號WTG的電壓值由0伏特(即邏輯0)變為V8伏特(即邏輯1)，再改變為0伏特。在該寫入控制信號WTG的邏輯值等於邏輯1時，該第一參考電壓VG1的電壓值由0改變為V7，該第一邏輯信號S7的電壓值由V5改變為V6，且0減去V7的差值大於V5減去V6的差值。
參閱圖7，本發明記憶體裝置的一個第四實施例，同樣為方便說明起見，該記憶體裝置以包含二個記憶體單元1、11、一條包括二個區段BL1”、BL1’的位元線BL1、一個寫入驅動器41、一個反向器72、一個負電壓產生電路2、一個開關8、一個寫入控制器31、一個邏輯閘71、及一個保護電路5為例作說明，而省略其他多個元件。
該寫入驅動器41、該位元線BL1、及該負電壓產生電路2與該第二實施例相同。該寫入控制器31與該第二實施例大致上相同，不同的地方在於：該寫入控制器31的該電源端改為接收該電源電壓VCC1。
該邏輯閘71具有一個電源端、一個輸出端、及一個接地端，該電源端接收該電源電壓VCC1，該接地端接收該地電壓，該輸出端輸出一個第二邏輯信號S10。在本實施例中，該邏輯閘71是以一個接收一個邏輯信號S6的反向器為例作說明，而在其他實施例中，也可以是其他種類的邏輯閘，不在此限。
該反向器72具有一個輸入端、一個輸出端、一個接地端、及一個電源端，該輸入端電連接該邏輯閘71的該輸出端以接收該第二邏輯信號S10，該電源端接收該電源電壓VCC1，該接地端接收該地電壓。
該開關8電連接在該位元線BL1的該等區段BL1’、BL1”之間，且具有一個電連接到該位元線BL1的該區段BL1”的第一端、一個電連接到該位元線BL1的該區段BL1’的第二端，及一個電連接到該反向器72之該輸出端的控制端。在本實施例中，該開關8是一個N型電晶體，但不以此為限。
該保護電路5電連接該寫入驅動器41與該反向器72的該等輸入端與該等輸出端，及該負電壓產生電路2，並接收該寫入控制信號WTG及該電源電壓VCC1。
更詳細地說，該保護電路5包括一個電容性元件56、及三個開關53、57、59。該電容性元件56具有一個電連接在該開關53的該第二端的第一端，及一個電連接該負電壓產生電路2的該反向器21的該輸出端的第二端，該第二參考電壓VCC2在該開關53的該第二端提供。當該寫入控制信號WTG的邏輯值等於一第一邏輯值(例如邏輯1)時，該開關53不導通，該第二參考電壓VCC2小於該電源電壓VCC1。而當該寫入控制信號WTG的邏輯值等於一第二邏輯值(例如邏輯0)時，該開關53導通，該第二參考電壓VCC2等於該電源電壓VCC1。在本實施例中，該開關53是一個P型電晶體，但不在此限。
該電容性元件56的電容值小於該負電壓產生電路2的該電容性元件22的電容值，但不在此限。在本實施例中，該等電容性元件22、56都是N型電晶體，但不以此為限。該開關57具有一個電連接該電容性元件56之該第一端以接收該第二參考電壓VCC2的第一端、一個電連接該寫入驅動器41的該輸出端的控制端、及一個電連接該寫入控制器31的該輸出端的第二端。當該寫入控制器31的該輸出端所輸出的該第一邏輯信號S7的邏輯值等於邏輯1(即該第一邏輯值)時，該開關57導通。當該第一邏輯信號S7的邏輯值等於邏輯0(即該第二邏輯值)時，該開關57不導通。
該開關59具有一個電連接該電容性元件56之該第一端的第一端、一個電連接該反向器72的該輸出端的第二端、及一個電連接該邏輯閘71的該輸出端的控制端。當該邏輯閘71的該輸出端所輸出的該第二邏輯信號S10的邏輯值等於該第二邏輯值(邏輯0)時，該開關59導通。當該第二邏輯信號S10的邏輯值等於該第一邏輯值(邏輯1)時，該開關59不導通。在本實施例中，該等開關57、59都是P型電晶體，但不在此限。
在本實施例中，當該寫入控制信號WTG的邏輯值等於該第二邏輯值(邏輯0)時，該等開關23、53都導通，使得該第一參考電壓VG1等於該地電壓，且該第二參考電壓VCC2等於該電源電壓VCC1(這導致該第一邏輯信號S7在其邏輯值等於該第一邏輯值(邏輯1)時的電壓準位因為該開關57的導通而等於該電源電壓VCC1)。當該寫入控制信號WTG的邏輯值等於該第一邏輯值(邏輯1)時，該等開關23、53都不導通，因為該電容性元件22的耦合效應，使得該第一參考電壓VG1小於該地電壓(即被降低)，且因為該電容性元件56的耦合效應，使得該第二參考電壓VCC2的電壓準位小於該電源電壓VCC1，該第一邏輯信號S7在其邏輯值等於該第一邏輯值(邏輯1)時的電壓準位因為該等開關57的導通而小於該電源電壓VCC1(即被降低)。
此外，當該寫入控制信號WTG的邏輯值等於該第二邏輯值(邏輯0)時，該第二參考電壓VCC2等於該電源電壓VCC1，這導致該第二邏輯信號S10在其邏輯值等於該第二邏輯值(邏輯0)時該反向器72的該輸出端的電壓準位因為該開關59的導通而等於該電源電壓VCC1。當該寫入控制信號WTG的邏輯值等於該第一邏輯值(邏輯1)時，該等開關23、53都不導通，該第一參考電壓VG1小於該地電壓(即被降低)，且該第二參考電壓VCC2的電壓準位小於該電源電壓VCC1，該第二邏輯信號S10在其邏輯值等於該第二邏輯值(邏輯0)時，該反向器72的該輸出端的電壓準位因為該開關59的導通而小於該電源電壓VCC1(即被降低)。
同樣地，在本實施例中，該電容性元件56的電容值小於該電容性元件22的電容值，因此，當該寫入控制信號WTG的邏輯值等於該第一邏輯值(邏輯1)時，該電源電壓VCC1減去該第二參考電壓VCC2的差值，會小於該地電壓減去該第一參考電壓VG1的差值。因此，該第一邏輯信號S7或該反向器72所輸出的邏輯1的電壓準位所降低的數值大小，會小於該地電壓減去該第一參考電壓VG1的差值。也就是說，該第一邏輯信號S7或該反向器72所輸出的邏輯1的電壓準位所降低的數值大小，相對於該地電壓減去該第一參考電壓VG1的差值的大小，取決於該電容性元件56的電容值與該電容性元件22的電容值之間的大小關係。由於在該第一參考電壓VG1被降低時，該第一邏輯信號S7或該反向器72的該輸出端的每一個在其邏輯值等於該第一邏輯值(邏輯1)時的電壓準位也被降低，所以本實施例能在不影響該記憶體裝置的操作功耗與速度的情況下，降低該寫入驅動器41及該開關8所受到的應力電壓，即「該寫入驅動器41的該輸入端與該接地端之間的跨壓VGAP1 在該第一邏輯信號S7的邏輯值等於該第一邏輯值(邏輯1)時的大小」、及「該開關8的該控制端與該第二端之間的跨壓VGAP3 在該第二邏輯信號S10的邏輯值等於該第二邏輯值(邏輯0)時的大小」都會小於先前技術所提及的跨壓在該邏輯信號D的邏輯值等於邏輯1時的大小。
綜上所述，藉由該保護電路5與該負電壓產生電路2相配合，使得該等寫入驅動器41、42及該開關8的該輸入端所接收的該等邏輯信號在其邏輯值等於邏輯1時的電壓準位相關於該寫入控制信號WTG，進而使得在該等寫入驅動器41、42的該等接地端所接收的該第一參考電壓VG1小於該地電壓時，且該等邏輯信號的邏輯值等於邏輯1時，該等邏輯信號的電壓準位會被降低，以實現在不影響該記憶體裝置的操作功耗與速度的情況下，降低該等寫入驅動器41、42及該開關8所受到的應力電壓的影響，故確實能達成本發明的目的。
惟以上所述者，僅為本發明的實施例而已，當不能以此限定本發明實施的範圍，凡是依本發明申請專利範圍及專利說明書內容所作的簡單的等效變化與修飾，皆仍屬本發明專利涵蓋的範圍內。
1‧‧‧記憶體單元
11‧‧‧記憶體單元
2‧‧‧負電壓產生電路
21‧‧‧反向器
22‧‧‧電容性元件
23‧‧‧開關
3‧‧‧寫入電路
31‧‧‧寫入控制器
32‧‧‧寫入控制器
41‧‧‧寫入驅動器
42‧‧‧寫入驅動器
5‧‧‧保護電路
51‧‧‧傳輸閘
511‧‧‧N型電晶體
512‧‧‧P型電晶體
52‧‧‧電容性元件
53‧‧‧開關
54‧‧‧電容性元件
55‧‧‧電容性元件
56‧‧‧電容性元件
57‧‧‧開關
59‧‧‧開關
7‧‧‧邏輯閘
71‧‧‧邏輯閘
72‧‧‧反向器
8‧‧‧開關
91‧‧‧記憶體單元
92‧‧‧寫入驅動器
93‧‧‧負電壓產生電路
BL1‧‧‧位元線
BL1”‧‧‧區段
BL1’‧‧‧區段
BL1B‧‧‧互補位元線
D‧‧‧邏輯信號
S1~S6‧‧‧邏輯信號
S7‧‧‧第一邏輯信號
S8、S9‧‧‧邏輯信號
S10‧‧‧第二邏輯信號
VCC‧‧‧電源電壓
VCC1‧‧‧電源電壓
VCC2‧‧‧第二參考電壓
VG1‧‧‧第一參考電壓
WTG‧‧‧寫入控制信號
VGAP1‧‧‧跨壓
VGAP2‧‧‧跨壓
VGAP3‧‧‧跨壓
V1~V8‧‧‧電壓值
本發明的其他的特徵及功效，將於參照圖式的實施方式中清楚地呈現，其中： 圖1是一電路示意圖，說明習知的一種靜態隨機存取記憶體； 圖2是一電路示意圖，說明本發明記憶體裝置的一個第一實施例； 圖3是一個時序圖，輔助圖2說明該第一實施例； 圖4是一電路示意圖，說明本發明記憶體裝置的一個第二實施例； 圖5是一電路示意圖，說明本發明記憶體裝置的一個第三實施例； 圖6是一個時序圖，輔助圖5說明該第三實施例；及 圖7是一電路示意圖，說明本發明記憶體裝置的一個第四實施例。

Claims (10)

  1. 一種記憶體裝置，包含： 至少一個記憶體單元； 一條位元線，電連接該至少一個記憶體單元； 一個第一寫入控制器，具有一個電源端及一個輸出一個第一邏輯信號的輸出端； 一個寫入驅動器，具有一個輸入端、一個輸出端、及一個接地端，該輸入端電連接該第一寫入控制器的該輸出端以接收該第一邏輯信號，該輸出端電連接該位元線； 一個負電壓產生電路，電連接該寫入驅動器的該接地端，並接收一寫入控制信號及一個地電壓，且產生該寫入驅動器之該接地端所接收的一個第一參考電壓，當該寫入控制信號的邏輯值等於一個第一邏輯值時，該第一參考電壓小於該地電壓，當該寫入控制信號的邏輯值等於一個第二邏輯值時，該第一參考電壓等於該地電壓；及 一個保護電路，電連接該第一寫入控制器的該輸出端與該電源端之其中一者。
  2. 如請求項1所述的記憶體裝置，其中，該保護電路使得該第一邏輯信號在其邏輯值等於邏輯1時且該寫入控制信號的邏輯值等於該第一邏輯值時的電壓準位低於該第一邏輯信號在其邏輯值等於邏輯1時且該寫入控制信號的邏輯值等於該第二邏輯值時的電壓準位。
  3. 如請求項1所述的記憶體裝置，其中， 該保護電路，接收該寫入控制信號及一個電源電壓，且提供一個第二參考電壓，當該寫入控制信號的邏輯值等於該第二邏輯值時，該第二參考電壓等於該電源電壓，當該寫入控制信號的邏輯值等於該第一邏輯值時，該第二參考電壓小於該電源電壓， 該第一寫入控制器的該電源端電連接該保護電路以接收該第二參考電壓。
  4. 如請求項3所述的記憶體裝置，其中，該保護電路包括一個傳輸閘(Transmission Gate)，接收該寫入控制信號及該電源電壓，並受該寫入控制信號的控制，以產生該第二參考電壓。
  5. 如請求項3所述的記憶體裝置，其中，該保護電路包括一個開關及一個第二電容性元件，該開關具有一個接收該電源電壓的第一端、一個接收該寫入控制信號的控制端，及一個電連接該第一寫入控制器之該電源端的第二端，當該寫入控制信號的邏輯值等於該第二邏輯值時，該開關導通，當該寫入控制信號的邏輯值等於該第一邏輯值時，該開關不導通，該第二電容性元件電連接在該開關的該第二端與該負電壓產生電路之間，該第二參考電壓在該開關的該第二端提供。
  6. 如請求項3所述的記憶體裝置，還包含另一個記憶體單元、一個第一邏輯閘、及一個開關，該位元線包括一第一區段及一第二區段，該第一區段電連接該至少一個記憶體單元，該第二區段電連接該另外至少一個記憶體單元及該寫入驅動器的該輸出端，該第一邏輯閘具有一個電連接到該保護電路以接收該第二參考電壓的電源端，及一個輸出端，該開關電連接在該位元線的該第一區端及第二區段之間，且具有一個電連接到該位元線的該第一區段的第一端、一個電連接到該位元線的該第二區段的第二端，及一個電連接到該第一邏輯閘之該輸出端的控制端。
  7. 如請求項1所述的記憶體裝置，其中，該保護電路電連接該第一寫入控制器的該輸出端，並包括一個第二電容性元件，該第二電容性元件電連接在該第一寫入控制器的該輸出端與該負電壓產生電路之間。
  8. 如請求項1所述的記憶體裝置，其中，該保護電路電連接該第一寫入控制器的該輸出端，並包括： 一個第二電容性元件，具有一個第一端，及一個電連接該負電壓產生電路的第二端； 一個第一開關，具有一個接收一電源電壓的第一端、一個接收該寫入控制信號的控制端、及一個電連接該第二電容性元件之該第一端的第二端，當該寫入控制信號的邏輯值等於該第二邏輯值時，該第一開關導通，當該寫入控制信號的邏輯值等於該第一邏輯值時，該第一開關不導通；及 一個第二開關，具有一個電連接該第二電容性元件之該第一端的第一端、一個電連接該寫入驅動器的該輸出端的控制端、及一個電連接該第一寫入控制器的該輸出端的第二端，當從該第一寫入控制器的該輸出端輸出的該第一邏輯信號的邏輯值等於該第一邏輯值時，該第二開關導通，當該第一邏輯信號的邏輯值等於該第二邏輯值時，該第二開關不導通。
  9. 如請求項8所述的記憶體裝置，還包含另外至少一個記憶體單元、一個第一邏輯閘、一個第二反向器、及一個第三開關，該位元線包括一第一區段及一第二區段，該第一區段電連接該至少一個記憶體單元，該第二區段電連接該另外至少一個記憶體單元及該寫入驅動器的該輸出端，其中， 該第一邏輯閘，具有一個輸出一個第二邏輯信號的輸出端， 該第二反向器，具有一個電連接到該第一邏輯閘之該輸出端以接收該第二邏輯信號的輸入端，及一個輸出端，及 該第三開關，電連接在該位元線的該第一及第二區段之間，且具有一個電連接到該位元線的該第一區段的第一端、一個電連接到該第二區段之該輸出端的第二端，及一個電連接到該第二反向器之該輸出端的控制端； 其中，該保護電路還包括一個第四開關，該第四開關具有一個電連接該第二電容性元件之該第一端的第一端、一個電連接該第一邏輯閘之該輸出端以接收該第二邏輯信號的控制端，及一個電連接該第二反向器之該輸出端的第二端，當該第二邏輯信號的邏輯值等於該第二邏輯值時，該第四開關導通，當該第二邏輯信號的邏輯值等於第一邏輯值時，該第四開關不導通。
  10. 如請求項1所述的記憶體裝置，其中，該負電壓產生電路包括一個第一反向器、一個開關、及一個第一電容性元件，該第一反向器具有一個接收該寫入控制信號的輸入端，及一個輸出端，該第一電容性元件具有一個電連接該寫入驅動器之該接地端的第一端，及一個電連接該第一反向器之該輸出端的第二端，該第一電容性元件的該第一端提供該第一參考電壓，該開關具有一個接收該地電壓的第一端、一個電連接該第一電容性元件之該第一端的第二端、及一個電連接該第一反向器之該輸出端的控制端，當該寫入控制信號的邏輯值等於該第一邏輯值時，該開關不導通，當該寫入控制信號的邏輯值等於該第二邏輯值時，該開關導通。
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