TWI674763B - 數位類比轉換器裝置與校正方法 - Google Patents

數位類比轉換器裝置與校正方法 Download PDF

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Abstract

數位類比轉換器裝置包含數位類比轉換器電路系統與校正電路系統。數位類比轉換器電路系統根據輸入訊號產生第一訊號與第二訊號。校正電路系統比較第一訊號與第二訊號以產生校正訊號，以根據校正訊號校正數位類比轉換器電路系統。校正電路系統在決定校正訊號的多個位元中之至少一位元時重複比較第一訊號與第二訊號以產生複數個比較結果，並根據該些比較結果執行統計運算以調整至少一位元，且至少一位元之數量少於該些位元之數量。

Description

數位類比轉換器裝置與校正方法
本案是有關於一種數位類比轉換器裝置，且特別是有關於使用統計運算之電流導向式數位類比轉換器。
數位類比轉換器常見於各種電子裝置中。在相關技術中，隨著欲處理位元數越多，需使用的電路的數量也越多，電路所需的操作時間也將明顯變長。
為了解決上述問題，本案之一些態樣提供一種數位類比轉換器(digital-to-analog converter,DAC)裝置，其包含DAC電路系統與校正電路系統。DAC電路系統根據輸入訊號的複數個最低有效位元產生第一訊號，並根據輸入訊號的複數個最高有效位元產生第二訊號。校正電路系統比較第一訊號與第二訊號以產生一校正訊號，以根據校正訊號校正DAC電路系統。校正訊號具有複數個位元，校正電路系統在決定該些位元中之至少一位元時重複比較第一訊號與第二訊號以產生複數個比較結果，並根據該些比較結果執行統計運算以調整 至少一位元，且至少一位元之數量少於該些位元之數量。
本案之一些態樣提供一種校正方法，其包含下列操作：藉由DAC電路系統根據輸入訊號的複數個最低有效位元產生第一訊號，並根據輸入訊號的複數個最高有效位元產生第二訊號；比較第一訊號與第二訊號以產生校正訊號，以根據校正訊號校正DAC電路系統；以及在決定校正訊號的複數個位元中之至少一位元時，重複比較第一訊號與第二訊號以產生複數個比較結果，並根據該些比較結果執行統計運算以調整至少一位元，且至少一位元之數量少於該些位元之數量。
綜上所述，本案提供的DAC裝置與校正方法可利用統計運算調整部分位元。如此一來，可節省校正過程的操作時間，並同時提升校正的精確度來改善DAC裝置的輸出解析度。
100‧‧‧數位類比轉換器裝置
110‧‧‧多工器電路系統
120‧‧‧數位類比轉換器電路系 統
130‧‧‧校正電路系統
DIN‧‧‧資料訊號
DT‧‧‧測試訊號
CAL、CAL’‧‧‧模式控制訊號
SIN‧‧‧輸入訊號
121~122‧‧‧數位類比轉換器電路
AO1、AO2‧‧‧訊號
133‧‧‧數位類比轉換器電路
MSB‧‧‧最高有效位元
LSB‧‧‧最低有效位元
RO1、RO2‧‧‧電阻
SOUT‧‧‧類比輸出
132‧‧‧數位控制器電路
OP、ON‧‧‧輸出端
SD‧‧‧偵測訊號
131‧‧‧偵測電路
S1‧‧‧校正訊號
SP‧‧‧補償訊號
B1~BN‧‧‧位元
SW1、SW2‧‧‧開關
TH‧‧‧預定時間值
121A、122A‧‧‧電流源電路
133A‧‧‧電流源電路
ILSB、IMSB‧‧‧電流
I‧‧‧單位電流
300‧‧‧校正方法
S310、S320、S330‧‧‧操作
P1~P4‧‧‧轉換期間
L1~L4‧‧‧位元
M1~M3‧‧‧位元
第1圖為根據一些實施例所繪示的數位類比轉換器(digital-to-analog converter,DAC)裝置的示意圖；第2圖為根據一些實施例所繪示第1圖中之多個DAC電路中之電流源電路的設置示意圖；第3圖為根據一些實施例所繪示的一種校正方法之流程圖；第4圖為根據一些實施例所繪示第3圖中之一操作的示意圖；第5圖為根據一些實施例所繪示執行多數決運算 之示意圖；以及第6圖為根據一些實施例所繪示執行權重運算之示意圖。
於本文中，用語『電路系統(circuitry)』泛指包含一或多個電路(circuit)所形成的單一系統。用語『電路』泛指由一或多個電晶體與/或一或多個主被動元件按一定方式連接以處理訊號的物件。
為易於理解，各圖式中的類似元件將被指定為相同標號。
第1圖為根據一些實施例所繪示的數位類比轉換器(digital-to-analog converter,DAC)裝置100的示意圖。
DAC裝置100包含多工器電路系統110、DAC電路系統120以及校正電路系統130。多工器電路系統110根據模式控制訊號CAL輸出資料訊號DIN或測試訊號DT中之一者為輸入訊號SIN。例如，當模式控制訊號CAL具有邏輯值0，DAC裝置100操作於一般模式，且多工器電路系統110輸出資料訊號DIN為輸入訊號SIN。或者，當模式控制訊號CAL具有邏輯值1，DAC裝置100操作於校正模式，且多工器電路系統110輸出測試訊號DT為輸入訊號SIN。
DAC電路系統120耦接至多工器電路系統110，以接收輸入訊號SIN。DAC電路系統120包含多個DAC電路121與122以及電阻RO1~RO2。DAC電路121根據輸入訊號 SIN中之N個最低有效位元(least significant bit,LSB)產生訊號AO1。DAC電路122根據輸入訊號SIN之M個最高有效位元(most significant bit,MSB)產生訊號AO2。
於一些實施例中，DAC電路系統120可由電流導向式(current-steering)DAC電路實現。電流導向式DAC電路可由多個電流源電路實施，其可依據輸入訊號SIN啟動，以輸出相應的電流訊號來作為訊號AO1或AO2。電阻RO1~RO2分別耦接至多個DAC電路121與122的多個輸出端OP與ON，以將多個訊號AO1與AO2之總和轉換成電壓形式的類比輸出SOUT。
於一些實施例中，DAC裝置100更包含多個開關SW1~SW2。開關SW1與SW2分別耦接至DAC電路系統120的多個輸出端以及電阻RO1~RO2。當操作於校正模式時，開關SW1~SW2響應於模式控制訊號CAL’而不導通，其中模式控制訊號CAL’為模式控制訊號CAL之互補訊號。如此，於校正模式下，訊號AO1與AO2可正確地傳送至偵測電路131。或者，當操作於一般模式時，開關SW1~SW2響應於模式控制訊號CAL’導通。如此，於一般模式時，訊號AO1~AO2可傳送至電阻RO1~RO2。
於一些實施例中，校正電路系統130耦接至DAC電路系統120，並在校正模式下基於訊號AO1與AO2校正DAC電路122。於一些實施例中，校正電路系統130包含偵測電路131、數位控制器電路132以及DAC電路133。
偵測電路131耦接至DAC電路121~122的多個 輸出端OP與ON，以接收訊號AO1與AO2。於一些實施例中，偵測電路131用於比較訊號AO1與訊號AO2，以產生偵測訊號SD。偵測訊號SD用於指示訊號AO1與訊號AO2之比較結果。於一些實施例中，偵測電路131可由電流比較器或量化器等等電路實現，但本案並不以此為限。
數位控制器電路132耦接至多工器電路系統110與偵測電路131。於一些實施例中，數位控制器電路132設置有一記憶體(未繪示)，其儲存預設的測試訊號DT(與/或後述提及的預設時間值TH)，以在操作模式下提供測試訊號DT至多工器電路系統110。於一些實施例中，數位控制器電路132更響應於偵測訊號SD來執行一校正運算，以產生校正訊號S1。
例如，數位控制器電路132可根據偵測訊號SD執行一逐步逼近法，以決定校正訊號S1的多個位元B1~BN。於一些實施例中，在決定校正訊號S1之最後K個位元時，數位控制器電路132更控制偵測電路131重複比較訊號AO1與AO2來產生多次比較結果，並根據此些比較結果執行一統計運算來調整這些K個位元。於一些實施例中，K為非零的正整數。於一些實施例中，校正訊號S1的全部位元之數量為N，且K小於N。
於一些實施例中，數位控制器電路132可由數位訊號處理電路、一或多個邏輯電路與/或執行一有限狀態機的處理電路等等方式實現，但本案並不以此為限。
DAC電路133耦接至DAC電路122與數位控制器電路132。於一些實施例中，DAC電路133根據校正訊號S1輸出補償訊號SP，以校正DAC電路122。例如，若DAC電路122 為多個單位電流源所實施的電流導向式DAC，補償訊號SP可直接輸入至DAC電路122，以修正其對應單位電流源的偏壓。如此，可等效校正DAC電路122所輸出的訊號AO2。
或者，如第1圖所示，於一些實施例中，DAC電路133直接耦接至DAC電路122之輸出。於此設置方式下，DAC電路133可根據校正訊號S1導通對應的電流源電路，以產生對應的電流訊號(即補償訊號SP)至DAC電路122之多個輸出端OP與ON。如此一來，補償訊號SP可與訊號AO2直接相加，以等效修正DAC電路122之偏移。
第2圖為根據一些實施例中之設置方式所繪示第1圖中之多個DAC電路121、122以及133中之電流源電路的設置示意圖。
於一些實施例中，DAC電路121、122以及133皆可由電流導向式DAC電路實現。於此例中，多個電流源電路121A分別由LSB的多個位元L1~L3控制，多個電流源電路122A分別由MSB的多個位元M1~M3控制，且多個電流源電路133A分別由校正訊號S1中之多個位元B1~BN控制。於此些實施例中，DAC電路121中的多個電流源電路121A以及DAC電路122中的多個電流源電路122A之間具有一對應關係。
舉例而言，若LSB以二進位編碼(binary code)編碼且MSB以熱碼(thermometer code)編碼，則多個電流源電路121A的多個電流(後稱電流ILSB)依序相差2倍。例如，如第2圖所示，多個電流源電路121A(如位元L1~L3所對應的電流 源121A)之電流ILSB依序相差2倍。如第2圖所示，DAC電路133包含多個電流源電路133A，其電流依序相差2倍(例如為1/2I、1/4I、1/8I、1/16I等等)。於一些實施例中，DAC電路133之解析度高於DAC電路122之解析度。
理想上，多個電流ILSB之總和應等於單一電流源電路122A之電流(後稱電流IMSB)。亦即，Σ ILSB=IMSB(後稱式1)。然而，由於製程變異等影響，電流IMSB將會出現偏移，使得式1無法成立。在一些實施例中，DAC電路121更包含額外的一電流源電路121B，其電流為I，並由位元L4所控制，在此情況下，理想上，Σ ILSB=IMSB。
因此，當操作於校正模式時，數位控制器電路132可輸出具有特定位元值的測試訊號DT。於初次測試時，測試訊號DT的低權重位元(例如為LSB的位元L1~L4)皆為1，而測試訊號DT的高權重位元(例如為MSB的位元M1~M3)中一對應者為1。於此條件下，所有電流源電路121A會導通而輸出全部電流ILSB至一輸出端(例如為輸出端ON)，以作為訊號AO1。一對應的電流源電路122A會導通而輸出單一電流IMSB至另一輸出端(例如為輸出端OP)，以作為訊號AO2。藉由此設置方式，偵測電路131可比較訊號AO1與訊號AO2，以確認兩者是否符合式1。若不符合式1，偵測電路131可輸出相應的偵測訊號SD。
再者，數位控制器電路132可響應於偵測訊號SD來執行一校正運算(例如為二元搜索法或逐漸逼近法)來決定校正訊號S1的多個位元B1~BN。至少一電流源電路133A根 據多個位元B1~BN導通，以輸出對應電流為補償訊號SP。於一些實施例中，補償訊號SP可與訊號AO2直接加總，以等效地校正DAC電路122(如第1圖所示)。換言之，式1可修正為ΣILSB=IMSB+SP(後稱式2)。如此，藉由逐次執行一或多次操作，數位控制器電路132可決定該單一電流源電路133A須修正的偏移量，並記錄其對應的校正訊號S1至其記憶體(未繪示)內。
當記錄到一個電流源電路122A所對應的補償訊號SP後，數位控制器電路132可將測試訊號DT的MSB中之該對應者更新為0，並將測試訊號DT的MSB中之次一對應者更新為1，並再次執行上述操作。依此類推，數位控制器電路132可藉由查找表等方式紀錄所有電流源電路122A所對應的校正訊號S1。如此，當有電流源電路122A被啟動時，數位控制器電路132可輸出對應的校正訊號S1，以控制DAC電路133輸出補償訊號SP來校正DAC電路122。
為易於理解，第1圖中的訊號AO1~AO2與補償訊號SP以簡化方式呈現。於實際應用中，訊號AO1可為DAC電路121所輸出的多個電流(或電壓)訊號(如為電流ILSB)之總和，訊號AO2可為DAC電路122所輸出的多個電流(或電壓)訊號(如為電流IMSB)之總和，且補償訊號SP可為DAC電路133所輸出的多個電流訊號之總和。隨著訊號形式的不同，偵測電路131亦可採用不同電路設置來判斷上述式2是否成立。舉例而言，當上述訊號皆為電流訊號時，偵測電路131可由電流比較器以及切換電路實現。切換電路可用來對調訊號AO1~AO2 所對應之電流訊號的傳遞路徑，以利電流比較器獲取足夠資訊來判斷式2是否成立。
第3圖為根據一些實施例所繪示的一種校正方法300之流程圖。於一些實施例中，校正方法300可由第1圖中之DAC裝置100執行。
於操作S310，數位控制器電路132響應於偵測訊號SD執行一校正運算，以決定校正訊號S1的多個位元B1~BN。
第4圖為根據一些實施例所繪示第3圖中之操作S310的示意圖。於此例中，數位控制器電路132根據偵測訊號SD執行一逐漸逼近法，以決定校正訊號S1的多個位元B1~BN。在執行逐漸逼近法的過程中，數位控制器電路132會進入一位元轉換階段。位元轉換階段包含多個轉換期間P1~PN。每一個轉換期間P1~PN用於決定一對應位元。例如，位元BN於轉換期間PN內被決定。
為易於理解，於此例中，N設定為4，但本案並不以此為限。在轉換期間P1時，偵測電路131對訊號AO1(相當於Σ ILSB)與AO2(相當於IMSB+SP)進行第1次比較，並決定出Σ ILSB小於IMSB+SP。偵測電路131產生一對應的偵測訊號SD以指示此比較結果。數位控制器電路132響應於偵測訊號SD決定校正訊號S1之位元B1為0。接著，在轉換期間P2時，偵測電路131對訊號AO1與AO2進行第2次比較，並決定出ΣILSB大於IMSB+SP。數位控制器電路132響應於此次比較結果決定校正訊號S1之位元B2為1。依此類推，於轉換期間P3 時，位元B3被決定為0，且於轉換期間P4時，位元B4被決定為1。
繼續參照第3圖，於操作S320，數位控制器電路132響應於偵測訊號SD所代表之多次比較結果執行一統計運算，以調整校正訊號S1中之倒數K個位元。
於操作S330，DAC電路133響應於校正訊號S1產生補償訊號SP，以校正DAC電路122。
如先前所述，K小於N。為易於理解，以下段落以K=1為例說明，但本案並不以此為限。針對最後1個位元B4，數位控制器電路132可控制偵測電路131重複比較訊號AO1與訊號AO2來產生多次偵測訊號SD。依據這些偵測訊號SD所分別代表的多個比較結果，數位控制器電路132可執行一統計運算，以調整最後1個位元B4。於一些實施例中，統計運算可為多數決運算。或者，於一些實施例中，統計運算可為權重運算。
第5圖為根據一些實施例所繪示執行多數決運算之示意圖。如第5圖所示，在決定位元B4的轉換期間P4中，偵測電路131比較5次訊號AO1與AO2，以依序產生5個偵測訊號SD。響應於此5個偵測訊號SD，數位控制器電路132依據校正運算決定出之位元B4依序為1、1、1、0、0。於此情形下，由於1的數量較多，數位控制器電路132依據多數決運算決定位元B4為1。反之，若決定出之位元B4依序為0、1、1、0、0。於此情形下，由於0的數量比較多，故位元B4將被決定為0。
第6圖為根據一些實施例所繪示執行權重運算之 示意圖。如第6圖所示，在決定位元B4的轉換期間P4中，偵測電路131比較5次訊號AO1與AO2，以依序產生5個偵測訊號SD。
若5個偵測訊號SD全為1，數位控制器電路132將位元B4編碼為2。若5個偵測訊號SD中有4個1與1個0，數位控制器電路132將位元B4編碼為1。若5個偵測訊號SD中有3個1與2個0，數位控制器電路132將位元B4編碼為0.5。若5個偵測訊號SD中有2個1與3個0，數位控制器電路132將位元B4編碼為0.25。若5個偵測訊號SD中有1個1與4個0，數位控制器電路132將位元B4編碼為0。若5個偵測訊號SD中有5個0，數位控制器電路132將位元B4編碼為-1。
於此例中，不同的編碼對應於不同的位準。在一些實施例中，DAC電路133包含更多的電流源電路，藉以產生不同編碼對應的不同位準，舉例來說，DAC電路133更包含具有電流為(1/16)I的第一電流源電路，當位元B4編碼為2時，兩個具有電流為(1/16)I的電流源電路(原本的電流源電路及第一電流源電路)將同時導通，並與MSB對應的電流源電路122A連接至相同的輸出端；當位元B4編碼為-1時，第一電流源電路將導通，但與MSB對應的電流源電路122A連接至不同的輸出端；在另一例中，DAC電路133更包含具有電流為(1/32)I的電流源電路，當位元B4編碼為0.5時，具有電流為(1/32)I的電流源電路將導通，並與MSB對應的電流源電路122A連接至相同的輸出端。
相較於第5圖，位元B4可依據多次比較結果被編 碼為具有多位準(multi-level)的數位碼。如此，DAC電路133可產生更精確的補償訊號SP來校正DAC電路122。
於一些相關技術中，為了提高校正的精確度，校正訊號的N位元(例如為B1~BN)設置以透過多次位元轉換階段所產生之多組數位碼之平均值決定。舉例而言，若校正訊號有4位元，在該些技術中，需要1024次位元轉換階段來取得1024組數位碼(例如B1~B4)，再對此1024組數位碼取平均來決定校正訊號的4位元。如此，整個校正的過程至少耗費1024*4個轉換週期。
相較於上述技術，數位控制器電路132僅在決定校正訊號之最後K個位元時重複進行比較。如此，可降低校正過程所耗費之時間。此外，由於最後K個位元所對應之類比訊號(即偵測電路131之輸入)相對較小，偵測電路131之比較結果較容易受到雜訊影響而出現錯誤。藉由根據多次比較結果之統計運算來調整最後K個位元，可有效降低偵測電路131的錯誤機率，以提升校正的精確度。於一些實施例中，在決定最後K個位元的轉換期間中，偵測電路131執行的多次比較操作的次數越高，校正的精確度就越高。於一些實施例中，偵測電路131執行的多次比較操作的次數可依據實際需求(校正時間、準確度等等)預先設置。
於一些實施例中，K的數值可預先設置。換言之，當進入決定K個位元的轉換期間時，數位控制器電路132開始執行操作S320。
或者，於另一些實施例中，數位控制器電路132 可根據偵測訊號SD之轉態時間(即由邏輯1切換至邏輯0之時間，或由邏輯0切換至邏輯1之時間)決定是否需要執行操作S320。如前所述，最後K個位元所對應之類比訊號(即偵測電路131之輸入)相對較小，偵測電路131可能會需要較長的操作時間來產生偵測訊號SD。等效而言，在決定最後K個位元時，偵測訊號SD之轉態時間可能較長。於一些實施例中，如第1圖所示，數位控制器電路132可比較偵測訊號SD之轉態時間與一預定時間值TH。在決定多個位元B1~BN中之一者的期間內，若偵測訊號SD之轉態時間長於預定時間值TH時，數位控制器電路132可決定需執行多次比較來執行統計運算，以調整校正訊號S1中之對應位元。於一些實施例中，預定時間值TH可依據偵測訊號SD對於電流ILSB(如電流I)之轉態時間設置，並可依據實際應用調整。
綜上所述，本案提供的DAC裝置與校正方法可利用統計運算調整部分位元。如此，可節省校正過程的操作時間，並同時提升校正的精確度來改善DAC裝置的輸出解析度。
上述實施方式用於示例，在不脫離本案之精神和範圍內，當可作各種更動與潤飾，因此本案之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (10)

  1. 一種數位類比轉換器裝置，包含：一數位類比轉換器電路系統，用以根據一輸入訊號的複數個最低有效位元產生一第一訊號，並根據該輸入訊號的複數個最高有效位元產生一第二訊號；以及一校正電路系統，用以比較該第一訊號與該第二訊號以產生一校正訊號，以根據該校正訊號校正該數位類比轉換器電路系統，其中該校正訊號具有複數個位元，該校正電路系統更用以在決定該些位元中之至少一位元時重複比較該第一訊號與該第二訊號以產生複數個比較結果，並根據該些比較結果執行一統計運算以調整該至少一位元，且該至少一位元之數量少於該些位元之數量。
  2. 如請求項1所述的數位類比轉換器裝置，其中該至少一位元為該些位元之最後位元。
  3. 如請求項1所述的數位類比轉換器裝置，其中該至少一位元包含該些位元之最後K個位元，K為一非零正整數。
  4. 如請求項1所述的數位類比轉換器裝置，其中該校正電路系統包含：一偵測電路，用以比較該第一訊號與該第二訊號，以產生一偵測訊號，該偵測訊號用於指示該些比較結果；一數位控制器電路，用以根據該偵測訊號執行一校正運算以產生該校正訊號，其中在決定該至少一位元時，該數位控制器電路更用以根據該偵測訊號執行該統計運算，以調整該至少一位元；以及一數位類比轉換器電路，用以根據該校正訊號的該些位元產生一補償訊號，以校正該數位類比轉換器電路系統。
  5. 如請求項4所述的數位類比轉換器裝置，其中該統計運算為一多數決運算，且該數位控制器電路根據該偵測訊號所指示的該些比較結果執行該多數決運算，以調整該至少一位元。
  6. 如請求項4所述的數位類比轉換器裝置，其中該統計運算為一權重運算，且該數位控制器電路根據該偵測訊號所指示的該些比較結果執行該權重運算，以調整該至少一位元。
  7. 如請求項6所述的數位類比轉換器裝置，其中該至少一位元被編碼為具有多位準的一數位碼。
  8. 如請求項4所述的數位類比轉換器裝置，其中該數位控制器電路更用以比較該偵測訊號之一轉態時間與一預定時間值，以決定是否執行該統計運算。
  9. 如請求項1所述的數位類比轉換器裝置，其中該數位類比轉換器電路系統包含：一第一數位類比轉換器電路，用以根據該些最低有效位元產生該第一訊號；以及一第二數位類比轉換器電路，用以根據該些最高有效位元產生該第二訊號，其中該第一數位類比轉換器電路與該第二數位類比轉換器電路中每一者皆由一電流導向式數位類比轉換器電路實現。
  10. 一種校正方法，適用於一數位類比轉換器電路系統，該校正方法包含：藉由該數位類比轉換器電路系統根據一輸入訊號的複數個最低有效位元產生一第一訊號，並根據該輸入訊號的複數個最高有效位元產生一第二訊號；比較該第一訊號與該第二訊號以產生一校正訊號，以根據該校正訊號校正該數位類比轉換器電路系統；以及在決定該校正訊號的複數個位元中之至少一位元時，重複比較該第一訊號與該第二訊號以產生複數個比較結果，並根據該些比較結果執行一統計運算以調整該至少一位元，且該至少一位元之數量少於該些位元之數量。
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