TWI672079B - 內埋式元件結構及其製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 52
- 239000010410 layer Substances 0.000 claims abstract description 424
- 239000003989 dielectric material Substances 0.000 claims abstract description 68
- 238000000034 method Methods 0.000 claims abstract description 64
- 239000012792 core layer Substances 0.000 claims abstract description 53
- 239000000463 material Substances 0.000 claims description 34
- 229910000679 solder Inorganic materials 0.000 claims description 18
- 239000004020 conductor Substances 0.000 claims description 17
- 239000000470 constituent Substances 0.000 claims description 8
- 230000000149 penetrating effect Effects 0.000 claims description 4
- 238000004891 communication Methods 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 description 15
- 239000012790 adhesive layer Substances 0.000 description 11
- 238000005553 drilling Methods 0.000 description 10
- 239000000758 substrate Substances 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 238000005530 etching Methods 0.000 description 6
- 238000000227 grinding Methods 0.000 description 6
- 239000003973 paint Substances 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 4
- 239000007788 liquid Substances 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 239000006173 Good's buffer Substances 0.000 description 3
- 230000008054 signal transmission Effects 0.000 description 3
- 230000000007 visual effect Effects 0.000 description 3
- ROSDSFDQCJNGOL-UHFFFAOYSA-N Dimethylamine Chemical compound CNC ROSDSFDQCJNGOL-UHFFFAOYSA-N 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000003365 glass fiber Substances 0.000 description 2
- UQEAIHBTYFGYIE-UHFFFAOYSA-N hexamethyldisiloxane Chemical compound C[Si](C)(C)O[Si](C)(C)C UQEAIHBTYFGYIE-UHFFFAOYSA-N 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical group [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 239000003985 ceramic capacitor Substances 0.000 description 1
- 239000011889 copper foil Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 239000002241 glass-ceramic Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- QULMGWCCKILBTO-UHFFFAOYSA-N n-[dimethylamino(dimethyl)silyl]-n-methylmethanamine Chemical compound CN(C)[Si](C)(C)N(C)C QULMGWCCKILBTO-UHFFFAOYSA-N 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
一種內埋式元件結構，其包括線路板、電子元件、介電材料層及連接線路層。線路板具有穿槽且包括核心層、第一線路層、第二線路層及導通孔。第一線路層與第二線路層位於核心層的相對兩側。穿槽貫穿第一線路層及核心層。導通孔電性連接第一線路層與第二線路層。電子元件設置於穿槽內且包括多個連接墊。第一線路層的第一電性連接面與連接墊的第二電性連接面共平面。介電材料層填充於穿槽內。連接線路層接觸第一電性連接面與第二電性連接面。一種內埋式元件結構的製造方法亦被提出。
Description
本發明是有關於一種電子元件及其製造方法，且特別是有關於一種內埋式元件結構及其製造方法。
在一般的內埋式元件結構中，至少會藉由導通孔（conductive through via）以將電子元件與印刷電路板（printed circuit board；PCB）相連接。然而，上述的連接方式會使電子元件與印刷電路板之間的電性傳輸路徑長，可能會造成電子產品的功率（power）及/或訊號（signal）的衰減程度高，也容易產生雜訊（noise），因此降低了電子產品的品質。並且，這樣的內埋式元件結構製作方式較為複雜，且厚度較厚。
本發明提供一種內埋式元件結構及其製作方法，其厚度可以較薄且製造方法可以較為簡單。
本發明的內埋式元件結構包括線路板、電子元件、介電材料層以及連接線路層。線路板具有穿槽。線路板包括核心層、第一線路層、第二線路層以及至少一導通孔。第一線路層與第二線路層分別位於核心層的相對兩側。穿槽至少貫穿第一線路層以及核心層。導通孔貫穿核心層，以電性連接第一線路層與第二線路層。電子元件設置於穿槽內。電子元件包括暴露於穿槽外的多個連接墊。第一線路層的第一電性連接面與各連接墊的第二電性連接面共平面。介電材料層至少填充於穿槽內。連接線路層覆蓋並接觸第一電性連接面與各第二電性連接面。連接墊藉由連接線路層電性連接至第一線路層。
在本發明的一實施例中，上述的介電材料層進一步填充於各連接墊與第一線路層之間。介電材料層具有與第一電性連接面共平面的介電表面。連接線路層覆蓋並接觸第一電性連接面、介電表面以及第二電性連接面。
在本發明的一實施例中，在垂直於第一電性連接面的截面上，上述的連接線路層在第一電性連接面、介電表面以及第二電性連接面上的截面厚度一致。
在本發明的一實施例中，上述的穿槽的截面積大於電子元件於第二電性連接面的表面積。
在本發明的一實施例中，上述的內埋式元件結構更包括第一介電層。第一介電層與第一線路層設置於核心層的同一側。第一介電層覆蓋第一線路層的至少部分與連接線路層的至少部分，且第一介電層具有暴露出第一線路層或連接線路層的至少一開口。
在本發明的一實施例中，上述的第一介電層的組成材料包括防焊材料。
在本發明的一實施例中，上述的介電材料層具有位於穿槽外的覆蓋部。覆蓋部覆蓋核心層上第二線路層所在的一側，且覆蓋部覆蓋第二線路層的至少部分。
在本發明的一實施例中，上述的介電材料層的覆蓋部具有暴露出第二線路層或導通孔的至少一介電開口。
在本發明的一實施例中，上述的內埋式元件結構更包括第二介電層。第二介電層覆蓋介電材料層的覆蓋部，且第二介電層具有暴露出第二線路層或導通孔的至少一開口。
在本發明的一實施例中，上述的第二介電層的組成材料包括防焊材料。
在本發明的一實施例中，上述的穿槽與至少一導通孔相連通。
本發明的內埋式元件結構的製造方法包括以下步驟。提供載體。將線路板置於載體上。線路板具有穿槽。線路板包括核心層、第一線路層以及第二線路層。第一線路層接觸載體。第一線路層與第二線路層分別位於核心層的相對兩側。穿槽至少貫穿第一線路層以及核心層。將電子元件置於載體上。電子元件的具有多個連接墊。這些連接墊接觸載體。在將線路板與電子元件置於載體上，且使電子元件嵌入於穿槽內之後，形成介電材料層於載體上。介電材料層至少填充於穿槽內。移除載體，以暴露出第一線路層以及這些連接墊。第一線路層的第一電性連接面與各連接墊的第二電性連接面共平面。移除載體之後，形成連接線路層。連接線路層覆蓋並接觸第一電性連接面與各第二電性連接面。
在本發明的一實施例中，上述的線路板更包括至少一導通孔。導通孔貫穿核心層，以電性連接第一線路層與第二線路層。
在本發明的一實施例中，上述的穿槽與導通孔彼此相連通。
在本發明的一實施例中，上述的內埋式元件的製造方法更包括以下步驟。形成連接線路層之後，形成第一介電層。第一介電層覆蓋第一線路層的至少部分與連接線路層的至少部分。
在本發明的一實施例中，上述的第一介電層的組成材料包括防焊材料。
在本發明的一實施例中，上述的內埋式元件結構的製造方法更包括以下步驟。形成介電材料層之後，於線路板上形成貫穿核心層、第一線路層以及第二線路層的至少一貫孔。於至少一貫孔內填入導電材料，以構成貫穿核心層的至少一導通孔。導通孔電性連接第一線路層與第二線路層。
在本發明的一實施例中，上述的介電材料層具有位於穿槽外的覆蓋部。覆蓋部覆蓋核心層上第二線路層所在的一側，且覆蓋第二線路層的至少部分。
在本發明的一實施例中，上述的內埋式元件結構的製造方法更包括以下步驟。於介電材料層的覆蓋部上形成至少一介電開口。介電開口暴露出第二線路層。
在本發明的一實施例中，上述的內埋式元件結構的製造方法更包括以下步驟。形成第二介電層。第二介電層覆蓋介電材料層的覆蓋部。
在本發明的一實施例中，上述的內埋式元件結構的製造方法更包括以下步驟。於第二介電層上形成至少一第二開口。第二開口暴露出第二線路層。
在本發明的一實施例中，上述的第二介電層的組成材料包括防焊材料。
基於上述，在本發明內埋式元件結構中，藉由連接線路層直接將電子元件與線路板電性連接，而可以毋須形成或省略電子元件與線路板之間的導通孔。因此，內埋式元件結構的製造方法可以較為簡單，且厚度可以較薄。另外，藉由連接線路層可以降低電子元件與線路板之間的線路長度，而可以降低信號傳輸時間（即，時延（delay time）），而可以提升不同電子元件間的傳輸速率。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
有關本發明之前述及其他技術內容、特點與功效，在以下配合參考圖式之各實施例的詳細說明中，將可清楚的呈現。以下實施例中所提到的方向用語，例如：「上」、「下」、「前」、「後」、「左」、「右」等，僅是參考附加圖式的方向。因此，使用的方向用語是用來說明，而並非用來限制本發明。
各實施例的詳細說明中，「第一」、「第二」、「第三」、「第四」等術語可以用於描述不同的元素。這些術語僅用於將元素彼此區分，但在結構中，這些元素不應被這些術語限制。例如，第一元素可以被稱為第二元素，並且，類似地，第二元素可以被稱為第一元素而不背離本發明構思的保護範圍。另外，在製造方法中，除了特定的製程流程，這些元件或構件的形成順續亦不應被這些術語限制。例如，第一元素可以在第二元素之前形成。或是，第一元素可以在第二元素之後形成。亦或是，第一元素與第二元素可以在相同的製程或步驟中形成。
並且，圖式中的層與區域的厚度會為了清楚起見而放大。相同或相似之參考號碼表示相同或相似之元件，以下段落將不再一一贅述。
圖1A至圖1H是依照本發明的第一實施例的一種內埋式元件結構的製造方法的剖面示意圖。圖1I是依照本發明的第一實施例的一種內埋式元件結構的上視示意圖。具體而言，圖1H是圖1G中區域R的放大圖。
請參照圖1A，提供一線路板110。線路板110包括核心層111、第一線路層112以及第二線路層113。第一線路層112在線路板110的第一側110a且位於核心層111上，第二線路層113在線路板110的第二側110b且位於核心層111上。第一側110a相對於第二側110b。線路板110具有穿槽（through hole）110c。穿槽110c至少貫穿第一線路層112以及核心層111。也就是說，穿槽110c至少是由核心層111的側壁111d以及第一線路層112的側壁112d所構成。且在穿槽110c兩側的兩個第一線路層112’、112”在結構及電性上彼此分離。
在本實施例中，穿槽110c更貫穿第二線路層113。也就是說，在本實施例中，穿槽110c可以是由核心層111的側壁111d、第一線路層112的側壁112d以及第二線路層113的側壁113d所構成。
在本實施例中，核心層111可包括高分子玻璃纖維複合材料基板、玻璃基板、陶瓷基板、絕緣矽基板或聚醯亞胺（polyimide；PI）玻璃纖維複合基板等，但本發明不限於此。也就是說，在本實施例中，核心層111可以與位於其相對兩側的第一線路層112以及第二線路層113構成雙面線路板（double sided wiring board）。舉例而言，線路板110可以為銅箔基板（Copper Clad Laminate；CCL）或其他適宜的印刷電路板，但本發明不限與此。
在一些實施例中，第一線路層112及/或第二線路層113可以為一層或多層的導電層，於本發明不限於此。並且，或第一線路層112及/或第二線路層113為多層的導電層，則多層的導電層之間可以藉由絕緣層而彼此分隔，並可以藉由導通孔（conductive via）而使不同的導電層之間可以彼此電性連接。導通孔例如是埋孔（Buried Via Hole；BVH），但本發明不限於此。
在本實施例中，線路板110可以更包括至少一導通孔114，以使位於第一側110a的第一線路層112可以與位於第二側110b的第二線路層113彼此電性連接。在其他實施例中，類似的線路板也可以不具有導通孔。
在本實施例中，導通孔114可以為空心的電鍍通孔（plating through hole；PTH），但本發明不限於此。在一些實施例中，導通孔114可以為實心的導電柱。在一些實施例中，導通孔114中間也可以為塞孔樹脂材料或高分子玻璃陶瓷混合材料等，但不限於此。
請參照圖1B，提供一載體10。並且，以核心層111上的第一線路層112的第一電性連接面112a（即，第一線路層112上最遠離核心層111的外露表面）面向載體10的載體表面10a的方式，將線路板110置於載體10上。載體10可以為承載帶（carrier tape），例如是藍膜膠帶（blue tape），但本發明不限於此。在其他實施例中，載體10可以為金屬基板、矽基板、玻璃基板、陶瓷基板或其他可用於支撐的適宜載板。
如圖1B所示，在將線路板110置於載體10上之後，第一線路層112接觸載體10。在本實施例中，第一線路層112的第一電性連接面112a可以直接接觸載體10的載體表面10a，但本發明不限於此。在其他實施例中，若線路板110與載體10之間具有黏著層（如：離型膜），則第一線路層112的第一電性連接面112a可以間接接觸載體10。一般而言，載體10或線路板110的厚度可以為毫米（millimeter；mm）等級或厘米（centimeter；cm）等級，而黏著層可以為微米（micrometer；µm）等級。因此，相較於載體10的厚度或線路板110的厚度，黏著層的厚度可以是非常的薄，故在一般肉眼的視覺上，縱使線路板110與載體10之間具有黏著層，也可以視為第一線路層112接觸載體10。
請參照圖1C，將電子元件120置於載體10上。具體而言，電子元件120的一側可以具有多個連接墊121，且以電子元件120的各個連接墊121的第二電性連接面121a面向載體10的載體表面10a的方式，將電子元件120置於載體10上。
如圖1C所示，在將電子元件120置於載體10上之後，這些連接墊121接觸載體10。在本實施例中，各個連接墊121的第二電性連接面121a可以直接接觸載體10的載體表面10a，但本發明不限於此。在其他實施例中，若電子元件120與載體10之間具有黏著層（如：離型膜），則各個連接墊121的第二電性連接面121a可以間接接觸載體10。以將多層陶瓷電容（Multilayer Ceramic Capacitor；MLCC）作為電子元件120為例，0402電容的厚度約為500微米，0603電容的厚度約為800微米。因此，相較於電子元件120的厚度，黏著層的厚度可以是非常的薄，故在一般肉眼的視覺上，縱使電子元件120與載體10之間具有黏著層，也可以視為電子元件120接觸載體10。
在本實施例中，可以是先將線路板110置於載體10上，再將電子元件120置於載體10上，且使電子元件120嵌入於線路板110的穿槽110c內，但本發明不限於此。在其他實施例中，可以是先將電子元件120置於載體10上，再將線路板110置於載體10上，且將線路板110的穿槽110c對準電子元件120，以使電子元件120嵌入於線路板110的穿槽110c內。
在本實施例中，線路板110的厚度與電子元件120的厚度可以相同也可以不同，於本發明並不加以限制。但需注意的是，線路板110的穿槽110c的截面積需大於電子元件120於這些連接墊121一側的截面積，以使電子元件120適宜嵌入於線路板110的穿槽110c內，且使電子元件120的連接墊121暴露於穿槽110c外。
請參照圖1D，在將線路板110與電子元件120置於載體10上，且使電子元件120嵌入於穿槽110c內之後，形成介電材料層130於載體10上，且介電材料層130至少填充於穿槽110c（繪示於圖1C）內。在本實施例中，例如可以將樹脂（如：環氧樹脂（epoxy））、矽烷（如：六甲基二矽氧烷（hexamethyldisiloxane；HMDSN）、四乙氧基矽烷（tetraethoxysilane；TEOS）、雙二甲基胺二甲基矽氮烷（bis（dimethylamino）dimethylsilane；BDMADMS））或其他適宜的介電材料，塗佈於載體10上並加以固化，以形成介電材料層130。因此，介電材料層130可以填充於穿槽110c內，並位於電子元件120與線路板110之間，以使電子元件120與線路板110之間具有良好的緩衝。
在本實施例中，填充於穿槽110c內的介電材料層130可以接觸載體10，但本發明不限於此。
在本實施例中，介電材料層130可以包括覆蓋部131。覆蓋部131位於穿槽110c外且覆蓋於第二線路層113上。
在本實施例中，可以藉由蝕刻、研磨鑽孔、雷射鑽孔或其他適宜製程，以於覆蓋部131上形成至少一介電開口131a。
在本實施例中，介電開口131a可以暴露出導通孔114，但本發明不限於此。在其他實施例中，介電開口131a可以暴露出第二線路層113的第三電性連接面113a（即，第二線路層113上最遠離核心層111的外露表面）。
請參照圖1E，在形成介電材料層130之後，移除載體10（繪示於圖1D）及載體10上的黏著層（若有），以暴露出第一線路層112的第一電性連接面112a與各個連接墊121的第二電性連接面121a。由於線路板110與電子元件120皆是置於載體10上且與載體10接觸，因此，第一線路層112的第一電性連接面112a與各個連接墊121的第二電性連接面121a基本上可以共平面（coplanar）。
在本實施例中，若填充於穿槽110c（繪示於圖1C）內的介電材料層130接觸載體10，則介電材料層130的介電表面130a、第一線路層112的第一電性連接面112a與各個連接墊121的第二電性連接面121a基本上可以共平面。
另外，在移除載體10之前或之後，可以將圖1D的結構上下翻轉（upside down），以於移除載體10之後，可以構成如圖1E所示的結構。
請參照圖1F，形成連接線路層140。連接線路層140為覆蓋並接觸第一電性連接面112a與各個第二電性連接面121a的一膜層。連接線路層140可以藉由重佈線路製程（redistribution layer process；RDL process）或其他適宜的圖案化導線製程來形成。
連接線路層140的其中一種示例性形成方式可以如下。首先，可以先以濺鍍的方式於線路板110的第一側110a全面性形成種晶層（seed layer）（未繪示）。種晶層與第一線路層112的第一電性連接面112a、連接墊121的第二電性連接面121a以及介電材料層130的介電表面130a共形（conformal）。常見的種晶層有鈦層及/或銅層，然而，種晶層的實際材料取決於後續將形成於種晶層上的導電材質。接著，於晶種層上形成光阻層（未繪示）。光阻層覆蓋部分131的晶種層。光阻層可藉由微影製程所形成。光阻層具有多個對應於第一電性連接面112a、第二電性連接面121a以及介電表面130a的開口，以暴露出位於第一電性連接面112a、第二電性連接面121a以及介電表面130a上方的部分晶種層。形成光阻層之後，於開口所暴露出的晶種層上形成導電材料層（未繪示）。導電材料層可以藉由電鍍法（electroplating）形成在晶種層上。導電材料層的材質可以與晶種層的材質相似，但本發明不限於此。在形成導電材料層之後，移除光阻層及位於光阻層上的部分導電材料層。接著，以未被移除的導電材料層為罩幕，移除部分未被導電材料層所覆蓋的晶種層。如此一來，未被移除的晶種層及未被移除的導電材料層可以構成連接線路層140。
請參照圖1G，在形成連接線路層140之後，於線路板110的第一側110a形成第一介電層150。第一介電層150可以藉由沉積製程或塗佈製程形成。然後，可藉由微影製程（photolithography process）及蝕刻製程來圖案化，以形成暴露出部分的第一線路層112及/或部分的連接線路層140的第一介電開口150a。
在本實施例中，可以於線路板110的第二側110b形成第二介電層160。第二介電層160可以藉由沉積製程或塗佈製程形成。然後，可藉由微影製程及蝕刻製程來圖案化，以形成暴露出部分的第二線路層113及/或部分的導通孔114的第二介電開口160a。
在本實施例中，在形成第一介電層150之後，可以於第一介電層150上形成第三線路層170。第三線路層170的形成方式可以類似於連接線路層140，故於此不加以贅述。另外，用於形成第三線路層170的導電材質可以填充於第一介電層150的第一介電開口150a，以使第三線路層170可以與第一線路層112及/或連接線路層140電性連接。
在本實施例中，在形成第二介電層160之後，可以於第二介電層160上形成第四線路層180。第四線路層180的形成方式可以類似於連接線路層140，故於此不加以贅述。另外，用於形成第四線路層180的導電材質可以填充於第二介電層160的第二介電開口160a，以使第四線路層180可以與第二線路層113及/或導通孔114電性連接。
請參照圖1G至圖1I，經過上述製程後即可大致上完成本實施例之內埋式元件結構100的製作。上述之內埋式元件結構100包括線路板110、電子元件120、介電材料層130以及連接線路層140。線路板110具有穿槽110c。線路板110包括核心層111、第一線路層112、第二線路層113以及至少一導通孔114。第一線路層112與第二線路層113分別位於核心層111的相對兩側。穿槽110c貫穿第一線路層112、核心層111以及第二線路層113。導通孔114貫穿核心層111，以電性連接第一線路層112與第二線路層113。電子元件120設置於穿槽110c內。電子元件120包括多個連接墊121。於上視圖中，多個連接墊121暴露於穿槽110c外。於剖面圖中，第一線路層112的第一電性連接面112a與各個連接墊121的第二電性連接面121a基本上共平面。介電材料層130至少填充於穿槽110c內。連接線路層140覆蓋並接觸第一電性連接面112a與各個第二電性連接面121a。連接墊121藉由連接線路層140電性連接至第一線路層112。
在本實施例中，介電材料層130進一步填充於各個連接墊121與第一線路層112之間。介電材料層130具有介電表面130a。介電表面130a與第一電性連接面112a基本上共平面。連接線路層140覆蓋並接觸第一電性連接面112a、介電表面130a以及第二電性連接面121a。
在本實施例中，於剖面圖中，在垂直於第一電性連接面112a的截面上，連接線路層140在第一電性連接面112a上的截面厚度140h1、連接線路層140在介電表面130a上的截面厚度140h3與連接線路層140在第二電性連接面121a上的截面厚度140h2基本上一致。
在本實施例中，於上視圖中，穿槽110c的截面積大於第二電性連接面121a的表面積。
在本實施例中，內埋式元件結構100更包括第一介電層150。第一介電層150與第一線路層112設置於核心層111的同一側。第一介電層150覆蓋第一線路層112的至少部分與連接線路層140的至少部分。第一介電層150具有暴露出第一線路層112或連接線路層140的至少一第一介電開口150a。
在本實施例中，介電材料層130具有位於穿槽110c外的覆蓋部131。覆蓋部131覆蓋核心層111上第二線路層113所在的一側。覆蓋部131覆蓋第二線路層113的至少部分。
在本實施例中，介電材料層130的覆蓋部131具有暴露出第二線路層113或導通孔114的至少一介電開口131a。
在本實施例中，內埋式元件結構100更包括第二介電層160。第二介電層160與第二線路層113設置於核心層111的同一側。第二介電層160覆蓋第二線路層113的至少部分與導通孔114的至少部分。第二介電層160具有暴露出第二線路層113或導通孔114的至少一第二介電開口160a。
基於上述，藉由連接線路層140直接將電子元件120與線路板110電性連接，而可以毋須形成或省略電子元件120與線路板110之間的導通孔（因無，故無繪示）。因此，內埋式元件結構100的製造方法可以較為簡單，且厚度可以較薄。另外，藉由連接線路層140可以降低電子元件120與線路板110之間的線路長度，而可以降低信號傳輸時間，而可以提升不同電子元件間的傳輸速率。
圖2是依照本發明的第二實施例的一種內埋式元件結構的剖面示意圖。
本實施例的內埋式元件結構200的製造方法與第一實施例的內埋式元件結構100的製造方法相似，其類似的構件以相同的標號表示，且具有類似的功能、材質或形成方式，並省略描述。就結構上來說，本實施例的內埋式元件結構200與第一實施例的內埋式元件結構100相似，主要差別在於：第一介電層250的組成材料包括防焊材料，且/或第二介電層260的組成材料包括防焊材料。
在本實施例中，第一介電層250可以為乾膜防焊漆（dry film solder mask；DFSM）或液態感光防焊漆（liquid photoimageable solder mask；LPSM）。第一介電層250具有多個第一介電開口250a。第一介電開口250a可以暴露出對應的部分的第一線路層112、部分的連接線路層140及/或部分的導通孔114。
在本實施例中，第二介電層260可以為乾膜防焊漆或液態感光防焊漆。第二介電層260具有至少一個第二介電開口260a。第二介電開口260a可以暴露出對應的部分的導通孔114。在其他實施例中，第二介電開口260a可以暴露出對應的部分的第二線路層113。
圖3A至圖3E是依照本發明的第三實施例的一種內埋式元件結構的製造方法的剖面示意圖。
本實施例的內埋式元件結構300的製造方法與第一實施例的內埋式元件結構100的製造方法相似，其類似的構件以相同的標號表示，且具有類似的功能、材質或形成方式，並省略描述。
請參照圖3A，提供一線路板310’。就結構上來說，於圖3A中的線路板310’與於圖1A中的線路板110結構相似，主要差別在於：線路板310’不具有導通孔（因無，故無繪示）。
接著，可以藉由類似於圖1A至圖1D的步驟，將線路板310’與電子元件120置於載體10上，且使電子元件120嵌入於穿槽110c內。然後，形成介電材料層130於載體10上，且介電材料層130至少填充於穿槽110c（繪示於圖3A）內，以形成如圖3B所示的結構。
請參照圖3C，在移除載體10之前或之後，可以將圖3B的結構上下翻轉，以於移除載體10之後，可以藉由蝕刻、研磨鑽孔、雷射鑽孔或其他適宜製程，以於線路板310’上形成至少一貫孔310e。貫孔310e貫穿核心層111、第一線路層112以及第二線路層113。
值得注意的是，在本實施例中並不限制前述移除載體10的步驟、前述上下翻轉的步驟以及前述形成至少一貫孔310e的步驟的順序。也就是說，前述的三個步驟可以依據製造方式的需求，而在前後順序上進行適應性的調整。
在本實施例中，由於電子元件120已嵌入線路板310’的穿槽110c（繪示於圖3A）內，且填充於穿槽110c內的介電材料層130可以將穿槽110c內的電子元件120固定，並提供電子元件120與線路板310’之間具有良好的緩衝。因此，在形成貫孔310e的過程中，電子元件120或線路板310’可能受到應力的影響（如：研磨鑽孔時的振動而使電子元件120或線路板310’之間產生應力），但仍可以降低電子元件120的偏移。
請參照圖3D，在移除載體10（繪示於圖3B）且形成至少一貫孔310e（繪示於圖3C）之後，形成連接線路層140。並且，藉由類似於連接線路層140的形成方法，於貫孔310e內填入導電材質，以形成導通孔114。舉例而言，導通孔114與連接線路層140可以藉由相同的製程中形成。用於構成連接線路層140的種晶層或覆蓋於種晶層上的導電材質可以填入貫孔310e內，以形成導通孔314。導通孔314可以電性連接於第一線路層112與第二線路層113。如此一來，可以構成具有核心層111、第一線路層112、第二線路層113以及導通孔314的線路板310。
請參照圖3E，在形成連接線路層140及導通孔314之後，可以於線路板310的第一側310a形成第一介電層350。第一介電層350具有至少一第一介電開口350a。第一介電開口350a暴露出部分的第一線路層112、部分的連接線路層140及/或部分的導通孔314。
在本實施例中，可以於線路板310的第二側310b形成第二介電層360。第二介電層360具有至少一第二介電開口360a。第二介電開口360a暴露出部分的第二線路層113及/或部分的導通孔314。
在其他實施例中，第一介電層350及/或第二介電層360可以為乾膜防焊漆或液態感光防焊漆。
經過上述製程後即可大致上完成本實施例之內埋式元件結構300的製作。本實施例的內埋式元件結構300與第一實施例的內埋式元件結構100類似，差別在於：本實施例之內埋式元件結構300的製作方式是先將電子元件120嵌入未具有導通孔的線路板310’的穿槽110c內，之後，在形成具有導通孔314的線路板310。
圖4A、圖4B及圖4D是依照本發明的第四實施例的一種內埋式元件結構的製造方法的下視示意圖。圖4C、圖4E至圖4H是依照本發明的第四實施例的一種內埋式元件結構的製造方法的剖面示意圖。
本實施例的內埋式元件結構400的製造方法與第一實施例的內埋式元件結構100的製造方法相似，其類似的構件以相同的標號表示，且具有類似的功能、材質或形成方式，並省略描述。
請參照圖4A，提供一線路板410’。就結構上來說，於圖4A中的線路板410’與於圖1A中的線路板110結構相似，主要差別在於：線路板410’不具有穿槽（因無，故無繪示）。
請參照圖4B與圖4C，形成具有穿槽410c的線路板410。舉例而言，可以藉由蝕刻、研磨鑽孔、雷射鑽孔或其他適宜製程，以移除線路板410’（繪示於圖4A）中部分的第一線路層112以及部分的第一線路層112核心層111，以形成具有穿槽410c的線路板410。
在本實施例中，穿槽410c可以與至少一導通孔114在結構上可以彼此相連通，但本發明不限於此。在其他實施例中，穿槽410c可以與導通孔114彼此分離。
接著，將具有穿槽410c的線路板410置於載體10上。一般而言，為了降低載體10的載體表面10a的損壞或不平整，可以是先形成具有穿槽410c的線路板410，然後再將具有穿槽410c的線路板410置於載體10上。
請參照圖4D與圖4E，將電子元件120置於載體10上。
在本實施例中，可以是先將線路板410置於載體10上，再將電子元件120置於載體10上，且使電子元件120嵌入於線路板410的穿槽410c內，但本發明不限於此。在其他實施例中，可以是先將電子元件120置於載體10上，再將線路板410置於載體10上，且將線路板410的穿槽410c對準電子元件120，以使電子元件120嵌入於線路板410的穿槽410c內。
在本實施例中，穿槽410c位於多個導通孔114’、114”之間且與這些導通孔114’、114” 在結構上可以彼此相連通，且電子元件120位於這些導通孔114’、114”之間。因此，對應於電子元件120的多個連接墊121的導通孔114’、114”需藉由穿槽410c而彼此電性分離。
請參照圖4F，在將線路板410與電子元件120置於載體10上，且使電子元件120嵌入於穿槽410c內之後，形成介電材料層130於載體10上，且介電材料層130至少填充於穿槽410c（繪示於圖4D）內。介電材料層130可以包括覆蓋部131。覆蓋部131位於穿槽410c外且覆蓋於第二線路層113上。覆蓋部131上具有至少一介電開口131a。介電開口131a可以暴露出第二線路層113的第三電性連接面113a。
請參照圖4G，在移除載體10之前或之後，可以將圖4F的結構上下翻轉。並且，在移除載體10之後，形成連接線路層140。連接線路層140覆蓋並接觸第一電性連接面112a與各個第二電性連接面121a。連接線路層140藉由對應的導通孔114與第二線路層113電性連接。
請參照圖4H，在形成連接線路層140之後，於線路板410的第一側410a形成第一介電層450。第一介電層450具有至少一第一介電開口450a。第一介電開口450a暴露出部分的連接線路層140。
在本實施例中，可以於線路板410的第二側410b形成第二介電層460。第二介電層460具有至少一第二介電開口460a。第二介電開口460a暴露出部分的第二線路層113。
在其他實施例中，第一介電層450及/或第二介電層460可以為乾膜防焊漆或液態感光防焊漆。
經過上述製程後即可大致上完成本實施例之內埋式元件結構400的製作。本實施例的內埋式元件結構400與第一實施例的內埋式元件結構100類似，差別在於：線路板410的穿槽410c與至少一導通孔114在結構上可以相連通。
圖5A至圖5F是依照本發明的第五實施例的一種內埋式元件結構的製造方法的剖面示意圖。圖5G是依照本發明的第五實施例的一種內埋式元件結構的上視示意圖。
本實施例的內埋式元件結構500的製造方法與第三實施例的內埋式元件結構300的製造方法相似，其類似的構件以相同的標號表示，且具有類似的功能、材質或形成方式，並省略描述。
請參照圖5A，可以藉由類似於圖1A至圖1C的步驟，將線路板310’與電子元件520置於載體10上，且使電子元件520嵌入於穿槽110c內。
在本實施例中，電子元件520的一側可以具有多個第一連接墊521，電子元件520的一側可以具有第二連接墊522。且是以電子元件520的各個第一連接墊521的第二電性連接面521a面向載體10的載體表面10a的方式，將電子元件520置於載體10上。在本實施例中，各個第一連接墊521的第二電性連接面521a可以直接接觸載體10的載體表面10a，但本發明不限於此。在其他實施例中，若電子元件520與載體10之間具有黏著層（未繪示），則各個第一連接墊521的第二電性連接面521a可以間接接觸載體10。以將垂直腔面發射雷射（vertical cavity surface emitting laser；VCSEL）晶粒、發光二極體（LED）晶粒或其他主動元件作為電子元件520為例，其厚度約為微米至毫米等級。因此，相較於電子元件520的厚度，黏著層的厚度可以是非常的薄，故在一般肉眼的視覺上，縱使電子元件520與載體10之間具有黏著層，也可以視為電子元件520接觸載體10。
在本實施例中，可以是先將線路板310’置於載體10上，再將電子元件520置於載體10上，且使電子元件520嵌入於線路板310’的穿槽110c內，但本發明不限於此。在其他實施例中，可以是先將電子元件520置於載體10上，再將線路板310’置於載體10上，且將線路板310’的穿槽110c對準電子元件520，以使電子元件520嵌入於線路板310’的穿槽110c內。
在本實施例中，線路板310’的厚度與電子元件520的厚度可以相同也可以不同，於本發明並不加以限制。但需注意的是，線路板310’的穿槽110c的截面積需大於電子元件520於這些第一連接墊521一側的截面積，以使電子元件520適宜嵌入於線路板310’的穿槽110c內，且使電子元件520的第一連接墊521暴露於穿槽110c外。
請參照圖5B，在將線路板310’與電子元件520置於載體10上，且使電子元件520嵌入於穿槽110c（繪示於圖5A）內之後，形成第一介電材料層530於載體10上，且第一介電材料層530至少填充於穿槽110c內。第一介電材料層530可以包括覆蓋部531。覆蓋部531位於穿槽110c外且覆蓋於第二線路層113上。覆蓋部531上具有介電開口531a。介電開口531a可以暴露出第二線路層113的第三電性連接面113a以及電子元件520的第二連接墊522。
第一介電材料層530的材質形成方式可以與前述實施例的介電材料層130的材質形成方式相同或相似，故於此不加以贅述。
請參照圖5C，在形成第一介電材料層530之後，移除載體10，以暴露出第一線路層112的第一電性連接面112a與各個第一連接墊521的第二電性連接面521a。由於線路板310’與電子元件520皆是置於載體10上且與載體10接觸，因此，第一線路層112的第一電性連接面112a與各個第一連接墊521的第二電性連接面521a基本上可以共平面。
在本實施例中，若填充於穿槽110c內的第一介電材料層530接觸載體10，則第一介電材料層530的介電表面530a、第一線路層112的第一電性連接面112a與各個連接墊121的第二電性連接面521a基本上可以共平面。
另外，在移除載體10之前或之後，可以將圖5B的結構上下翻轉，以於移除載體10之後，可以構成如圖5C所示的結構。
請繼續參照圖5C，在移除載體10之後，於線路板310’的第一側310’a形成第二介電材料層535。第二介電材料層535具有介電開口535a。介電開口535a可以暴露出第一介電材料層530的介電表面530a、第一線路層112的第一電性連接面112a與各個第一連接墊521的第二電性連接面521a。
第二介電材料層535的材質形成方式可以與第一介電材料層530的材質形成方式相同或相似，故於此不加以贅述。
請參照圖5D，在形成第二介電材料層535之後，可以藉由蝕刻、研磨鑽孔、雷射鑽孔或其他適宜製程，以於線路板310’（繪示於圖5C）上形成至少一貫孔310e。貫孔310e貫穿核心層111、第一線路層112以及第二線路層113。
在本實施例中，由於電子元件520已嵌入線路板310’的穿槽110c內，且填充於穿槽110c內的介電材料層530可以將穿槽110c內的電子元件520固定，並提供電子元件520與線路板310’之間具有良好的緩衝。因此，在形成貫孔310e的過程中，電子元件520或線路板310’可能受到應力的影響（如：研磨鑽孔時的振動而使電子元件520或線路板310’之間產生應力），但仍可以降低電子元件520的偏移。
請參照圖5E，在形成貫孔310e（繪示於圖5D）之後，形成連接線路層140。並且，藉由類似於連接線路層140的形成方法，於貫孔310e內填入導電材質，以形成導通孔114。如此一來，可以構成具有核心層111、第一線路層112、第二線路層113以及導通孔314的線路板310。
在本實施例中，可以於第二線路層113及/或第二連接墊522上形成線路層590。線路層590的形成方式可以類似於連接線路層140，故於此不加以贅述。另外，用於形成線路層590的導電材質可以填充於第二介電材料層535的介電開口531a，以使線路層590可以與第二線路層113及/或導通孔314電性連接。
請參照圖5F及5G，在形成連接線路層140及導通孔314之後，於線路板310的第一側310a形成第一介電層350。第一介電層350具有至少一第一介電開口350a。第一介電開口350a暴露出部分的連接線路層140及/或部分的導通孔314。
在本實施例中，可以於線路板310的第二側310b形成第二介電層360。第二介電層360具有至少一第二介電開口360a。第二介電開口360a暴露出部分的第二線路層113及/或部分的導通孔314。
就結構上來說，本實施例的內埋式元件結構500與第三實施例的內埋式元件結構300相似，主要差別在於：電子元件520的連接墊521、522具有不同的配置方式。
圖6是依照本發明的第六實施例的一種內埋式元件結構的剖面示意圖。
本實施例的內埋式元件結構600與第五實施例的內埋式元件結構500相似，其類似的構件以相同的標號表示，且具有類似的功能、材質或形成方式，並省略描述。就結構上來說，本實施例的內埋式元件結構600與第五實施例的內埋式元件結構500相似，主要差別在於：第一介電層650具有暴露出電子元件520的第一介電開口650a。
圖7是依照本發明的第七實施例的一種內埋式元件結構的剖面示意圖。
本實施例的內埋式元件結構與第六實施例的內埋式元件結構600相似，其類似的構件以相同的標號表示，且具有類似的功能、材質或形成方式，並省略描述。就結構上來說，本實施例的內埋式元件結構700與第六實施例的內埋式元件結構600相似，主要差別在於：在本實施例的內埋式元件結構700中，線路板410的穿槽410c（繪示於圖4B）可以與至少一導通孔114在結構上可以彼此相連通。舉例而言，可以藉由如圖4A至圖4C的製造方法，形成穿槽410c與導通孔114在結構上可以彼此相連通的線路板410。
綜上所述，在本發明內埋式元件結構中，藉由連接線路層直接將電子元件與線路板電性連接，而可以毋須形成或省略電子元件與線路板之間的導通孔。因此，內埋式元件結構的製造方法可以較為簡單，且厚度可以較薄。另外，藉由連接線路層可以降低電子元件與線路板之間的線路長度，而可以降低信號傳輸時間，而可以提升不同電子元件間的傳輸速率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100、200、300、400、500、600、700‧‧‧內埋式元件
110、310'、310、410'、410‧‧‧線路板
110a、310'a、310a、410a‧‧‧第一側
110b、310b、410b‧‧‧第二側
110c、410c‧‧‧穿槽
310e‧‧‧貫孔
111‧‧‧核心層
111d‧‧‧核心層側壁
112、112'、112"‧‧‧第一線路層
112a‧‧‧第一電性連接面
112d‧‧‧第一線路層側壁
113‧‧‧第二線路層
113a‧‧‧第三電性連接面
113d‧‧‧第二線路層側壁
114、114'、114"、314‧‧‧導通孔
120、520‧‧‧電子元件 121‧‧‧連接墊
121a、521a‧‧‧第二電性連接面
521‧‧‧第一連接墊
522‧‧‧第二連接墊
130‧‧‧介電材料層
130a、530a‧‧‧介電表面
530‧‧‧第一介電材料層
131、531‧‧‧覆蓋部
131a、531a‧‧‧介電開口
535‧‧‧第二介電材料層
535a‧‧‧介電開口
140‧‧‧連接線路層
140h1、140h2、140h3‧‧‧厚度
150、250、350、450、650‧‧‧第一介電層
150a、250a、350a、450a、650a‧‧‧第一介電開口
160、260、360、460‧‧‧第二介電層
160a、260a、360a、460a‧‧‧第二介電開口
170‧‧‧第三線路層
180‧‧‧第四線路層
590‧‧‧線路層
10‧‧‧載體
10a‧‧‧載體表面
R‧‧‧區域
圖1A至圖1H是依照本發明的第一實施例的一種內埋式元件結構的製造方法的剖面示意圖。 圖1I是依照本發明的第一實施例的一種內埋式元件結構的上視示意圖。 圖2是依照本發明的第二實施例的一種內埋式元件結構的剖面示意圖。 圖3A至圖3E是依照本發明的第三實施例的一種內埋式元件結構的製造方法的剖面示意圖。 圖4A、圖4B及圖4D是依照本發明的第四實施例的一種內埋式元件結構的製造方法的下視示意圖。 圖4C、圖4E至圖4H是依照本發明的第四實施例的一種內埋式元件結構的製造方法的剖面示意圖。 圖5A至圖5F是依照本發明的第五實施例的一種內埋式元件結構的製造方法的剖面示意圖。 圖5G是依照本發明的第五實施例的一種內埋式元件結構的上視示意圖。 圖6是依照本發明的第六實施例的一種內埋式元件結構的剖面示意圖。 圖7是依照本發明的第七實施例的一種內埋式元件結構的剖面示意圖。
Claims (22)
- 一種內埋式元件結構，包括： 一線路板，具有一穿槽，且該線路板包括： 一核心層； 一第一線路層； 一第二線路層，與該第一線路層分別位於該核心層的相對兩側，且該穿槽至少貫穿該第一線路層以及該核心層；以及 至少一導通孔，貫穿該核心層，以電性連接該第一線路層與該第二線路層； 一電子元件，設置於該穿槽內，其中該電子元件包括暴露於該穿槽外的多個連接墊，且該第一線路層的一第一電性連接面與各該些連接墊的一第二電性連接面共平面； 一介電材料層，至少填充於該穿槽內；以及 一連接線路層，覆蓋並接觸該第一電性連接面與各該第二電性連接面，且該些連接墊藉由該連接線路層電性連接至該第一線路層。
- 如申請專利範圍第1項所述的內埋式元件結構，其中該介電材料層進一步填充於各該些連接墊與該第一線路層之間，且具有與該第一電性連接面共平面的一介電表面，該連接線路層覆蓋並接觸該第一電性連接面、該介電表面以及該第二電性連接面。
- 如申請專利範圍第2項所述的內埋式元件結構，其中在垂直於該第一電性連接面的截面上，該連接線路層在該第一電性連接面、該介電表面以及該第二電性連接面上的截面厚度一致。
- 如申請專利範圍第1項所述的內埋式元件結構，其中該穿槽的截面積大於該電子元件於該第二電性連接面的表面積。
- 如申請專利範圍第1項所述的內埋式元件結構，更包括： 一第一介電層，與該第一線路層設置於該核心層的同一側，覆蓋該第一線路層的至少部分與該連接線路層的至少部分，且該第一介電層具有暴露出該第一線路層或該連接線路層的至少一開口。
- 如申請專利範圍第5項所述的內埋式元件結構，其中該第一介電層的組成材料包括防焊材料。
- 如申請專利範圍第1項所述的內埋式元件結構，其中該介電材料層具有位於該穿槽外的一覆蓋部，覆蓋該核心層上該第二線路層所在的一側，且覆蓋該第二線路層的至少部分。
- 如申請專利範圍第7項所述的內埋式元件結構，其中該介電材料層的該覆蓋部具有暴露出該第二線路層或該導通孔的至少一介電開口。
- 如申請專利範圍第7項所述的內埋式元件結構，更包括： 一第二介電層，覆蓋該介電材料層的該覆蓋部，且該第二介電層具有暴露出該第二線路層或該導通孔的至少一開口。
- 如申請專利範圍第9項所述的內埋式元件結構，其中該第二介電層的組成材料包括防焊材料。
- 如申請專利範圍第1項所述的內埋式元件結構，其中該穿槽與該至少一導通孔相連通。
- 一種內埋式元件結構的製造方法，包括： 提供一載體； 將一線路板置於該載體上，該線路板具有一穿槽，且該線路板包括： 一核心層； 一第一線路層，且該第一線路層接觸該載體；以及 一第二線路層，與該第一線路層分別位於該核心層的相對兩側，且該穿槽至少貫穿該第一線路層以及該核心層； 將一電子元件置於該載體上，該電子元件具有多個連接墊，其中該些連接墊接觸該載體； 在將該線路板與該電子元件置於該載體上，且使該電子元件嵌入於該穿槽內之後，形成一介電材料層於該載體上，且該介電材料層至少填充於該穿槽內； 移除該載體，以暴露出該第一線路層以及該些連接墊，且該第一線路層的一第一電性連接面與各該些連接墊的一第二電性連接面共平面； 移除該載體之後，形成一連接線路層，且該連接線路層覆蓋並接觸該第一電性連接面與各該第二電性連接面。
- 如申請專利範圍第12項所述的內埋式元件結構的製造方法，其中該線路板更包括： 至少一導通孔，貫穿該核心層，以電性連接該第一線路層與該第二線路層。
- 如申請專利範圍第13項所述的內埋式元件結構的製造方法，其中該穿槽與該至少一導通孔彼此相連通。
- 如申請專利範圍第12項所述的內埋式元件結構的製造方法，更包括： 形成該連接線路層之後，形成一第一介電層，該第一介電層覆蓋該第一線路層的至少部分與該連接線路層的至少部分。
- 如申請專利範圍第15項所述的內埋式元件結構的製造方法，其中該第一介電層的組成材料包括防焊材料。
- 如申請專利範圍第12項所述的內埋式元件結構的製造方法，更包括： 形成該介電材料層之後，於該線路板上形成貫穿該核心層、該第一線路層以及該第二線路層的至少一貫孔；以及 於該至少一貫孔內填入導電材料，以構成貫穿該核心層的至少一導通孔，以電性連接該第一線路層與該第二線路層。
- 如申請專利範圍第12項所述的內埋式元件結構的製造方法，其中該介電材料層具有位於該穿槽外的一覆蓋部，覆蓋該核心層上該第二線路層所在的一側，且覆蓋該第二線路層的至少部分。
- 如申請專利範圍第18項所述的內埋式元件結構的製造方法，更包括： 於該介電材料層的該覆蓋部上形成至少一介電開口，且該至少一介電開口暴露出該第二線路層。
- 如申請專利範圍第18項所述的內埋式元件結構的製造方法，更包括： 形成一第二介電層，覆蓋該介電材料層的該覆蓋部。
- 如申請專利範圍第20項所述的內埋式元件結構的製造方法，更包括： 於該第二介電層上形成至少一第二開口，且該至少一第二開口暴露出該第二線路層。
- 如申請專利範圍第20項所述的內埋式元件結構的製造方法，其中該第二介電層的組成材料包括防焊材料。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US16/145,130 US20190296102A1 (en) | 2018-03-20 | 2018-09-27 | Embedded component structure and manufacturing method thereof |
| US16/283,657 US10797017B2 (en) | 2018-03-20 | 2019-02-22 | Embedded chip package, manufacturing method thereof, and package-on-package structure |
| US16/542,291 US20190380200A1 (en) | 2018-03-20 | 2019-08-15 | Embedded component structure and manufacturing method thereof |
| US16/952,080 US11545412B2 (en) | 2018-03-20 | 2020-11-19 | Package structure and manufacturing method thereof |
| US17/826,178 US20220287182A1 (en) | 2018-03-20 | 2022-05-27 | Embedded component structure and manufacturing method thereof |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201862645784P | 2018-03-20 | 2018-03-20 | |
| US62/645,784 | 2018-03-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TWI672079B true TWI672079B (zh) | 2019-09-11 |
| TW201941672A TW201941672A (zh) | 2019-10-16 |
Family
ID=68074003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW107126005A TWI672079B (zh) | 2018-03-20 | 2018-07-27 | 內埋式元件結構及其製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (2) | CN114286514A (zh) |
| TW (1) | TWI672079B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112188731B (zh) * | 2019-07-02 | 2022-10-04 | 欣兴电子股份有限公司 | 内埋式元件结构及其制造方法 |
| TWI715261B (zh) * | 2019-10-23 | 2021-01-01 | 強茂股份有限公司 | 晶片尺寸封裝結構及其製作方法 |
| US11049781B1 (en) | 2020-02-13 | 2021-06-29 | Panjit International Inc. | Chip-scale package device |
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| TW201618614A (zh) * | 2014-11-07 | 2016-05-16 | 欣興電子股份有限公司 | 內埋式元件封裝結構及其製作方法 |
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| TW201624631A (zh) * | 2014-12-22 | 2016-07-01 | 恆勁科技股份有限公司 | 封裝結構及其製法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20090130727A (ko) * | 2008-06-16 | 2009-12-24 | 삼성전기주식회사 | 전자부품 내장형 인쇄회로기판 및 그 제조방법 |
| TWI453877B (zh) * | 2008-11-07 | 2014-09-21 | Advanced Semiconductor Eng | 內埋晶片封裝的結構及製程 |
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| CN103906372B (zh) * | 2012-12-27 | 2017-03-01 | 碁鼎科技秦皇岛有限公司 | 具有内埋元件的电路板及其制作方法 |
| TW201436684A (zh) * | 2013-03-01 | 2014-09-16 | Unimicron Technology Corp | 嵌埋有電子元件的線路板結構及其製法 |
| JP6503687B2 (ja) * | 2014-10-23 | 2019-04-24 | イビデン株式会社 | プリント配線板 |
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2018
- 2018-07-27 CN CN202111495773.8A patent/CN114286514A/zh not_active Withdrawn
- 2018-07-27 CN CN201810842418.5A patent/CN110310937B/zh active Active
- 2018-07-27 TW TW107126005A patent/TWI672079B/zh active
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| TW201622073A (zh) * | 2014-12-02 | 2016-06-16 | 旭德科技股份有限公司 | 封裝結構及其製作方法 |
| TW201624631A (zh) * | 2014-12-22 | 2016-07-01 | 恆勁科技股份有限公司 | 封裝結構及其製法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW201941672A (zh) | 2019-10-16 |
| CN110310937B (zh) | 2022-08-16 |
| CN110310937A (zh) | 2019-10-08 |
| CN114286514A (zh) | 2022-04-05 |
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