TWI666490B - 電子裝置 - Google Patents

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TWI666490B
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黃柏輔
蔣尚霖
葉財記
陳志宏
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友達光電股份有限公司
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Abstract

一種電子裝置包括基板、多條第一訊號線、多個畫素結構、多個第一接墊、多個傳輸接墊、第一組合型電路板及傳輸電路板。多個第一接墊電性連接至部分的多條第一訊號線。多個傳輸接墊電性連接至部分的多條第一訊號線。第一組合型電路板設置於基板的相對的第一側邊與第二側邊之間。傳輸電路板設置於第一組合型電路板與基板的第二側邊之間。第一組合型電路板電性連接至少部分的多個第一接墊，且兩相鄰的第一接墊之間具有第一間距。多個傳輸接墊電性連接傳輸電路板，且兩相鄰的傳輸接墊之間具有傳輸接墊間距。傳輸接墊間距大於第一間距。

Description

電子裝置
本發明是有關於一種電子裝置，且特別是一種包括電路板的電子裝置。
在既有平面顯示器之高對比、高亮度、高色彩飽和度及廣視角的基礎下，超高解析度（Ultra High Definition，UHD）的平面顯示器快速崛起。在平面顯示器的畫質需提升至超高解析度的前提下，位於平面顯示器周邊且用以連接電路板的接墊數量勢必增加，而使得相鄰兩接墊的間距變小。當相鄰兩接墊的間距過小，而超出目前生產機台的製程能力時，電路板與平面顯示器之接墊的接合良率大幅下降。因此，在追求超高解析度的同時，如何提升平面顯示面板的接合良率是各廠所亟欲解決的課題。
本發明提供一種電子裝置，接合良率高。
本發明的電子裝置，包括基板、多條第一訊號線、多個畫素結構、多個第一接墊、多個傳輸接墊、第一組合型電路板及傳輸電路板。基板具有相對的第一側邊與第二側邊。多條第一訊號線沿著第一方向排列於基板的第一側邊與第二側邊之間，且沿著第二方向延伸設置。畫素結構電性連接至第一訊號線。第一接墊設置於基板上，電性連接至部分的多條第一訊號線。傳輸接墊設置於基板上，電性連接至部分的多條第一訊號線。第一組合型電路板設置於基板的第一側邊與基板的第二側邊之間。傳輸電路板設置於第一組合型電路板與基板的第二側邊之間。第一組合型電路板電性連接至少部分的多條第一接墊，且在第一方向上，兩相鄰的第一接墊之間具有第一間距。傳輸電路板電性連接於傳輸接墊。在第一方向上，兩相鄰的傳輸接墊之間具有傳輸接墊間距，且傳輸接墊間距大於第一間距。
在本發明的一實施例中，上述的電子裝置更包括多個第二接墊，設置於基板上，且位於多個第一接墊與基板的第一側邊之間。第一組合型電路板電性連接至少部分的多個第二接墊。在第一方向上，兩相鄰的第二接墊之間具有第二間距，而第二間距大於第一間距。
在本發明的一實施例中，上述的電子裝置的多個第二接墊的其中之一在第一方向上的寬度大於多個第一接墊的其中之一在第一方向上的寬度。
在本發明的一實施例中，上述的電子裝置更包括多條第二訊號線及第一驅動電路。第二訊號線設置於基板上，電性連接至畫素結構，且沿著第一方向延伸設置。第一驅動電路設置在基板上的第一側邊旁，且電性連接於多條第二訊號線。電性連接至第一組合型電路板的第二接墊電性連接至第一驅動電路。
在本發明的一實施例中，上述的電子裝置更包括多個第三接墊，設置於基板上，且位於第一接墊與基板的第二側邊之間。第一組合型電路板接合於至少部分的多個第三接墊。
在本發明的一實施例中，上述的電子裝置的第三接墊結構上未與多條第一訊號線連接。兩相鄰的第三接墊之間具有第三間距，而第三間距大於第一間距。
在本發明的一實施例中，上述的電子裝置的第三接墊具有浮置電位、接地電位或其組合。
在本發明的一實施例中，上述的電子裝置更包括第二組合型電路板、多個第四接墊、多個第五接墊以及第二驅動電路。第二組合型電路板設置於傳輸電路板與基板的第二側邊之間。多個第一接墊包括第一組第一接墊與第二組第一接墊。第一組第一接墊電性連接第一組合型電路板，而第二組第一接墊電性連接第二組合型電路板。多個第四接墊設置於第二組第一接墊與傳輸接墊之間。第四接墊接合於第二組合型電路板。多個第五接墊設置於第二組第一接墊與基板的第二側邊之間。第五接墊電性連接第二組合型電路板。第二驅動電路設置在基板上的第二側邊旁，且電性連接於多條第二訊號線。電性連接至第二組合型電路板的第五接墊電性連接至第二驅動電路。
在本發明的一實施例中，上述的電子裝置的多個第四接墊結構上未與多條第一訊號線連接。在第一方向上，兩相鄰的第四接墊之間具有第四間距，而第四間距大於第一間距。在第一方向上，兩相鄰的第五接墊之間具有第五間距，而第五間距大於第一間距。
在本發明的一實施例中，上述的電子裝置的多個第四接墊具有浮置電位、接地電位或其組合。
在本發明的一實施例中，上述的電子裝置的傳輸電路板包括設置於第一組合型電路板與第二組合型電路板之間的第一傳輸電路板與第二傳輸電路板。電子裝置更包括第三組合型電路板及多個第六接墊。第三組合型電路板設置於第一傳輸電路板與第二傳輸電路板之間。多個第一接墊更包括第三組第一接墊，與第三組合型電路板電性連接。第六接墊設置於第三組第一接墊與傳輸接墊之間，且接合於第三組合型電路板。
在本發明的一實施例中，上述的電子裝置的第六接墊結構上未與多條第一訊號線連接。
在本發明的一實施例中，上述的電子裝置的兩相鄰的第六接墊之間在第一方向上具有第六間距，而第六間距大於第一間距。
在本發明的一實施例中，上述的電子裝置的傳輸電路板包括設置於第一組合型電路板與基板的第二側邊之間的第一子傳輸電路板與第二子傳輸電路板。電子裝置更包括第三組合型電路板及多個第六接墊。第三組合型電路板設置於第一子傳輸電路板與第二子傳輸電路板之間。多個第一接墊包括第一組第一接墊與第三組第一接墊。第一組第一接墊電性連接於第一組合型電路板，而第三組第一接墊電性連接於第三組合型電路板。多個第六接墊設置於第三組第一接墊與傳輸接墊之間，且接合於第三組合型電路板。
在本發明的一實施例中，上述的電子裝置的第六接墊結構上未與多條第一訊號線連接。
基於上述，在本發明之一實施例的電子裝置中，由於傳輸接墊間距大於第一間距，因此，傳輸電路板易接合至傳輸接墊，而電子裝置的接合良率高。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1為本發明一實施例之電子裝置的正視示意圖。圖2為本發明一實施例之電子裝置的區域I的放大示意圖。圖3為本發明一實施例之電子裝置的區域II的放大示意圖。圖4為本發明一實施例之電子裝置的區域III的放大示意圖。圖5為本發明一實施例之電子裝置的區域IV的放大示意圖。圖6為本發明之一實施例的電子裝置的剖面示意圖。特別是，圖6對應於圖2的剖線A-A’。圖7為本發明之一實施例的電子裝置的剖面示意圖。特別是，圖7可對應於圖3的剖線B-B’。為清楚呈現起見，圖1至圖5省略異方性導電膠ACF1、ACF2的繪示。
請參照圖1，電子裝置10包括畫素陣列基板AR。在本實施例中，畫素陣列基板AR包括基板11、多條第一訊號線SL1、多條第二訊號線SL2及多個畫素結構PX。基板11具有相對的第一側邊11a與第二側邊11b。多條第一訊號線SL1設置於基板11上，且沿第一方向D1排列於第一側邊11a與第二側邊11b之間。多條第二訊號線SL2設置於基板11上，且沿第二方向D2排列。在本實施例中，第一訊號線SL1沿第二方向D2延伸設置，第二訊號線SL2沿第一方向D1延伸設置，第一方向D1與第二方向D2交錯。舉例而言，在本實施例中，多條第一訊號線SL1例如是資料線（data line），多條第二訊號線SL2例如是掃描線（scan lines），且第一方向D1可垂直於第二方向D2，但本發明不以此為限。
在本實施例中，畫素結構PX可包括主動元件T及畫素電極PE。主動元件T例如是薄膜電晶體，具有源極S、汲極D與閘極G。主動元件T的源極S電性連接至對應的第一訊號線SL1。主動元件T的閘極G電性連接至對應的第二訊號線SL2。主動元件T的汲極D電性連接至對應的畫素電極PE。基於導電性的考量，閘極G、源極S、汲極D、第一訊號線SL1及第二訊號線SL2的材料一般是使用金屬材料。然而，本發明不以此為限，根據其他的實施例，閘極G、源極S、汲極D、第一訊號線SL1及第二訊號線SL2也可使用其他導電材料，例如：合金、金屬材料的氮化物、金屬材料的氧化物、金屬材料的氮氧化物、或其他合適的材料、或是金屬材料與其他導電材料的堆疊層。在本實施例中，畫素電極PE可以選擇性地是穿透式電極，而穿透式電極的材質包括金屬氧化物，例如：銦錫氧化物、銦鋅氧化物、鋁錫氧化物、鋁鋅氧化物、或其它合適的氧化物、或者是上述至少兩者之堆疊層。然而，本發明不限於此，根據其它實施例，畫素電極PE也可以是反射式電極、或反射式電極與穿透式電極的組合。
請參照圖1，畫素陣列基板AR更包括設置於基板11上的多個導電接墊100及多個傳輸接墊200。舉例而言，在本實施例中，多個導電接墊100及多個傳輸接墊200可沿著第一方向D1排列於基板11的第一側邊11a與第二側邊11b之間。亦即，基板11具有連接於第一側邊11a與第二側邊11b之間的第三側邊11c，而多個導電接墊100及多個傳輸接墊200可沿著第三側邊11c排列，但本發明不以此為限。
在本實施例中，電子裝置10包括彼此分離的多個組合型電路板300。多個組合型電路板300與多個導電接墊100接合。請參照圖1、圖2及圖6，在本實施例中，組合型電路板300包括軟性基板31以及設置於軟性基板31上的線路層32。亦即，組合型電路板300為軟性電路板（flexible printed circuit board）。在本實施例中，組合型電路板300可以選擇性地包括電性連接至線路層32的驅動晶片33。舉例而言，在本實施例中，驅動晶片33可利用覆晶接合技術電性連接至線路層32，而組合型電路板300可以是覆晶薄膜封裝（chip on film）。然而，但本發明不以此為限，在其它實施例中，驅動晶片33也可利用其它技術電性連接至線路層32，而組合型電路板300也可以是其它種類的封裝；舉例而言，於另一實施例中，驅動晶片33也可利用捲帶式接合（Tape Automated Bonding，TAB）技術電性連接至線路層32，而組合型電路板300也可以是捲帶式封裝（Tape Carrier Package，TCP）。需說明的是，本發明並不限制組合型電路板300一定要包括驅動晶片，根據其它實施例，組合型電路板300也可以是不具驅動晶片的軟性電路板。
請參照圖2及圖6，舉例而言，在本實施例中，線路層32具有多個輸出引腳（lead）35、多個輸入引腳37、多條輸出走線36及多條輸入走線38。多個輸出引腳35及多個輸入引腳37分別位於驅動晶片33的相對兩側。多條輸出走線36電性連接於至少一驅動晶片33與多個輸出引腳35之間。多個輸出引腳35用以接合至畫素陣列基板AR的多個導電接墊100。多條輸入走線38電性連接於至少一驅動晶片33與多個輸入引腳37之間。多個輸入引腳37可用以接合至印刷電路板（未繪示）。在本實施例中，組合型電路板300更包括防焊層34，覆蓋多條輸出走線36及多條輸入走線38，而暴露出驅動晶片33、多個輸出引腳35及多個輸入引腳37。
請參照圖6，在本實施例中，導電接墊100可選擇性地包括形成於不同膜層的多個導電圖案14a、15a。舉例而言，在本實施例中，導電圖案14a可與第一訊號線SL1形成於同一膜層，而導電圖案與15a可與畫素電極PE可形成於同一膜層。導電圖案14a、15a彼此電性連接。具體而言，畫素陣列基板AR更包括設置於導電圖案14a與導電圖案15a之間的絕緣層13（繪示於圖6），導電圖案15a可透過絕緣層13的開口13a電性連接至導電圖案14a。然而，本發明不以此為限，在另一實施例中，導電接墊100的多個導電圖案14a、15a也可分別形成於其它膜層；在又一實施例中，導電接墊100也可由單一個導電圖案所構成。
在本實施例中，電子裝置10更包括多個異方性導電膠ACF1（繪示於圖6）。多個組合型電路板300的多個輸出引腳35可透過多個異方性導電膠ACF1電性連接至畫素陣列基板AR的多個導電接墊100。舉例而言，在本實施例中，多個異方性導電膠ACF1可與導電接墊100的導電圖案15a直接接觸，但本發明不以此為限。
請參照圖1、圖3及圖7，電子裝置10更包括傳輸電路板400。傳輸電路板400與多個組合型電路板300彼此分離。傳輸電路板400與多個傳輸接墊200接合。在本實施例中，傳輸電路板400包括軟性基板41以及設置於軟性基板41上的線路層42。亦即，傳輸電路板400為軟性電路板（flexible printed circuit board）。在本實施例中，傳輸電路板400可以選擇性地包括電性連接至線路層42的驅動晶片43。舉例而言，在本實施例中，驅動晶片43可利用覆晶接合技術電性連接至線路層42，而傳輸電路板400可以是覆晶薄膜封裝（chip on film）。然而，但本發明不以此為限，在其它實施例中，驅動晶片43也可利用其它技術電性連接至線路層42，而傳輸電路板400也可以是其它種類的封裝；舉例而言，於另一實施例中，驅動晶片43也可利用捲帶式接合（Tape Automated Bonding，TAB）技術電性連接至線路層42，而傳輸電路板400也可以是捲帶式封裝（Tape Carrier Package，TCP）。需說明的是，本發明並不限制傳輸電路板400一定要包括驅動晶片，根據其它實施例，傳輸電路板400也可以是不具驅動晶片的軟性電路板。
請參照圖3及圖7，舉例而言，在本實施例中，線路層42具有多個輸出引腳（lead）45、多個輸入引腳47、多條輸出走線46及多條輸入走線48。多個輸出引腳45及多個輸入引腳47分別位於驅動晶片43的相對兩側。多條輸出走線46電性連接於至少一驅動晶片43與多個輸出引腳45之間。多個輸出引腳45用以接合至畫素陣列基板AR的多個傳輸接墊200。多條輸入走線48電性連接於至少一驅動晶片43與多個輸入引腳47之間。多個輸入引腳47可用以接合至印刷電路板（未繪示）。在本實施例中，傳輸電路板400更包括防焊層44，覆蓋多條輸出走線46及多條輸入走線48，而暴露出驅動晶片43、多個輸出引腳45及多個輸入引腳47。
在本實施例中，傳輸接墊200可選擇性地包括形成於不同膜層的多個導電圖案14b、15b。舉例而言，在本實施例中，導電圖案14b可與第一訊號線SL1形成於同一膜層，而導電圖案與15b可與畫素電極PE可形成於同一膜層。導電圖案14b、15b彼此電性連接。具體而言，畫素陣列基板AR更包括設置於導電圖案14b與導電圖案15b之間的絕緣層13（繪示於圖10），導電圖案15b可透過絕緣層13的開口13b電性連接至導電圖案14b。然而，本發明不以此為限，在另一實施例中，傳輸接墊200的多個導電圖案14b、15b可形成於其它膜層；在又一實施例中，傳輸接墊200也可由單一個導電圖案所構成。
在本實施例中，電子裝置10更包括多個異方性導電膠ACF2（繪示於圖7）。傳輸電路板400的多個輸出引腳45可透過異方性導電膠ACF2電性連接至傳輸接墊200。舉例而言，在本實施例中，異方性導電膠ACF2可與傳輸接墊200的導電圖案15b直接接觸，但本發明不以此為限。
請參照圖1、圖2及圖3，在本實施例中，組合型電路板300的外形與傳輸電路板400的外形可選擇性不同，以利機台或工作人員辨識，進而將組合型電路板300接合至對應的導電接墊100，將傳輸電路板400接合至對應的傳輸接墊200。然而，本發明不以此為限，在其他實施例中，組合型電路板300的外形與傳輸電路板400的外形也可以相同。
請參照圖1及圖2，在本實施例中，多個導電接墊100包括電性連接至部分的多條第一訊號線SL的多個第一接墊110。多個組合型電路板300包括第一組合型電路板310，設置於基板11的第一側邊11a與基板11的第二側邊11b之間。第一組合型電路310板電性連接至少部分的多個第一接墊110（例如：第一組第一接墊111）。請參照圖1及圖3，傳輸電路板400電性連接至多個傳輸接墊200。傳輸電路板400包括第一子傳輸電路板410，設置於第一組合型電路板310與基板11的第二側邊11b之間。請參照圖1、圖2及圖3，電性連接至第一組合型電路板310之多個第一接墊110的相鄰兩第一接墊110在第一方向D1上具有第一間距S1，電性連接至第一子傳輸電路板410之多個傳輸接墊200的相鄰兩傳輸接墊200在第一方向D1上具有傳輸間距S200，而傳輸間距S200大於第一間距S1。
在本實施例中，任兩相鄰的傳輸接墊200之間具有多個傳輸接墊間距S200，所述多個傳輸接墊間距S200實質上相同。亦即，在本實施例中，多個傳輸接墊200是以相同的間距（即傳輸接墊間距S200）排列，但本發明不限於此。在一實施例中，任兩相鄰的第一接墊110的多個第一間距S1可具有一最大值，任兩相鄰的傳輸接墊200的多個傳輸接墊間距S200可具有一最大值，且所述多個第一間距S1的最大值大於所述多個傳輸接墊間距200S的最大值。在一實施例中，任兩相鄰的第一接墊110的多個第一間距S1可具有一平均值，任兩相鄰的傳輸接墊200的多個傳輸接墊間距S200可具有一平均值，且所述多個第一間距S1的平均值大於所述多個傳輸接墊間距200S的平均值。此外，在本實施例中，傳輸接墊200在第一方向D1上具有寬度W200，第一接墊110在第一方向D1上具有寬度W1，而傳輸接墊200的寬度W200可大於第一接墊110的寬度W1，但本發明不以此為限。
請參照圖1及圖2，在本實施例中，導電接墊100更包括多個第二接墊120，設置於多個第一接墊110與基板11的第一側邊11a之間。第一組合型電路板310更電性連接於至少部分的多個第二接墊120。在第一方向D1上，多個第二接墊120的兩相鄰第二接墊120之間具有第二間距S2，而第二間距S2大於第一間距S1。此外，多個第二接墊120的其中之一在第一方向D1上的寬度W2大於多個第一接墊110的其中之一在第一方向D1上的寬度W1，但本發明不以此為限。
請參照圖1，在本實施例中，畫素陣列基板AR更包括第一驅動電路GDC1，第一驅動電路GDC1例如是整合型閘極驅動電路（gate driver on array）。亦即，在本實施例中，第一驅動電路GDC1的主動元件（未繪示）是與畫素結構PX的主動元件T一起製作的。第一驅動電路GDC1設置於基板11上的第一側邊11a旁，且與至少部分的多條第二訊號線SL2電性連接。電性連接至第一組合型電路板310的多個第二接墊120係電性連接至第一驅動電路GDC1。
請參照圖1及圖2，在本實施例中，多個導電接墊100更包括多個第三接墊130，位於多個第一接墊110與基板11的第二側邊11b之間。第一組合型電路板310接合於至少部分的多個第三接墊130。多個第三接墊130之兩相鄰第三接墊130之間具有第三間距S3，而第三間距S3可大於第一間距S1。在本實施例中，第二間距S2實質上可等於第三間距S3，但本發明不以此為限。此外，多個第三接墊130的其中之一在第一方向D1上的寬度W3大於多個第一接墊110的其中之一在第一方向D1上的寬度W1，但本發明不以此為限。再者，在本實施例中，寬度W2與寬度W3實質上可相等，但本發明不以此為限。
請參照圖1，多個第三接墊130結構上未與多條第一訊號線SL1連接。亦即，多個第三接墊130為虛設（dummy）接墊。多個第三接墊130可具有浮置電位、接地電位或其組合，但本發明不以此為限。
請參照圖1及圖4，在本實施例中，多個組合型電路板300更包括第二組合型電路板320，設置於傳輸電路板400（例如：第一子傳輸電路板410）與基板11之第二側邊11b之間。多個第一接墊110更包括第二組第一接墊112，電性連接至第二組合型電路板320。第二組合型電路板320與第一組合型電路板310及傳輸電路板400分離。傳輸電路板400設置於第一組合型電路板310與第二組合型電路板320之間。在本實施例中，多個導電接墊100更包括多個第四接墊140，設置於第二組第一接墊112與多個傳輸接墊200之間。多個第四接墊140接合於第二組合型電路板320。在本實施例中，任兩相鄰的第四接墊140在第一方向D1上具有第四間距S4，第四間距S4可大於第一間距S1，但本發明不以此為限。此外，在本實施例中，每一個第四接墊140在第一方向D1上具有寬度W4，寬度W4可大於寬度W1，但本發明不以此為限。
在本實施例中，多個第四接墊140結構上未與多條第一訊號線SL1連接。也就是說，多個第四接墊140為虛設（dummy）接墊。多個第四接墊140可具有浮置電位、接地電位或其組合，但本發明不以此為限。
請參照圖1及圖4，在本實施例中，多個導電接墊100更包括多個第五接墊150，設置於第二組第一接墊112與基板11的第二側邊11b之間。多個第五接墊150電性連接至第二組合型電路板320。在本實施例中，任兩相鄰的第五接墊150在第一方向D1上具有第五間距S5，第五間距S5可大於第一間距S1，但本發明不以此為限。在本實施例中，第四間距S4與第五間距S5實質上可相等，但本發明不以此為限。此外，在本實施例中，每一個第五接墊150在第一方向D1上具有寬度W5，寬度W5可大於寬度W1，寬度W4與寬度W5實質上可相等，但本發明不以此為限。在其他實施例中，寬度W4與寬度W5實質上可與寬度W2（標示於圖2）或寬度W3（標示於圖2）相等，但本發明不以此為限。
請參照圖1，在本實施例中，畫素陣列基板AR更包括第二驅動電路GDC2。第二驅動電路GDC2例如是整合型閘極驅動電路，亦即，第二驅動電路GDC2的主動元件（未繪示）是與畫素結構PX的主動元件T一起製作的。第二驅動電路GDC2設置在基板11上的第二側邊11b旁，且與至少部分的多條第二訊號線SL2電性連接。電性連接至第二組合型電路板320的多個第五接墊150可電性連接至第二驅動電路GDC2。
請參照圖1，傳輸電路板400包括第一子傳輸電路板410與第二子傳輸電路板420，設置於第一組合型電路板310與基板11的第二側邊11b之間。舉例而言，在本實施例中，第一子傳輸電路板410與第二子傳輸電路板420可設置於第一組合型電路板310與第二組合型電路板320之間，但本發明不以此為限。多個組合型電路板300更包括第三組合型電路板330，設置於第一子傳輸電路板410與第二子傳輸電路板420之間。多個第一接墊110更包括第三組第一接墊113，電性連接至第三組合型電路板330。多個導電接墊100更包括多個第六接墊160，設置於第三組第一接墊113與多個傳輸接墊200之間。多個第六接墊160接合於第三組合型電路板330。請參照圖1及圖5，在本實施例中，任兩相鄰的第六接墊160在第一方向D1上具有第六間距S6，第六間距S6可大於第一間距S1，但本發明不以此為限。在本實施例中，每一個第六接墊160在第一方向D1上具有寬度W6，寬度W6可大於寬度W1，寬度W6實質上可與寬度W2或寬度W3相等，但本發明不以此為限。
請參照圖1，在本實施例中，多個第六接墊160結構上未與多條第一訊號線SL1連接。亦即，第六接墊160為虛設（dummy）接墊。第六接墊160可具有一浮置電位、一接地電位或其組合，但本發明不以此為限。
請參照圖1，在本實施例中，多個組合型電路板300更包括第四組合型電路板340，設置於第三組合型電路板330與傳輸電路板400（例如：第一子傳輸電路板410）之間。多個第一接墊110更包括第四組第一接墊114，電性連接至第四組合型電路板340。第四組合型電路板340與第一組合型電路板310、第二組合型電路板320、第三組合型電路板330及傳輸電路板400分離。多個導電接墊100更包括多個第七接墊170，設置於第四組第一接墊114與多個傳輸接墊200之間。多個第七接墊170接合於第四組合型電路板340。在本實施例中，多個第七接墊170結構上未與多條第一訊號線SL1連接。亦即，第七接墊170為虛設（dummy）接墊。第七接墊170可具有一浮置電位、一接地電位或其組合，但本發明不以此為限。
請參照圖1，在本實施例中，基板11上之畫素陣列基板AR的多個構件（例如：位於第一側邊11a與第二側邊11b之間的多個導電接墊100及多個傳輸接墊200）可選擇性地利用接曝方法形成。舉例而言，基板11具有不同的多個範圍11d、11e，範圍11d與範圍11e部分地重疊，而接曝的方法包括下列步驟：首先，提供一曝光源及一光罩，其中曝光源所發出的光線穿過光罩後於基板11上形成的投影面積小於欲形成之構件所佔的面積；接著，利用所述光罩於基板11的範圍11d內形成多個導電接墊100及多個傳輸接墊200的至少一膜層（例如：導電圖案14a或導電圖案15a所屬的膜層）；然後，利用前述同一光罩於基板11的範圍11e內形成多個導電接墊100及多個傳輸接墊200的所述至少一膜層，其中範圍11d與範圍11e部分地重疊的範圍11f為重複曝光區域。於多次曝光過程中，在重複曝光區域11f中形成之構件的圖案需相同，因此，在本實施例中，對應於多個第一子傳輸電路板410與第二子傳輸電路板420的多個傳輸接墊200之間還具有對應於至少一組合型電路板（例如：第三組合型電路板330及第四組合型電路板340）的導電接墊100（例如：第三組第一接墊113及第四組第一接墊114）。然而，本發明不限於此，根據其它實施例，如不需使用接曝方法形成畫素陣列基板AR的構件，多個第一子傳輸電路板410與第二子傳輸電路板420之間可不具導電接墊100。
請參照圖1，在本實施例中，一部分的多條第二訊號線SL2（例如奇數條）與第一驅動電路GDC1電性連接，另一部分的多條第二訊號線SL2（例如偶數條）與第二驅動電路GDC2電性連接。也就是說，整合型閘極驅動電路（GOA）係設置於基板11的雙側。然而，本發明不限於此。圖8為本發明另一實施例之電子裝置的正視示意圖，如圖8所示，整合型閘極驅動電路（GOA）也可設置於基板11的單側，即設置於基板11的第一側邊11a旁，此時，設置於基板11的第二側邊11b旁的第二組合型電路板320可以省略，以更進一步提升接合良率。此外，在又一實施例中，整合型閘極驅動電路（GOA）設置於基板11的單側旁（例如：第一側邊11a旁）時，與組合型電路板300接合的導電接墊100可選擇性地不包括靠近另一側（例如：第二側邊11b）的虛設接墊；舉例而言，在所述又一實施例中，與第一組合型電路板310接合的導電接墊100可選擇性地不包括圖8的第三接墊130，與第三組合型電路板330接合的導電接墊100可選擇性地不包括圖8之位於第三組第一接墊113右側的第六接墊160。
綜上所述，本發明一實施例的電子裝置包括電性連接至部分之第一訊號線的多個第一接墊、電性連接至部分之第一訊號線的多個傳輸接墊、第一組合型電路板以及傳輸電路板。第一組合型電路板設置於基板的第一側邊與基板的第二側邊之間。第一組合型電路板電性連接至少部分的多個第一接墊。傳輸電路板設置於第一組合型電路板與基板的第二側邊之間。傳輸電路板電性連接至多個傳輸接墊。在第一方向上，多個第一接墊的兩相鄰第一接墊之間具有一第一間距，多個傳輸接墊的兩相鄰傳輸接墊之間具有一傳輸接墊間距，且傳輸接墊間距大於第一間距。由於傳輸接墊間距大於第一間距，因此，傳輸電路板易接合至傳輸接墊，進而能提升電子裝置的接合良率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10、10A‧‧‧電子裝置
11‧‧‧基板
11a‧‧‧第一側邊
11b‧‧‧第二側邊
11c‧‧‧第三側邊
11d、11e、11f‧‧‧範圍
13‧‧‧絕緣層
13a、13b‧‧‧開口
14a、14b、15a、15b‧‧‧導電圖案
31、41‧‧‧軟性基板
32、42‧‧‧線路層
33、43‧‧‧驅動晶片
34、44‧‧‧防焊層
35、45‧‧‧輸出引腳
36、46‧‧‧輸出走線
37、47‧‧‧輸入引腳
38、48‧‧‧輸入走線
100‧‧‧導電接墊
110‧‧‧第一接墊
111‧‧‧第一組第一接墊
112‧‧‧第二組第一接墊
113‧‧‧第三組第一接墊
114‧‧‧第四組第一接墊
120‧‧‧第二接墊
130‧‧‧第三接墊
140‧‧‧第四接墊
150‧‧‧第五接墊
160‧‧‧第六接墊
170‧‧‧第七接墊
200‧‧‧傳輸接墊
310‧‧‧第一組合型電路板
320‧‧‧第二組合型電路板
330‧‧‧第三組合型電路板
340‧‧‧第四組合型電路板
400‧‧‧傳輸電路板
410‧‧‧第一子傳輸電路板
420‧‧‧第二子傳輸電路板
AR‧‧‧畫素陣列基板
ACF1、ACF2‧‧‧異方性導電膠
D‧‧‧汲極
D1‧‧‧第一方向
D2‧‧‧第二方向
G‧‧‧閘極
GDC1‧‧‧第一驅動電路
GDC2‧‧‧第二驅動電路
PX‧‧‧畫素結構
PE‧‧‧畫素電極
S‧‧‧源極
S1‧‧‧第一間距
S2‧‧‧第二間距
S3‧‧‧第三間距
S4‧‧‧第四間距
S5‧‧‧第五間距
S6‧‧‧第六間距
S200‧‧‧傳輸接墊間距
SL1‧‧‧第一訊號線
SL2‧‧‧第二訊號線
T‧‧‧主動元件
W1~W6、W200‧‧‧寬度
A-A’、B-B’‧‧‧剖線
I、II、III、IV‧‧‧區域
圖1為本發明一實施例之電子裝置的正視示意圖。 圖2為本發明一實施例之電子裝置的區域I的放大示意圖。 圖3為本發明一實施例之電子裝置的區域II的放大示意圖。 圖4為本發明一實施例之電子裝置的區域III的放大示意圖。 圖5為本發明一實施例之電子裝置的區域IV的放大示意圖。 圖6為本發明一實施例之電子裝置的剖面示意圖。 圖7為本發明一實施例之電子裝置的剖面示意圖。 圖8為本發明另一實施例之電子裝置的正視示意圖。

Claims (16)

  1. 一種電子裝置，包括：一基板，具有相對的一第一側邊與一第二側邊；多條第一訊號線，沿著一第一方向排列於該基板的該第一側邊與該基板的該第二側邊之間，且沿著一第二方向延伸設置；多個畫素結構，電性連接至該些第一訊號線；多個第一接墊，設置於該基板上，且電性連接至部分的該些第一訊號線；多個傳輸接墊，設置於該基板上，且電性連接至部分的該些第一訊號線；一第一組合型電路板，設置於該基板的該第一側邊與該基板的該第二側邊之間，其中該第一組合型電路板電性連接至少部分的該些第一接墊，且在該第一方向上，該些第一接墊的兩相鄰第一接墊之間具有一第一間距；以及一傳輸電路板，設置於該第一組合型電路板與該基板的該第二側邊之間，其中該傳輸電路板電性連接至該些傳輸接墊，且在該第一方向上，該些傳輸接墊的兩相鄰傳輸接墊之間具有一傳輸接墊間距，該傳輸接墊間距大於該第一間距，且該第一組合型電路板和該傳輸電路板結構上彼此分離。
  2. 如申請專利範圍第1項所述的電子裝置，更包括：多個第二接墊，設置於該基板上，且位於該些第一接墊與該基板的該第一側邊之間，其中該第一組合型電路板電性連接至少部分的該些第二接墊，且在該第一方向上，該些第二接墊的兩相鄰第二接墊之間具有一第二間距，而該第二間距大於該第一間距。
  3. 如申請專利範圍第2項所述的電子裝置，其中該些第二接墊的其中之一在該第一方向上的寬度大於該些第一接墊的其中之一在該第一方向上的寬度。
  4. 如申請專利範圍第2項所述的電子裝置，更包括：多條第二訊號線，設置於該基板上，電性連接至該些畫素結構，且沿著該第一方向延伸設置；以及一第一驅動電路，設置在該基板上的該第一側邊旁，且電性連接至該些第二訊號線，其中電性連接至該第一組合型電路板的該些第二接墊電性連接至該第一驅動電路。
  5. 如申請專利範圍第4項所述的電子裝置，更包括：多個第三接墊，設置於該基板上，且位於該些第一接墊與該基板的該第二側邊之間，其中該第一組合型電路板接合於至少部分的該些第三接墊。
  6. 如申請專利範圍第5項所述的電子裝置，其中該些第三接墊結構上未與該些第一訊號線連接，該些第三接墊的兩相鄰第三接墊之間具有一第三間距，而該第三間距大於該第一間距。
  7. 如申請專利範圍第6項所述的電子裝置，其中該第二間距實質上等於該第三間距。
  8. 如申請專利範圍第6項所述的電子裝置，其中該些第三接墊具有一浮置電位、一接地電位或其組合。
  9. 如申請專利範圍第4項所述的電子裝置，更包括：一第二組合型電路板，設置於該傳輸電路板與該基板之該第二側邊之間，其中該些第一接墊包括一第一組第一接墊與一第二組第一接墊，該第一組第一接墊電性連接至該第一組合型電路板，而該第二組第一接墊至電性連接至該第二組合型電路板；多個第四接墊，設置於該第二組第一接墊與該些傳輸接墊之間，其中該些第四接墊接合於該第二組合型電路板；多個第五接墊，設置於該第二組第一接墊與該基板的該第二側邊之間，其中該些第五接墊電性連接至該第二組合型電路板；以及一第二驅動電路，設置在該基板上的該第二側邊旁，且電性連接於該些第二訊號線，其中電性連接至該第二組合型電路板的該些第五接墊電性連接至該第二驅動電路。
  10. 如申請專利範圍第9項所述的電子裝置，其中：該些第四接墊結構上未與該些第一訊號線連接，且在該第一方向上，該些第四接墊的兩相鄰第四接墊之間具有一第四間距，而該第四間距大於該第一間距；以及在該第一方向上，該些第五接墊的兩相鄰第五接墊之間具有一第五間距，而該第五間距大於該第一間距。
  11. 如申請專利範圍第10項所述的電子裝置，其中該些第四接墊具有一浮置電位、一接地電位或其組合。
  12. 如申請專利範圍第9項所述的電子裝置，其中該傳輸電路板包括設置於該第一組合型電路板與與該第二組合型電路板之間的一第一子傳輸電路板與一第二子傳輸電路板，而該電子裝置更包括：一第三組合型電路板，設置於該第一子傳輸電路板與該第二子傳輸電路板之間，其中該些第一接墊更包括一第三組第一接墊，電性連接至該一第三組合型電路板；以及多個第六接墊，設置於該第三組第一接墊與該些傳輸接墊之間，其中該些第六接墊接合於該第三組合型電路板。
  13. 如申請專利範圍第12項所述的電子裝置，其中該些第六接墊結構上未與該些第一訊號線連接。
  14. 如申請專利範圍第12項所述的電子裝置，其中在該第一方向上，該些第六接墊的兩相鄰第六接墊之間具有一第六間距，而該第六間距大於該第一間距。
  15. 如申請專利範圍第4項所述的電子裝置，其中該傳輸電路板包括設置於該第一組合型電路板與該基板的該第二側邊之間的一第一子傳輸電路板與一第二子傳輸電路板，而該電子裝置更包括：一第三組合型電路板，設置於該第一子傳輸電路板與該第二子傳輸電路板之間，其中該些第一接墊包括一第一組第一接墊與一第三組第一接墊，該第一組第一接墊電性連接至該第一組合型電路板，而該第三組第一接墊電性連接至該第三組合型電路板；以及多個第六接墊，設置於該第三組第一接墊與該些傳輸接墊之間，其中該些第六接墊接合於該第三組合型電路板。
  16. 如申請專利範圍第15項所述的電子裝置，該些第六接墊結構上未與該些第一訊號線連接。
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