TWI665670B - 多埠記憶體架構 - Google Patents

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Abstract

本文中揭示了多埠記憶體架構。一例示性記憶體包含一輸入埠、一記憶體陣列及一輸出埠。該輸入埠經耦合以接收資料區塊且包含經耦合以暫時儲存交替資料區塊之第一及第二緩衝器，且該輸出埠經耦合以自該記憶體陣列提供資料區塊。該記憶體陣列被劃分為第一及第二分區，其中該第一分區經耦合以自該第一緩衝器接收資料區塊且該第二分區經耦合以自該第二緩衝器接收資料區塊，且該輸入埠及該記憶體陣列經耦合以接收控制信號以同時在該第一緩衝器處接收一第一資料區塊、將一第二資料區塊自該第二緩衝器轉移至該第二分區中之一第一位址，且提供儲存在該第一分區之一第三位址處之一第三資料區塊。

Description

多埠記憶體架構
本發明大體上係關於記憶體，且更特定言之但不排他地，係關於多埠DRAM。
尤其高清晰度及高圖框速率之顯示系統要求快速移動大量影像資料。影像資料通常亦可包含許多位元。習知顯示系統可包含板上記憶體(諸如動態隨機存取記憶體)以在接收資料與基於資料之影像產生之間暫時儲存影像資料。隨著解析度及圖框速率增加，影像資料移入及移出板上記憶體可能成為影像產生之一瓶頸。例如，習知DRAM可能僅包含在輸入與輸出之間時間多工之一單個資料埠。雖然可能存在雙埠或多埠記憶體，但是由於習知多埠設計，此記憶體之常規實例通常會導致一大小及/或功率損失。因而，可能需要可用於小外觀尺寸組件中之更小且更有效的多埠記憶體。
本文中描述了用於多埠記憶體架構之一設備及方法之實例。在以下描述中，陳述眾多特定細節以提供對實施例之一詳盡理解。然而，習知此項技術者將認識到，可在沒有該等具體細節之一或多者之情況下實踐或以其他方法、組件、材料等等實踐本文中描述之技術。在其他例項中，未展示或詳細描述熟知結構、材料或操作以避免模糊某些態樣。 貫穿本說明書對「一實例」、或「一實施例」之參考意味著結合實例描述之一特定特徵、結構或特性包含於本發明之至少一實例中。因此，在貫穿本說明書之各種地方出現片語「在一實例中」或「在一實施例中」不一定皆指代同一實例。此外，特定特徵、結構或特性可在一或多個實例中以任意合適方式組合。 貫穿本說明書，使用若干技術術語。此等術語具有其所來源於之領域中之一般含義，除非本文中具體定義或其使用背景另有明確指示。應注意，貫穿此文件，元件名稱及符號可互換使用(例如，Si對矽)；然而，此兩者皆具有相同意義。 圖1係根據本發明之一實施例之一例示性顯示系統100。顯示系統100可為具有相關聯之控制及介面電子器件之一基於液晶之顯示器。顯示系統100之所圖解圖解說明實施例包含一介面102、一控制器104，一液晶顯示器106及一記憶體108。 在一些實施例中，介面102可為經耦合以接收數位視訊輸入之一數位介面。例如，介面102可為與基於MIPI聯盟之協定相容的。在此一實施例中，視訊輸入可被接收為符號，其可由介面102轉換成位元。例如，介面102可接收視訊輸入並將輸入提供給控制器104。在一些實施例中，視訊輸入可以大約800 MHz之一頻率被接收。 控制器104可為經耦合以控制顯示系統100之操作之一微控制器。例如，控制器104可操縱視訊輸入及/或將視訊輸入選路至液晶顯示器106以根據需要顯示。在一些實施例中，控制器104可包含一或多個記憶體，諸如記憶體108，且經耦合以經由介面102接收視訊輸入。控制器104之一或多個記憶體可暫時儲存與經由液晶顯示器106產生影像有關之資料及/或命令。例如，控制器104可例如在將經接收視訊輸入暫時儲存在記憶體108中之前或之後，組織及/或操縱該視訊輸入。 液晶顯示器106可為一基於CMOS之顯示器，其包含至少部分地基於經接收視訊輸入來產生影像之一像素陣列。在一些實施例中，液晶顯示器106可以高達720p之一解析度每秒產生60個圖框至100個圖框之高清晰度影像。例如，液晶顯示器106可為背光式顯示器，使得可自一前表面觀看及/或投影影像。 記憶體108之所圖解說明實施例包含一資料埠110。在一些實施例中，資料埠110可為具有一專用輸入埠及一專用輸出埠之一雙埠。在一些實施例中，記憶體108可為一動態隨機存取記憶體(DRAM)，其經組態以在將視訊輸入資料提供給液晶顯示器106之前暫時儲存視訊輸入資料。然而，亦可實施其他類型的記憶體，諸如SRAM、快閃記憶體、PRAM、MRAM等。在一些實施例中，記憶體108之一記憶體陣列可被劃分為至少兩個分區，此可允許記憶體108部分地由於包含在資料埠110之一輸入側中或與該輸入側相關聯之緩衝器而被同時讀取及寫入。例如，一資料區塊可在資料埠110之一輸入側被記憶體108接收，且資料區塊可被寫入至包含在資料埠110中之一第一緩衝器。同時，可在由一位址指定之一記憶體位置處自記憶體108讀取資料，且由資料埠110之一輸出側將該資料提供為讀取資料。此外且在寫入及讀取操作的同時，可將來自資料埠110之第二緩衝器之資料轉移至記憶體108中之一位置。在一些實施例中，可自一分區提供讀取資料，且可將經轉移資料移動至另一分區。 顯示系統100可向各種主機系統提供影像產生能力。在一些實施例中，顯示系統100可具有小外觀尺寸，其適於充分併入至可穿戴技術中，諸如一抬頭顯示器或微型投影系統。由於同時讀取及寫入記憶體108之記憶體位址之能力，資料埠110之雙重態樣可允許顯示系統100對輸入具有一快速回應時間。此可與僅包含在讀取與寫入之間時間共用之一單一存取埠之習慣DRAM形成對照。 圖2係根據本發明之一實施例之一記憶體208之一例示性方塊圖。記憶體208可為記憶體108之一實例。記憶體108之所圖解說明實施例可包含一輸入埠211、一記憶體陣列214、控制邏輯216及一輸出埠209。記憶體208可例如在輸入埠211處接收DATA IN且在輸出埠209處提供DATA OUT。 例如，輸入埠211可為資料埠110之一輸入側。輸入埠211之所圖解說明實施例可包含一緩衝器212。在一些實施例中，緩衝器212可被分為兩個或兩個以上分區或由兩個或兩個以上單獨緩衝器形成。在一些實施例中，緩衝器212可為允許非同步資料輸入之一先進先出(FIFO)緩衝器。輸入埠211可經耦合以接收DATA IN，其可為資料區塊之形式，且在DATA IN被轉移至記憶體陣列214之一記憶體位置中之前將DATA IN暫時儲存在緩衝器212中。將DATA IN儲存在緩衝器212中可包括將DATA IN寫入緩衝器212。例如，一第一資料區塊可在被儲存在(例如，轉移至)記憶體陣列214之一位址處之前被暫時儲存在(例如，寫入)緩衝器212之一第一緩衝器或一第一分區中。在一些實施例中，緩衝器212可為記憶體陣列214之一單一列。 記憶體陣列214同樣可被分為兩個或兩個以上分區。在一些實施例中，記憶體陣列214之每一分區可與輸入埠211之一各自分區或單獨之緩衝器相關聯。記憶體陣列214 (例如，可為64列深及1820位元寬)可將資料區塊儲存在兩個或兩個以上分區之各者中之指定位址處，且提供該資料區塊。在一些實施例中，記憶體陣列214之兩個或兩個以上分區之各者之資料線可被單獨地且同時地存取。然而，資料線可能不能用於同時自兩個或兩個以上分區之各者讀取。相反，一分區之資料線可用於寫入記憶體陣列214之各自分區中之一位址，而其他分區之一者之資料線可用於自該分區內之位址讀取。 控制邏輯216可自諸如控制器104等一外部源接收一時脈信號CLK及控制資訊，且控制資料移入、移出記憶體陣列214及在記憶體陣列214內移動。控制邏輯216可將控制信號提供給記憶體陣列214、輸入埠211及輸出埠209以設計資料區塊之移動。控制信號可包含命令及記憶體位址，其中該命令例如至少包含寫入、讀取及轉移。在一些實施例中，轉移命令可由控制邏輯216回應於一外部提供之讀取及寫入命令而在內部產生。例如，轉移命令可使資料區塊自緩衝器212移動至記憶體陣列214。在一些實施例中，控制信號可由控制器104提供，且在此一實施例中記憶體208可不包含控制邏輯216。 在一些實施例中，記憶體208可對所接收及讀取之資料執行同位檢查及/或錯誤校正操作。在此一實施例中，記憶體208可在將資料區塊寫入緩衝器212或記憶體陣列214之一各自分區之前將額外之同位檢查/錯誤校正位元添加至每一資料區塊。 輸出埠209例如可為資料埠110之一輸出側，且可回應於讀取操作而自記憶體陣列214提供資料。在一些實施例中，輸出埠209可一次僅由一或多個分區之一者使用，且可包含例如一輸出驅動器及一多工器。 在操作中，記憶體208至少部分地由於輸入埠211之緩衝器212而能夠同時寫入及讀取資料。例如，當資料區塊W2被寫入緩衝器212時，可將資料區塊W1轉移至記憶體陣列214中之一位址，且同時可自記憶體208讀出資料區塊R1。應該注意，資料區塊W1正在自與資料W2被寫入之緩衝器分區不同之一緩衝器分區中轉移。此外，資料區塊R1正在自與資料區塊W1被轉移至之記憶體陣列214之分區不同之記憶體陣列214之一分區中讀取。 圖3係根據本發明之一實施例之一說明性記憶體308之一方塊圖。記憶體308可為記憶體108及/或208之一實例。記憶體308之所圖解說明實施例包含一輸入埠311、一記憶體陣列314及一輸出驅動器318。記憶體308至少部分由於具有兩個埠而能夠同時讀取及寫入資料。在一些實施例中，一資料自輸入埠311之一緩衝器轉移至記憶體陣列314之一記憶體位址可與讀取及寫入操作一起發生。 輸入埠311之所圖解說明實施例至少包含緩衝器312A及312B。緩衝器312A及312B可為單獨且不同的緩衝器，或緩衝器312可被分成兩個分區。緩衝器312A及312B可經耦合以接收DATA IN之每隔一個資料區塊，其例如可包含128個位元。例如，緩衝器312A可接收DATA IN之偶數資料區塊，而緩衝器312B可接收DATA IN之奇數資料區塊。當然，相反分配係可能的，例如，緩衝器312A接收奇數資料區塊且緩衝器312B接收偶數資料區塊。在一些實施例中，緩衝器312A及312B可一次僅儲存一資料區塊，但是當然亦可實施其他深度。例如，緩衝器312A及312B可為一位元深及如所期望那樣寬。在一些實施例中，緩衝器312A及312B之寬度可各自為3840個位元，但是當然其他寬度亦係可能的。然而，緩衝器312A及312B之深度及寬度不應被認為係限制性的。通常，可能需要使緩衝器312A及312B兩者之寬度與每一資料區塊一樣寬，以加速寫入及轉移資料進出緩衝器。 記憶體陣列314可為形成為列及行之一基於CMOS之DRAM陣列，其中列被指定為字線且行被指定為位元線。然而，亦可實施相反情況。此外，記憶體陣列314可被劃分為兩個分區314A及314B，其中每一分區包含各自之資料線，諸如資料線(DATA LINE) A及資料線B。資料線A及B可表示複數條資料線，其亦可被稱為位元線。例如，資料線A及B兩者可能皆為192個位元寬。在一些實施例中，兩個分區314A及314B可與各自緩衝器312A及312B相關聯，使得來自緩衝器312A之資料區塊之轉移被轉移至分區312A內之位址，且此同樣適用於分區314B及緩衝器314B。在一些實施例中，緩衝器312A及312B可為各自分區314A及314B之一單一列。 可為輸出埠209之輸出驅動器318可經耦合以自記憶體陣列314接收讀取資料。經讀取資料可由輸出驅動器318作為回應而提供。輸出驅動器318可在兩個分區314A及314B之間共用，但是一次僅可提供來自一分區之資料。在一些實施例中，輸出驅動器318可包含耦合至記憶體308之輸出之上拉及下拉電晶體，且上拉及下拉電晶體可例如經由一多工器耦合至分區314A及314B。 在一些實施例中，資料區塊可由五個子區塊形成，其中每一子區塊包含960個位元之資訊。例如，960個位元可由五個192位元區塊形成，該等位元區塊可包含128個位元資料以及命令、位址及錯誤校正碼。在一些實施例中，由於同位檢查/錯誤校正碼(ECC)操作，每一區塊可包含具有由記憶體308產生之額外64個位元之128個位元資料。附加64個位元接著可被修改為接收到的128個位元，並一起儲存在記憶體308內，諸如儲存在緩衝器312A及312B以及分區314A及314B中。因而，每一資料區塊可包含3840個位元之資訊。因此，在一些實施例中，緩衝器312A及312B之寬度，及擴展開來，分區314A及314B之寬度可為3840個位元寬。此外，可能需要20個週期之時脈信號(諸如時脈信號CLK)以將每一資料區塊計入(例如，寫入)緩衝器312A及312B中，其中每一週期計入128個位元且產生額外的64個同位檢查/ECC位元。在一些實施例中，每一子區塊可在四個時脈週期中被計入。當然，為計入每一資料區塊及/或子區塊可實施其他數量之時脈週期，且20個週期之實例不應被解釋為限制。例如，每一資料區塊及/或子區塊可使用任意數量之期望資料週期(例如5個、10個、12個、15個、18個、22個等)來計入。 在操作中，記憶體308可接收形成DATA IN之一資料區塊序列。例如，資料區塊序列可來自如圖1中所示之視訊輸入。可基於一時脈信號CLK將資料區塊計入至記憶體308中。第一資料區塊可暫時儲存在(例如，寫入)緩衝器312A中，且第一資料區塊可包含經接收資料加上由記憶體308產生之同位檢查/ECC位元。當在起始記憶體308之後或在例如系統重設之後接收到第一資料區塊時，緩衝器312B可為空的，且不會形成其他操作。然而，若在接收到第一資料區塊時在緩衝器312B內存在資料，則在接收第一資料區塊期間可將此資料轉移至分區314B。 繼續該實例，且假定當接收到第一資料區塊時緩衝器312B中不存在資料，則可在第一資料區塊之後接收一第二資料區塊。然而，回應於控制信號，可將第二資料區塊寫入緩衝器312B。在接收第二資料區塊期間，可將第一資料區塊轉移至分區314A內之一位址。此外，且在接收第二資料區塊期間，可自分區314B執行一讀取操作。因為分區314A及314B包含單獨資料線，所以一分區可被寫入，而另一分區被讀取。 在接收到第二資料區塊之後，可接收一第三資料區塊並將其儲存在緩衝器312A中。在一些實施例中，第三資料區塊可覆寫在第一資料區塊上。在接收第三資料區塊期間，可將第二資料區塊轉移至分區314B內之一位址，且可對分區314A內之一資料區塊執行一讀取操作。此步驟處之讀取操作可為第一資料區塊，但是亦可為儲存在分區314A內之另一資料區塊。然而，若讀取需要自與轉移相同分區(例如分區314A)發生，則可暫時減慢或暫停轉移，接著在讀取完成之後重新開始轉移。 為了繼續該實例，可接收一第四資料區塊並將其儲存在緩衝器312B中，第四資料區塊可覆寫在第二資料區塊上。在接收第四資料區塊期間，可將第三資料區塊轉移至分區314A內之一位址，且可對分區314B內之一資料區塊執行一讀取操作。輸出驅動器318可自讀取操作中驅動資料區塊。 圖4係根據本發明之一實施例之一記憶體408之一簡化示意圖。記憶體408係記憶體108、208及/或308之一實例。記憶體408之所圖解說明實施例包含一緩衝器412、轉移閘極420及422、一記憶體陣列414及一多工器(MUX) 424。 緩衝器412可為一輸入埠(例如輸入埠211)之部分。此外，緩衝器412可被劃分為兩個以形成緩衝器412A及412B，或可包含兩個單獨之緩衝器412A及412B。在一些實施例中，緩衝器412A及412B可為一位元深及多位元長。例如，緩衝器412A及412B可為一位元深乘以3840個位元寬。如上文所論述，由記憶體408接收之資料區塊可為3840位元寬。然而，緩衝器412A及412B可為任意大小(寬度及深度)，且仍然歸屬於本發明之範圍內。 緩衝器412A及412B可分別經由轉移閘極420及422耦合至記憶體陣列414之各自分區。轉移閘極420及422可為將緩衝器412A及412B之資料線耦合至記憶體414之資料線之電晶體。例如，緩衝器412A可經由轉移閘極420耦合至資料線A。在由控制邏輯(諸如控制邏輯216)或控制器104提供之控制信號下，轉移閘極420及422可被交替地啟用以將其等各自緩衝器412A及412B中之資料耦合至記憶體陣列414之各自分區中之位址。 記憶體陣列414可被劃分為兩個以形成分區414A及414B。分區414A及414B之大小(例如，列數及寬度)可相等，且亦可具有與其各自的緩衝器412A及412B類似或相同的位元寬度。在一些實施例中，緩衝器412可為記憶體陣列414之一單一列。例如，記憶體414可具有65列，其中緩衝器412係列0。在此一實施例中，資料區塊自緩衝器412轉移至記憶體陣列414A可僅需要一記憶體位址偏移，且經接收資料區塊之寫入位址可為列0之位址。因而，記憶體位址偏移可指向列1至列65。因此，記憶體位址偏移可需要較少位元來指定位址。 一輸出埠(諸如輸出埠209)可至少包含耦合至分區414A及414B之資料線之MUX 424。例如，MUX 424可回應於控制信號而將兩個分區414A及414B之一者之資料線耦合至記憶體408之輸出。 圖5A及5B係根據本發明之一實施例之分別用於一記憶體之時序圖505及515。時序圖505及515將用於論述記憶體108、208、308及/或408之操作。圖5A展示了相關聯資料進出一記憶體及在一記憶體內之命令及移動，而圖5B展示了相關聯之命令、位址資訊及選通信號(例如，控制信號)。 時序圖505展示橫跨頂部之一時脈信號CLK。時脈信號可為圖3之時脈信號CLK之一實例。直接在時脈信號下面的係標記為CMD之一列記憶體命令，其中每一命令包含一讀取命令及一寫入命令兩者。例如，一初始無操作命令(NOP)之後係一寫入0-0 (WR0-0)命令及一配對讀取0-0 (RD0-0)命令。此等命令透過被展示在最右邊之0-43繼續。資料展示在命令下面。例如，一資料頂列展示輸入資料0-0至0-42。如上所述，一資料區塊可能需要20個時脈週期來寫入一輸入緩衝器，諸如(例如)緩衝器312A。因此，自0-0至0-19之輸入1 (INPUT 1)列將表示將一單一資料區塊接收到一第一輸入緩衝器中。在一些實施例中，每一資料0-0、0-1、0-2等可表示128個接收到之位元或192個接收到之位元加上同位檢查/ECC位元。因而，資料0-0至0-19可表示包含同位檢查/ECC位元之2560個位元或3480個位元，其將組合以形成一單一資料區塊。由0-20至0-39表示之一第二資料區塊將被接收到一第二輸入緩衝器中。作為參考，時序圖505頂部處之三角形展示後續資料區塊之結束及開始。輸入1下面的資料列係讀取1 (READ 1)資料。讀取1資料可為自一記憶體陣列分區(諸如分區314A或314B)讀取之資料。讀取1資料亦可作為輸出(OUTPUT)資料提供。輸入2 (INPUT 2)將係下一組資料區塊。 時序圖515亦展示了CLK信號及CMD信號以及位址資訊及控制信號。例如，在CMD線下係寫入而不係讀取(WR/RD)控制信號，且在WR/RD控制信號下展示了用於寫入及讀取之位址。在一些實施例中，用於寫入之每一位址可為相同位址，例如，WR0-0至WR0-19可為相同位址，且對於讀取位址情況可相同。位址資訊下係用於轉移操作之一控制信號，標記為WR_NOW。轉移操作基於一單一脈衝(例如，一選通)而發生。轉移操作之位址展示在相關聯控制信號之下方。可看出，用於寫入及讀取操作之位址資訊之長度係11個位元(例如，＜10:0＞)，而用於轉移操作之位址資訊之長度只有6個位元(例如，＜5:0＞)。位址長度之差可能係由於使用索引來指定轉移位址。例如，寫入位址可指定諸如緩衝器312A等輸入緩衝器之位址位置，且轉移位址可指示自輸入緩衝器位址索引之一記憶體位址。例如，在輸入緩衝器係相關聯之記憶體陣列之一列之實施例中，可使用此索引。 將時序圖505及515結合在一起，將論述資料移入例示性記憶體308、在例示性記憶體308內移動及移出例示性記憶體308。在20個時脈週期之上升邊緣，例如，輸入1之資料0-0至0-19將被計入至緩衝器312A中。例如，在每四個連續之時脈週期之後，可將包含192個位元之一子區塊寫入緩衝器312A。因而，在20個時脈週期之後，可將3840個位元寫入緩衝器312A。在計入輸入1資料的同時，輸出資料中之資料out0至out19可自分區314A內之一位置讀出。在一些實施例中，輸出資料可為讀取1資料。在其他實施例中，輸出及讀取1資料可為不同資料。在此一實施例中，輸出資料可能係較早被讀取之資料，其準備被輸出埠(諸如輸出驅動器318)驅動出。 為了進一步圖解說明，回應於WR0-0及RD0-0命令，WR/RD控制信號可轉變為高。WR/RD信號轉變為高可將資料0-0寫入位址WRA0，且可進一步導致自RDA0讀取資料RD0-0。因為正被寫入之緩衝器與正被讀取之分區相關聯，所以位址WRA0及RDA0可與一相同記憶體陣列(諸如分區312A)相關聯。然而，被轉移至之分區與另一個緩衝器(諸如312B)相關聯。在與第一資料區塊相關聯之讀取及寫入命令完成之後，可發生一轉移命令WN0-0。轉移命令可導致控制信號WR_NOW脈衝為高，此可導致例如來自緩衝器312B之資料被轉移至分區314B之一記憶體位址。轉移之接收位址由WN_A＜5:0＞之索引指示。 命令及資料移動序列可繼續，但緩衝器及分區可能會反轉。例如，輸入1之第二資料區塊可被寫入緩衝器312B，可自分區312B讀取資料，且來自緩衝器312A之資料可被轉移至分區314A。 在輸入1之所有第一資料區塊(例如，資料0-0至0-19)全部寫入緩衝器312A之後，可發生來自緩衝器312B之一資料轉移。轉移命令WN_NOW可回應於WN0-0轉移命令之發生而選通。例如，資料區塊之轉移可能只需要六個時脈週期。雖然已經使用了6個週期地圖解說明轉移操作，但是對於轉移操作可實施其他數量之週期，諸如n個週期，其中n可為2、5、8等。 圖6係根據本發明之一實施例之一記憶體之一例示性方法605。方法605可在記憶體108、208、308及/或408中實施。方法605可提供用於如本文中揭示那樣寫入一記憶體、讀取記憶體及執行記憶體之一內部轉移操作之一實例。 方法605可以程序方塊602開始，該程序方塊602包含在一記憶體之一第一輸入緩衝器處接收一第一資料區塊。例如，記憶體308之緩衝器312A可接收第一資料區塊。例如，接收第一資料區塊可導致第一資料區塊回應於一寫入命令而被寫入第一緩衝器。寫入命令可例如由記憶體之控制邏輯接收，且由一主機提供。 程序方塊602之後可為程序方塊603，其包含在接收第一資料區塊的同時自記憶體陣列之一第一分區之任意記憶體位址讀取一第一資料輸出。例如，儲存在分區314A中之一資料區塊可由記憶體308讀出。儲存第一資料輸出之記憶體位置之位址不影響方法605。 程序方塊603之後可為程序方塊604，程序方塊604包含在記憶體之一第二輸入緩衝器處接收一第二資料區塊。例如，記憶體308之緩衝器312B可接收第二資料區塊。例如，可回應於一接收到之寫入命令而將第二資料區塊寫入第二緩衝器。除寫入命令外，記憶體亦可接收一轉移命令及一讀取命令。然而，在一些實施例中，轉移命令可由記憶體之控制邏輯在內部產生。因而，程序方塊606及608可與將第二資料區塊寫入第二緩衝器幾乎同時執行。程序方塊606包含在接收第二資料區塊的同時，將第一資料區塊自第一緩衝器轉移至記憶體之一記憶體陣列之第一分區之任意記憶體位址。且程序方塊608包含在接收第二資料區塊及轉移第一資料區塊的同時，自記憶體陣列之一第二分區之任意記憶體位址讀取一第三資料區塊。雖然程序方塊604、606及608被展示為單獨程序，但是這三個程序方塊可被組合成一單個程序方塊，且其等單獨論述係出於清楚目的。 程序方塊608之後可為程序方塊610，程序方塊610包含在記憶體之第一輸入緩衝器處接收一第三資料區塊。接收第三資料區塊可包含將第三資料區塊寫入第一輸入緩衝器。類似於程序方塊606及608，程序方塊612及614可與程序方塊610之執行同時執行。例如，在將第三資料區塊接收/寫入至第一輸入緩衝器的同時，可將第二資料區塊自第二輸入緩衝器轉移至第二分區之任意記憶體位址(程序方塊612)，且可自第一分區之任意記憶體位址讀取一第三資料輸出(程序方塊614)。同樣，程序方塊610、612及614可被組合成一單一操作，但是為了論述簡單性，該程序方塊已經被分成單獨程序方塊。 如關於程序方塊602至614所論述，方法605可繼續交替寫入、轉移及讀取。例如，程序方塊614之後可為程序方塊616，程序方塊616包含在記憶體之第二輸入緩衝器處接收一第四資料區塊，且在接收第四資料區塊的同時，將第三資料區塊自第一輸入緩衝器轉移至第一分區之任意記憶體位址(程序方塊618)，及自記憶體之第二分區之任意記憶體位址讀取一第四資料輸出(程序方塊620)。 對本發明之所圖解說明之實例之以上描述(包含在說明書摘要中描述之內容)不希望為窮舉性的或將本發明限於所揭示之精確形式。如習知此項技術者將認識到，雖然出於說明目的在本文中描述了本發明之特定實例，但是各種修改在本發明之範疇內係可能的。 在以上詳細描述之背景下可對本發明做出此等修改。所附請求項中使用之術語不應被解釋為將本發明限於說明書中揭示之特定實例。實情係，本發明之範疇將完全由根據沿用已久的請求項解釋規則來解釋之所附請求項判定。
100‧‧‧顯示系統
102‧‧‧介面
104‧‧‧控制器
106‧‧‧液晶顯示器
108‧‧‧記憶體
110‧‧‧資料埠
208‧‧‧記憶體
209‧‧‧輸出埠
211‧‧‧輸入埠
212‧‧‧緩衝器
214‧‧‧記憶體陣列
216‧‧‧控制邏輯
308‧‧‧記憶體
311‧‧‧輸入埠
312A‧‧‧緩衝器
312B‧‧‧緩衝器
314‧‧‧記憶體陣列
314A‧‧‧分區
314B‧‧‧分區
318‧‧‧輸出驅動器
408‧‧‧記憶體
412‧‧‧緩衝器
412A‧‧‧緩衝器
412B‧‧‧緩衝器
414‧‧‧記憶體陣列
414A‧‧‧分區
414B‧‧‧分區
420‧‧‧轉移閘極
422‧‧‧轉移閘極
424‧‧‧多工器
505‧‧‧時序圖
515‧‧‧時序圖
602‧‧‧程序方塊
603‧‧‧程序方塊
604‧‧‧程序方塊
605‧‧‧方法
606‧‧‧程序方塊
608‧‧‧程序方塊
610‧‧‧程序方塊
612‧‧‧程序方塊
614‧‧‧程序方塊
616‧‧‧程序方塊
618‧‧‧程序方塊
620‧‧‧程序方塊
CLK‧‧‧時脈信號
CMD‧‧‧命令
R1‧‧‧資料區塊
W1‧‧‧資料區塊
W2‧‧‧資料區塊
參考以下圖式描述本發明之非限制及非詳盡實例，其中相同元件符號貫穿各視圖指代相同部分，除非另有說明。 圖1係根據本發明之一實施例之一例示性顯示系統。 圖2係根據本發明之一實施例之一記憶體之一例示性方塊圖。 圖3係根據本發明之一實施例之一說明性記憶體之一方塊圖。 圖4係根據本發明之一實施例之一記憶體之一簡化示意圖。 圖5A及5B係根據本發明之一實施例之一記憶體之時序圖。 圖6係根據本發明之一實施例之一記憶體之一例示性方法。 對應的元件符號貫穿圖式之若干視圖指示對應組件。習知此項技術者應明白，圖中之元件係出於簡單且清楚目的而圖解說明，且不一定係按比例繪製。例如，圖中一些元件之尺寸可能相對於其他元件而被誇大以幫助改良對本發明之各種實施例之理解。此外，為了更清楚地瞭解本發明之此等各種實施例，通常不描繪在商業可行的實施例中有用或必要的常見但熟知元件。

Claims (20)

  1. 一種記憶體，其包括： 一輸入埠，其經耦合以接收資料區塊，其中該輸入埠包含經耦合以暫時儲存交替資料區塊之第一及第二緩衝器；及 一記憶體陣列，其被劃分為第一及第二分區，其中該第一分區經耦合以自該第一緩衝器接收資料區塊且該第二分區經耦合以自該第二緩衝器接收資料區塊；及 一輸出埠，其經耦合以自該記憶體陣列提供資料區塊， 其中該輸入埠及該記憶體陣列經耦合以接收控制信號以同時在該第一緩衝器處接收一第一資料區塊、將一第二資料區塊自該第二緩衝器轉移至該第二分區中之一第一位址，且經由該輸出埠提供儲存在該第一分區之一第三位址處之一第三資料區塊。
  2. 如請求項1之記憶體，其中該輸入埠回應於該等控制信號而使一第四資料區塊被該第二緩衝器接收、將該第一資料區塊轉移至該第一分區之一第四位址，且經由該輸出埠提供儲存在該第二分區之一第五位址處之一第五資料區塊。
  3. 如請求項1之記憶體，其中該等第一及第二緩衝器分別係該等第一及第二分區之一列。
  4. 如請求項1之記憶體，其中該輸出埠包含：一多工器，其經耦合以自該記憶體陣列之該等第一及第二分區接收資料區塊；及一輸出驅動器，其耦合至作為讀取資料之該等資料區塊。
  5. 如請求項1之記憶體，其中該記憶體係一動態存取隨機記憶體、靜態隨機存取記憶體、快閃記憶體、磁性隨機存取記憶體或相變記憶體。
  6. 如請求項1之記憶體，其進一步包括經耦合以提供該等控制信號之控制邏輯，且其中該控制邏輯產生一轉移命令以使該第二資料區塊自該第二緩衝器轉移至該第二分區中之該第一位址。
  7. 如請求項1之記憶體陣列，其中該第一資料區塊在20個時脈週期內被寫入該第一緩衝器。
  8. 一種顯示系統，其包括： 一數位介面，其經耦合以接收視訊輸入，其中該視訊輸入包含複數個資料區塊； 一顯示器，其經耦合以基於該等資料區塊產生一或多個影像；及 一記憶體，其經耦合以自一控制器接收該等資料區塊且在該顯示器基於該等資料區塊產生一影像之前暫時儲存該等資料區塊，該記憶體包括： 一輸入埠，其經耦合以接收資料區塊，其中該輸入埠包含經耦合以暫時儲存交替資料區塊之第一及第二緩衝器；及 一記憶體陣列，其被劃分為第一及第二分區，其中該第一分區經耦合以自該第一緩衝器接收資料區塊且該第二分區經耦合以自該第二緩衝器接收資料區塊；及 一輸出埠，經耦合以自該記憶體陣列提供資料區塊， 其中該輸入埠及該記憶體陣列經耦合以接收控制信號以同時在該第一緩衝器處接收一第一資料區塊、將一第二資料區塊自該第二緩衝器轉移至該第二分區中之一第一位址，且經由該輸出埠提供儲存在該第一分區之一第三位址處之一第三資料區塊。
  9. 如請求項8之顯示系統，其中該等第一及第二緩衝器分別係該等第一及第二分區之一列。
  10. 如請求項8之顯示系統，其中該記憶體接收一時脈信號，且該第一資料區塊在該等時脈信號之M個週期內被寫入該第一緩衝器，其中該第三資料區塊在相同的M個時脈週期內被該記憶體讀出，且其中該第二資料區塊轉移至該第二分區中之該第一位址在N個時脈週期中發生，其中N小於M。
  11. 如請求項8之顯示系統，其中該顯示器係一液晶顯示器。
  12. 如請求項8之顯示系統，其進一步包括一控制器，該控制器經耦合以自該數位介面接收該視訊輸入且將該資料區塊提供給該記憶體，其中該控制器將該視訊輸入操縱成該等資料區塊。
  13. 如請求項8之顯示系統，其中該記憶體係一動態隨機存取記憶體。
  14. 一種方法，其包括： 在一記憶體之一輸入埠處接收一第一資料區塊； 將該第一資料區塊暫時儲存在該記憶體之一第一緩衝器中； 在接收該第一資料區塊的同時，將一第二資料區塊自該記憶體之一第二緩衝器轉移至該記憶體之一記憶體陣列之一第二分區之一第二位址；及 在接收該第一資料區塊及轉移該第二資料區塊的同時，自該記憶體陣列之一第一分區之一第三位址讀取一第三資料區塊。
  15. 如請求項14之方法，其進一步包括： 在該記憶體之該輸入埠處接收一第四資料區塊； 將該第四資料區塊暫時儲存在該記憶體之該第二緩衝器中； 在接收該第四資料區塊的同時，將該第一資料區塊自該第一緩衝器轉移至該記憶體陣列之該第一分區之一第一位址；及 在接收該第四資料區塊及轉移該第一資料區塊的同時，自該記憶體陣列之該第二分區之一第五位址讀取一第五資料區塊。
  16. 如請求項15之方法，其中將該第四資料區塊暫時儲存在該記憶體之該第二緩衝器中包含覆寫在該第二資料區塊上。
  17. 如請求項14之方法，其中自該記憶體陣列之一第一分區之一第三位址讀取一第三資料區塊包括由該記憶體之一輸出埠驅動該第三資料區塊，該輸出埠與該輸入埠不同。
  18. 如請求項14之方法，其中在一記憶體之一輸入埠處接收一第一資料區塊包括接收資料、命令及位址資訊。
  19. 如請求項18之方法，其進一步包括基於該資料、命令及位址資訊來產生該第一資料區塊之同位檢查及錯誤校正碼。
  20. 如請求項14之方法，其中該記憶體係一動態隨機存取記憶體，且該第三資料區塊係經由一輸出埠提供，該輸出埠與該輸入埠不同且分離。
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