TWI659288B - 無參考時脈互補式金氧半影像感測器 - Google Patents

Abstract

本文中揭示用於一無參考時脈CMOS影像感測器之設備及方法。一種實例性設備可包含經由一串列匯流排耦合至一影像感測器之一控制器，且該控制器可經由該串列匯流排將一存取叢發提供至該影像感測器，該存取叢發包含複數個資料信號及一相關聯時脈信號，其中該相關聯時脈信號係用於獲取該複數個資料信號之位元之一時序信號。該影像感測器可回應於在該存取叢發期間出現之一內部時脈信號之一循環數目與在該存取叢發期間出現之該相關聯時脈信號之一循環數目之一比較而校準該內部時脈信號，其中該相關聯時脈信號以一第一頻率進行循環且該內部時脈信號以不同於該第一頻率之一第二頻率進行循環。

Description

無參考時脈互補式金氧半影像感測器

本發明一般而言係關於參考時脈產生，且特定而言但非排他地，係關於基於串列匯流排通信時脈而校準影像感測器內部參考時脈。

影像感測器已變得無所不在。其廣泛地用於數位靜態相機、蜂巢式電話、安全攝像機以及醫學、汽車及其他應用中。用於製造影像感測器之技術持續快速地進展。舉例而言，對較高解析度及較低電力消耗之需求已促進了此等裝置之進一步小型化及整合。 額外小型化已引起經增加系統整合，此已導致對避免系統級電磁干擾(EMI)之一需要。至少部分地由於系統整合，已消除離散晶體時脈產生裝置，且一系統控制器可在其適當位置中產生系統時脈。一實例性時脈產生電路可為習用地包含於各種電子器件中之鎖相環路(PLL)。然而，由PLL產生之時脈信號可能不與由晶體產生之時脈信號一樣乾淨，從而導致不想要之雜訊。PLL產生之時脈信號同樣亦可導致或增加系統EMI雜訊。 已採用諸多技術來減輕EMI雜訊之效應，諸如擴展頻譜計時。然而，此等方法中之某些方法可能不完全消除雜訊之效應及/或導致增加之系統要求，諸如額外EMI屏蔽組件。

本文中闡述用於無參考時脈之CMOS影像感測器之一設備及方法之實例。在以下說明中，陳述眾多特定細節以提供對實例之一透徹理解。然而，熟習相關技術者將認識到，本文中所闡述之技術可在不具有該等特定細節中之一或多者之情況下實踐或者利用其他方法、組件、材料等來實踐。在其他例項中，未詳細展示或闡述眾所周知之結構、材料或操作以避免使特定態樣模糊。 在本說明書通篇中對「一項實例」或「一項實施例」之提及意指結合該實例所闡述之一特定特徵、結構或特性包含於本發明之至少一項實例中。因此，在本說明書通篇之各個地方中片語「在一項實例中」或「在一項實施例中」之出現未必全部指代同一實例。此外，在一或多項實例中可以任何適合方式組合該等特定特徵、結構或特性。 貫穿本說明書，使用數個技術術語。此等術語將採取其在其所屬技術領域中之普通含義，除非本文中另外具體定義或其使用之內容脈絡將另外清晰地暗示。應注意，在本文件中，元件名稱及符號可互換地使用(例如，Si對矽)；然而，兩者皆具有相同含義。 如上文所論述，系統整合可導致用由在內部產生系統參考時脈信號之一系統控制器替換習用地用於產生系統參考時脈信號之離散晶體裝置。一實例性系統控制器可為一系統單晶片(SoC)，其可利用一內部PLL電路在內部產生參考系統時脈信號，且將該參考系統時脈信號提供至系統之各種其他組件，諸如周邊裝置及諸如此類。然而，由控制器產生之系統參考時脈信號可具有比晶體產生之參考時脈信號之雜訊特性更糟糕之雜訊特性。舉例而言，PLL產生之系統參考時脈信號可包含抖動，週期抖動及累加抖動兩者，該抖動可比包含於晶體產生之時脈信號中之抖動更糟糕。進一步地，若在10 KHz到100 KHz範圍中之累加抖動太大(例如，大於10 ns)，則影像感測器內部時脈信號與系統參考時脈信號之間的一相位漂移可將水平雜訊問題引入於由影像感測器產生之影像中。 此外，PLL產生之系統參考時脈信號可為一EMI源。舉例而言，較高階諧波可由PLL產生且包含於其輸出中，此可干擾內部時脈信號且可導致接收系統參考時脈信號之各種組件(諸如一影像感測器)具有眾多突波(sub-spur)。為減少或消除EMI，可需要一系統創建器/積分器包含額外系統級硬體以屏蔽輸入至接收裝置(諸如影像感測器)之系統參考時脈信號。額外硬體將很可能消耗額外空間且增加成本。因此，PLL產生之系統參考時脈信號在由於所省略之晶體而可能節省某些系統空間之同時可將不想要之雜訊添加至系統。 此一問題之一個可能解決方案可為將PLL產生之參考時脈信號全部一起省略或至少阻止影像感測器接收PLL產生之參考系統時脈信號。在其位置中，由系統控制器提供之一不相關信號可用於校準影像感測器之一內部振盪器，該內部振盪器可提供用於影像感測器之一內部參考時脈信號。舉例而言，諸如積體電路間(I2C)協定信號之經定址串列匯流排信號(資料及時脈/時序信號)可用於校準影像感測器之內部振盪器，該內部振盪器可然後在不具有恆定回饋之情況下提供一內部參考時脈信號。因此，影像感測器之內部振盪器可在不經歷來自PLL產生之參考系統時脈信號之不想要之雜訊及EMI (由於影像感測器將不接收PLL產生之參考系統時脈信號)之情況下以一所要頻率操作，該所要頻率可不同於經定址串列匯流排信號頻率。簡言之，影像感測器可不自一主機控制器接收一參考系統時脈信號，且諸如I2C信號之串列匯流排信號可用於校準一影像感測器內部振盪器之一頻率。 圖1係根據本發明之一實施例之一系統100。實例性系統可包含可攜式電話、數位相機、可攜式電腦及諸如此類。一般而言，實例性計算系統可包含經由一經定址串列匯流排與周邊裝置進行通信之一控制器，例如系統單晶片(SoC)、處理核心等。一實例性周邊裝置可為一影像感測器。舉例而言，控制器可控制系統100之總體操作。在某些實施例中，經定址串列匯流排可為I2C協定，該I2C協定包含用於一或多個主裝置與一或多個從裝置之間的通信及定址之單獨資料及時脈信號。一類似協定可為SMBus (系統管理匯流排)。儘管對本發明之論述之至少一部分可基於I2C協定，但I2C協定不應被視為限制性的且預期其他經定址串列匯流排介面協定。 系統100之所圖解說明實施例包含經由一串列匯流排108耦合至一影像感測器104之一控制器102。控制器102及影像感測器104可經由串列匯流排108彼此進行通信。在某些實施例中，控制器102可被視為主裝置且影像感測器104可被視為一從裝置。儘管系統100僅經展示以包含控制器102及影像感測器104，但系統100可另外包含可全部耦合至串列匯流排108且經由串列匯流排108定址之各種其他周邊組件，諸如固態儲存驅動器、監測器及感測器(僅舉幾個例子)。 控制器102可為系統100之一中央處理單元及主要控制器。一般而言，控制器102可在操作期間控制影像感測器104之某些態樣。舉例而言，控制器102可在系統100之開啟電源及初始化時將控制命令提供至影像感測器104且將韌體載入至影像感測器104上。舉例而言，控制器102可為一SoC、一或多個中央處理單元、一或多個微控制器及諸如此類。然而，應注意，控制器102之類型係本發明之一非限制性態樣。一般而言，控制器102可經由串列匯流排108將資訊提供至影像感測器104。舉例而言，可包含命令及韌體(舉例而言)之資訊可提示影像感測器104擷取影像，且可進一步包含關於系統100及/或串列匯流排108之操作之操作資訊。舉例而言，控制器102可將串列匯流排108時脈信號可在操作中之一頻率通知給影像感測器104。 串列匯流排108可包含至少兩個匯流排線：一串列資料線(DATA) 110及一串列時脈線(CLOCK) 112。DATA線110可用於提供資料，而CLOCK線112可提供一相關聯串列匯流排時脈信號。串列匯流排108可為一經定址串列匯流排，諸如I2C或SMBus，且可用於將命令及資訊提供至影像感測器104且可進一步用於對耦合至串列匯流排108之組件進行定址。進一步地，在其中串列匯流排108為一I2C匯流排之實施例中，DATA線110可為一I2C串列資料線SDA且CLOCK線112可為一I2C串列時脈線SCL，如此項技術中已知。如熟習此項技術者將理解，經由DATA線110提供之命令可由接收裝置基於經由CLOCK線112提供之串列匯流排時脈信號之循環而獲取。串列匯流排時脈信號可為向一接收裝置指示其何時經定址及DATA線110上之資料何時有效之一時序信號。一般而言，經由CLOCK線112提供之串列匯流排時脈信號或時序信號可不與一系統參考時脈信號相同。舉例而言，一系統參考時脈信號可以比串列匯流排時脈信號高得多之一頻率操作。應注意，影像感測器104可不自控制器102接收一系統參考時脈信號。 如所述，DATA線110將資料信號提供至影像感測器104，而CLOCK線112提供一串列匯流排時脈或時序信號。如熟習此項技術者所理解，資料與時脈信號之組合可對影像感測器104進行定址，且進一步基於DATA線110及CLOCK線112兩者上之信號之相對高及低邏輯位準而通知影像感測器104將何時讀取資料(下文將對其進行更詳細地論述)。一般而言，控制器102可在可稱為一存取叢發之內容中提供資料，該存取叢發可為形成一或多個資料位元組之位元之一串形序列。每一存取叢發可包含四個或多於四個累加循環。舉例而言，一累加循環可包含一資料位元組。一般而言，DATA線110及CLOCK線112上之一特定信號序列可指示一存取叢發之一開始，該開始可後續接著由一應答/無應答回覆傳輸旗標分開之四個累加循環。在四個累加循環結束時，接收到由DATA線110及CLOCK線112上之信號之一特定組合指示之一停止指示符。 影像感測器104可回應於所接收影像光而光電產生影像，該等影像可基於由控制器102發送之命令(舉例而言)而出現。該等影像可經由串列匯流排108提供至控制器102及/或系統100之其他周邊裝置。實例性影像感測器可包含互補式金氧半(CMOS)影像感測器、電荷耦合裝置(CCD)及諸如此類。影像感測器104之所圖解說明實施例包含一匯流排介面114及一本機振盪器(LO) 106。 匯流排介面114可經耦合以與串列匯流排108介接，且可為影像感測器104之諸多通信介面中之一者。在某些實施例中，舉例而言，匯流排介面114可包含接收器、傳輸器及實體層電路以用於獲取且解譯經由串列匯流排108接收之信號。匯流排介面114可連同在CLOCK線112上接收之串列匯流排時脈信號將DATA線110上之資料轉換成命令。舉例而言，然後可由影像感測器104執行命令。儘管匯流排介面114經展示為影像感測器104之一單獨功能區塊，但繪示係為了便於論述且匯流排介面114可一般而言與影像感測器104之其他電路包含或組合在一起。 在某些實施例中，匯流排介面114可經耦合以將關於串列匯流排時脈信號之資訊提供至LO 106。另外，在某些實施例中，匯流排介面114亦可將串列匯流排時脈信號提供至LO 106。在某些實施例中，匯流排介面114可特定於各種經定址串列匯流排協定，例如I2C及SMBus。舉例而言，匯流排介面114可為經耦合以接收SDA及SCL I2C信號之一I2C匯流排介面。 LO 106可產生用於影像感測器104之一內部參考時脈信號。該內部參考時脈信號可由LO 106基於在CLOCK線112上提供之串列匯流排時脈信號而校準。在某些實施例中，CLOCK線112上之串列匯流排時脈信號可用於在系統100之開啟電源及初始化期間校準LO 106之內部參考時脈。週期性地，內部參考時脈可經重新校準，但一旦開啟電源及初始化結束便可一般在不具有恆定回饋之情況下操作。在某些實施例中，LO 106可至少包含一校準電路、一振盪器及一時脈分頻器電路。 在操作中，控制器102可在系統100之開啟電源及初始化時將命令及韌體提供至影像感測器104。在某些實施例中，控制器102可首先將CLOCK線112上之串列匯流排時脈信號可進行操作之時脈速率(例如，其操作頻率)通知給影像感測器104。舉例而言，串列匯流排時脈信號操作之時脈速率可介於自400 KHz至1 MHz之範圍內。在某些實施例中，串列匯流排時脈信號之速率可為400 KHz。時脈速率可經由DATA線110提供為一八位元組字組，其可為0000以指示400 KHz且可為FFFF以指示1 MHz (舉例而言)。中間之頻率可由其他十六進制值指示。時脈頻率指示符資料可由影像感測器104儲存，且可用於校準LO 106。舉例而言，時脈頻率指示符可儲存於與匯流排介面114及/或LO 106相關聯之一暫存器中。時脈頻率指示符將CLOCK線112上之串列匯流排時脈信號之頻率通知給影像感測器，該串列匯流排時脈信號可用於校準產生影像感測器104之內部參考時脈信號之LO 106之一振盪器之一操作頻率。 在接收到時脈頻率指示符之某一時間，控制器102可將複數個存取叢發提供至影像感測器102。複數個存取叢發可包含用於影像感測器104之額外操作命令及韌體。在某些實施例中，額外命令及韌體可在大約200個存取叢發中提供。其中每一存取叢發包含四個或多於四個累加循環，亦即，大致800個累加循環由影像感測器104在開啟電源及初始化期間接收。儘管匯流排介面114可接收存取叢發，但LO 106可經耦合以接收CLOCK線112使得其可監測CLOCK線112上之串列匯流排時脈信號之循環。藉由監測串列匯流排時脈信號或更確切地說串列匯流排時脈信號在每一存取叢發期間之循環，LO 106可能夠校準一內部振盪器電路。 在校準程序期間，LO 106可對在複數個存取叢發中之一存取叢發或每一存取叢發期間出現在CLOCK線112上之串列匯流排時脈信號之一循環數目進行計數。另外，LO 106亦可對在同一存取叢發期間出現之內部參考時脈信號之一循環數目進行計數。藉由將在一存取叢發期間以一已知頻率出現之串列匯流排信號之循環數目與在同一存取叢發期間出現之內部參考時脈信號之經計數循環數目進行比較，LO 106可能夠判定其內部振盪器之一有效頻率且作為回應而提供回饋。可呈一校準碼之形式之回饋可對LO 106之內部振盪器之頻率進行加減調整以便實現一所要操作頻率。在某些實施例中，所要操作頻率可為大約24 MHz或更高。可在存取叢發之後提供校準碼，然後可針對下一存取叢發重複該程序。校準程序可發生在於開啟電源及初始化期間接收之大約200個存取叢發中之每一者內，此可引起LO 106之內部振盪器合意地經校準從而以所要頻率提供一內部參考時脈信號。在開啟電源及初始化之後，LO 106之內部振盪器可在不具有恆定回饋之情況下將內部參考時脈信號提供至影像感測器104。 圖2圖解說明根據本發明之一實施例之一影像感測器204之一項實例。影像感測器204包含像素陣列205、控制電路221、讀出電路211、功能邏輯215、匯流排介面214及本機振盪器(LO) 206。在一項實例中，像素陣列205係光電二極體或影像感測器像素(例如，像素P1、P2…、Pn)之一個二維(2D)陣列。如所圖解說明，光電二極體被配置成若干列(例如，列R1至Ry)及若干行(例如，行C1至Cx)以獲取一人、地點、物件等之影像資料，該影像資料然後可用於再現該人、地點、物件等之一2D影像。然而，光電二極體不必配置成若干列及若干行且可採取其他組態。 在一項實例中，在像素陣列205中之每一影像感測器光電二極體/像素已獲取其影像資料或影像電荷之後，該影像資料由讀出電路211讀出並然後被傳送至功能邏輯215。讀出電路211可經耦合以自像素陣列205中之複數個光電二極體讀出影像資料。在各種實例中，讀出電路211可包含放大電路、類比轉數位(ADC)轉換電路或其他電路。功能邏輯215可僅僅儲存該影像資料或甚至藉由應用後影像效應(例如，裁剪、旋轉、移除紅眼、調整亮度、調整對比度或其他)來操縱該影像資料。在一項實例中，讀出電路211可沿著讀出行線一次讀出一列影像資料(所圖解說明)或可使用各種其他技術(未圖解說明)讀出該影像資料，例如一串列讀出或同時對所有像素之一全並列讀出。 在一項實例中，控制電路221耦合至像素陣列205以控制像素陣列205中之複數個光電二極體之操作。舉例而言，控制電路221可產生用於控制影像獲取之一快門信號。在一項實例中，該快門信號係用於同時啟用像素陣列205內之所有像素以在一單個獲取窗期間同時擷取其各別影像資料之一全域快門信號。在另一實例中，該快門信號係一滾動快門信號使得在連續獲取窗期間順序地啟用像素之每一列、行或群組。在另一實例中，影像獲取與諸如一閃光燈等照明效果同步。 在一項實例中，匯流排介面214可經耦合以經由串列資料線(DATA) 210及串列時脈線(CLOCK) 212接收串列匯流排信號，諸如串列資料及時脈信號。DATA線210與CLOCK線212可共同形成一經定址串列匯流排，諸如串列匯流排線108。在某些實施例中，串列匯流排線可為I2C匯流排線。在DATA線210及CLOCK線212上接收之信號可由諸如控制器102之一控制器提供。舉例而言，經由匯流排線接收之信號可將命令及韌體提供給影像感測器204。DATA 210及CLOCK 212匯流排線可為分別提供串列資料信號及一相關聯參考時脈信號之串列匯流排線。在CLOCK線212上提供之參考時脈信號可習用地用於針對在DATA線210上提供之資料信號之恰當獲取提供時序信號。信號中之至少某些信號(諸如CLOCK線212上之串列匯流排時脈信號)可由影像感測器204使用以校準一內部參考時脈信號之一時脈頻率。 LO 206可產生內部參考時脈信號且將該內部參考時脈信號提供至影像感測器204之各種其他功能區塊，諸如控制電路221、功能邏輯215及讀出電路211以及未展示之影像感測器204之其他區域。舉例而言，控制電路221及讀出電路211可使分別全域快門命令及讀出命令之執行以所接收時脈信號為基礎。在某些實施例中，LO 206可基於CLOCK線212上之時脈信號而校準內部參考時脈信號。 LO 206可包含一致工作以校準可由一內部振盪器產生之內部參考時脈之各種電路，舉例而言，諸如一PLL電路。可藉由匯流排介面214給LO 206提供一串列匯流排時脈頻率指示符。另外，LO 206可經耦合以自CLOCK線212接收串列匯流排時脈信號。LO 206可基於串列匯流排時脈信號之已知頻率而監測串列匯流排時脈信號且將串列匯流排時脈信號之一循環數目與內部參考時脈信號之一循環數目進行比較以判定內部參考時脈信號之一當前有效時脈速率。作為回應，內部參考時脈信號可經調整以變得更接近於一所要時脈速率。一實例性所要時脈速率可為24 MHz。可在複數個存取叢發中之每一存取叢發之後調整內部參考時脈信號。在某些實施例中，可存在由影像感測器204在開啟電源及初始化期間接收之200個存取叢發。如上所述之一存取叢發可為一資料叢發，該資料叢發可包含分解成每累加循環8個位元之四個累加循環之命令及韌體。 一旦已校準LO 206，LO 206便可開始給影像感測器204之其他區塊提供內部參考時脈信號。另外，LO 206可在不接收恆定回饋之情況下提供內部參考時脈信號。 在某些實施例中，LO 206及匯流排介面214可包含於控制電路221中。將LO 206及匯流排介面214繪示為與控制電路221分開係為了便於論述且在任一態樣中不應被視為限制性的。 在一項實例中，影像感測器204可包含於可為系統100之實例之一數位相機、行動電話、膝上型電腦或諸如此類中。另外，影像感測器204可耦合至其他件硬體，諸如一處理器(一般用途或其他)、儲存器元件、輸出(USB埠、無線傳輸器、HDMI埠等)、照明/快閃、電輸入(鍵盤、觸控顯示器、軌跡墊、滑鼠、麥克風等)及/或顯示器。其他件硬體可將指令遞送至影像感測器204，自影像感測器204提取影像資料，或操縱由影像感測器204供應之影像資料。 圖3係根據本發明之一實施例之一影像感測器304之至少一部分之一方塊圖。影像感測器304可為影像感測器104及204之一實例。影像感測器304之所圖解說明實施例包含一本機振盪器(LO) 306以及一匯流排介面314之至少一部分。由匯流排介面314經由串列匯流排線DATA及CLOCK接收之串列匯流排信號可至少用於校準LO 306之一振盪器。可結合圖4及/或圖5闡述影像感測器304之操作。 匯流排介面314之所圖解說明實施例經展示以包含一串列匯流排解碼器330及一比較參考暫存器332。串列匯流排解碼器330可包含電路及功能區域以獲取在DATA及CLOCK匯流排線上接收之信號。舉例而言，命令可提供於DATA匯流排線上且一相關聯串列匯流排時脈信號可提供於CLOCK匯流排線上。進一步地，串列匯流排解碼器電路330可經由DATA及CLOCK線傳輸信號。舉例而言，信號可自諸如控制器102之一控制器接收，且被提供至控制器。匯流排介面314可經耦合以將一串列匯流排時脈頻率指示符提供至LO 306。舉例而言，串列匯流排解碼器電路330可經耦合以將I2C頻率指示符提供至比較參考暫存器332，比較參考暫存器332可儲存I2C頻率指示符且將該I2C頻率指示符提供至LO 306。儘管包含串列匯流排解碼器330及比較參考暫存器332之匯流排介面314經論述為影像感測器304之一單獨組件，但形成匯流排介面314及串列匯流排解碼器330之電路可為影像感測器204之一部分且包含於影像感測器204之一或多個其他功能區塊(諸如控制電路221)中。 在某些實施例中，匯流排介面314可為一I2C匯流排介面。在此一實施例中，DATA及CLOCK匯流排線可為經耦合以分別傳輸串列資料及串列時脈信號之I2C SDA及SCL匯流排線。一般而言，DATA及CLOCK匯流排線可形成耦合至其所耦合之兩個位址組件以提供命令/資訊/資料之一對經定址串列匯流排線。可為一八位元組暫存器之比較參考暫存器332可經耦合以自串列匯流排解碼器330接收時脈頻率指示符。舉例而言，比較參考暫存器332可儲存時脈頻率指示符且將該時脈頻率指示符提供至數位校準電路334。 LO 306之所圖解說明實施例包含一數位校準電路334、一內部調整暫存器335、一振盪器電路336及一時脈分頻器電路338。數位校準電路334可經耦合以自比較參考暫存器332接收時脈頻率指示符，自串列匯流排解碼器330接收一ENABLE信號，且進一步經耦合以接收CLOCK線上之串列匯流排時脈信號。數位校準電路334可另外經耦合以自振盪器電路336接收一內部參考時脈信號INT CLK。下文將詳細論述校準電路之詳細操作。一般而言，數位校準電路334可判定每一存取叢發內之計數之時間訊框，舉例而言如由I2C規範所規定。在此計數週期期間，數位校準電路334可判定在相同累加循環中之每一者期間出現之內部參考時脈信號之一循環數目。由於數位校準電路334知曉串列匯流排時脈信號之頻率，因此數位校準電路334可基於在累加循環期間出現之循環數目而判定內部參考時脈信號INT CLK之一有效頻率。 基於內部參考時脈信號INT CLK之所判定有效頻率，數位校準電路334可判定一所要時脈頻率與有效時脈頻率之間的一差。數位校準電路334然後可經由內部調整暫存器335將一校準碼提供至振盪器電路336。內部調整暫存器335可另外儲存校準碼。校準碼可致使振盪器電路334調整內部參考時脈信號之頻率以減小或消除該差，使得在容許臨限值內獲得所要頻率。 振盪器電路336可經耦合以提供內部時脈參考信號INT CLK，且進一步經耦合以自內部調整暫存器335接收校準碼。振盪器電路336可為如此項技術中已知之一可程式化振盪器電路，諸如一電壓控制振盪器、一數位控制振盪器及諸如此類。在某些實施例中，振盪器電路336可與溫度補償一起使用一CMOS鬆弛技術，且可進一步包含數位頻率修整以覆蓋兩倍到三倍之頻率範圍。在某些實施例中，振盪器電路336可以24 MHz合意地產生INT CLK。在某些實施例中，振盪器電路336可以高於24 MHz之頻率產生INT CLK。 時脈分頻器電路338可經耦合以接收內部參考時脈信號，且可能夠調整內部參考時脈信號之頻率。舉例而言，時脈分頻器電路338可能夠將內部參考時脈信號之頻率半分或四等分。在某些實施例中，時脈分頻器電路338可為可程式化的。儘管時脈分頻器電路338與LO 306一起經展示，但在某些實施例中，時脈分頻器電路338可為LO 306之一選用組件。 圖4係根據本發明之一實施例之一實例性時序圖400。時序圖400展示對由影像感測器304 (舉例而言)接收且由影像感測器304在內部產生之各種信號之改變。時序圖一般可展示在由影像感測器304接收之一單個存取叢發期間之信號及在其結束時產生一新校準碼。 時序圖400之所圖解說明實施例包含內部參考時脈信號INT CLK、DATA線上之命令/資料信號、CLOCK線上之串列匯流排時脈時序信號、ENABLE信號、一存取叢發之四個累加循環及校準碼。四個累加循環中之每一者亦可稱為校準循環。存取叢發由四個累加循環及調解應答/無應答ACK/NACK信號形成。根據I2C規範(舉例而言)，每一累加循環可包含高達八個位元或更多資料，使得每一存取叢發包含四個位元組或更多資料。 影像感測器304可包含於諸如系統100之一主機系統中，且可在開啟電源及初始化時接收時序圖400中所展示之存取叢發。DATA及CLOCK上之信號可由諸如控制器102之一主機控制器提供。最初，匯流排線DATA及CLOCK上之信號可皆處於一高邏輯位準。然而，為指示一存取叢發之一開始，DATA上之信號可轉變至一低邏輯位準，而CLOCK上之信號保持處於高邏輯位準。存取叢發之開始之指示可由串列匯流排解碼器330識別，串列匯流排解碼器330可作為回應而將ENABLE信號提供至數位校準電路334。一旦啟用數位校準電路334，校準電路334便開始且繼續校準振盪器電路336之頻率直至獲得一目標解析度為止。進一步地，在開啟電源及初始化時，一初始或預設校準碼可載入至振盪器電路336中，振盪器電路336可回應於此而提供INT CLK信號。舉例而言，預設校準碼可儲存於內部調整暫存器335中。 在累加1期間，數位校準電路334可對在獲取位元1至8期間出現之串列匯流排時脈信號之循環數目進行計數。位元9，ACK/NAK信號可不包含於校準程序中。另外，在累加1期間，校準電路334亦可對與串列匯流排時脈之轉變邊緣對準之INT CLK信號之循環數目進行計數。數位校準電路334可在累加1結束時儲存INT CLK信號之循環數目。校準電路334可在後續累加2、3及4中之每一者期間以相同方式對INT CLK之循環進行計數。在累加4之後，當DATA線上之信號轉變至高邏輯位準之後不久CLOCK線上之信號轉變至高邏輯位準時，串列匯流排解碼器330可檢測到存取叢發之一結束。作為回應，數位核心電路330可將ENABLE信號解除確證。 在已完成四個累加循環之後，校準電路334可基於一特定演算法而計算INT CLK信號之有效頻率/週期以減少抖動。一個非限制性技術可基於求平均值。更具體而言，由於數位校準電路334依據時脈頻率指示符知曉串列匯流排時脈信號之頻率(Fs)且其亦根據I2C規範知曉已在每一存取叢發內經計數之串列匯流排時脈之循環數目(Ns)，因此數位校準電路334可能夠基於Fs*(Ni/Ns)而判定INT CLK信號之一有效頻率，其中Ni係在存取叢發期間經計數之INT CLK之總循環數目。 數位校準電路334可判定INT CLK信號之有效頻率與INT CLK信號之一所要頻率之間的一差。在某些實施例中，INT CLK信號之所要頻率可為24 MHz。繼而，數位校準電路334可產生一新校準碼且經由內部調整暫存器335將該新校準碼提供至振盪器電路336。校準碼可致使振盪器電路336對INT CLK信號之產生之頻率進行加減調整，以便減少或消除所要頻率與有效頻率之間的差。因此，振盪器電路336可然後以經調整頻率提供INT CLK信號。 隨後，串列匯流排解碼器330可檢測另一存取叢發之開始，且可再次執行校準程序從而產生另一新校準碼。儘管第一新校準碼不可完全將有效頻率與所要頻率之間的差歸零，但該差可在複數個存取叢發之後變得越來越小。最終，該差可為可忽略不計的或在一規定公差內，使得可不產生新校準碼。彼時，INT CLK信號可經由時脈分頻器電路338來提供。 圖5係根據本發明之一實施例之用於基於一串列匯流排時脈信號而校準一影像感測器之一本機振盪器之一程序500。舉例而言，程序500可由系統100、影像感測器204及/或影像感測器304實施。程序500可至少發生在一主機系統之開啟電源及初始化期間以將一影像感測器之一內部參考時脈校準到一所要頻率。在校準之後，諸如影像感測器304之振盪器電路336之內部參考時脈可繼續在不接收恆定回饋之情況下提供一內部參考時脈信號。然而，週期性地，可執行程序500以維持內部參考時脈信號之所要頻率。一般而言，內部參考時脈之校準可基於一非系統參考時脈信號，且可替代地基於習用地用於獲取串列匯流排上之資料信號之一不相關串列匯流排時脈信號。另外，串列匯流排時脈信號可以比一系統參考時脈信號低得多之一頻率及內部參考時脈信號之一所要頻率操作。 程序500可在程序方塊502處開始，程序方塊502包含經由一串列匯流排接收一時脈頻率指示符。舉例而言，控制器102可經由串列匯流排108 (其可為一I2C匯流排)將時脈頻率指示符信號提供至影像感測器104。在某些實施例中，時脈頻率指示符可為指示400 KHz之一八位元組字組。 程序方塊502可後續接著程序方塊504，程序方塊504可包含經由串列匯流排接收一存取叢發。舉例而言，控制器102可將圖4之存取叢發提供至影像感測器104。該存取叢發可包含四個或多於四個累加循環，該等累加循環可各自包含8個資料位元。如所論述，串列匯流排時脈信號(諸如上文所論述之CLOCK信號)之循環可用於校準影像感測器之內部參考時脈之一時脈速率。 程序方塊504可後續接著程序方塊506及方塊508，程序方塊506及方塊508包含對一CLOCK匯流排線上之串列匯流排時脈信號之一循環數目進行計數及對內部時脈信號INT CLK之一循環數目進行計數。程序方塊506及508兩者皆發生在所接收存取叢發之累加循環期間。舉例而言，諸如校準電路334之一校準電路可對在一存取叢發之累加循環期間出現之串列匯流排時脈信號之循環數目及內部時脈信號INT CLK之時脈循環數目進行計數。在某些實施例中，校準電路可在存取叢發結束時對在累加循環中之每一者期間出現之INT CLK信號之循環數目求平均值。 程序方塊506及508可後續接著程序方塊510，程序方塊510計算內部時脈信號INT CLK之有效頻率。由於串列匯流排時脈信號之頻率(Fs)係已知的且儲存於比較參考暫存器332中，且亦基於來自方塊508之內部時脈之循環數目(Ni)而自方塊506知曉已經計數之串列匯流排時脈之循環數目(Ns)，因此可計算出INT CLK信號之有效頻率。一種方式係使用Fs*(Ni/Ns)進行簡單之求平均。可替代地應用其他數位演算法以進行數位濾波以便減少抖動影響。 程序方塊510可後續接著程序方塊512，程序方塊512包含基於內部參考時脈之有效頻率與一所要頻率之間的一差而產生一校準碼。校準碼可經組態以藉由相應地調整振盪器電路而將彼差歸零。可應用特定演算法以用於快速收斂，且避免廣泛過衝及/或下衝。舉例而言，數位校準電路334可判定振盪器電路抵消該差可需要之一改變量，該改變量可轉化成一校準碼。該校準碼可將增加還是降低振盪速率以減少或消除該差通知給振盪器電路。若此差Δf低於一預設定臨限值(其可基於頻率可偏離一所要頻率之一容許百分比)，則校準碼可停止更新且一校準完成信號致使數位校準電路336終止校準。如此，校準程序500可停止。 然而，若頻率差大於預設定臨限值，則一新校準碼可如所論述而產生且新校準碼可提供至振盪電路336，振盪電路336可調整內部參考時脈之其產生速率。程序(至少程序方塊504至512)可針對複數個存取叢發而重複直至收斂為止。在某些實施例中，可在200個存取叢發內完成此操作。 程序方塊500中之某些或所有程序方塊出現之次序不應被視為限制性的。而是，受益於本發明之熟習此項技術者將理解，可以未圖解說明之各種次序或甚至並並行地執行程序方塊中之某些程序方塊。 包含發明摘要中所闡述內容之本發明之所圖解說明實例之以上說明並非意欲為窮盡性的或將本發明限制於所揭示之精確形式。儘管出於說明性目的而在本文中闡述了本發明之特定實例，但如熟習此項技術者將認識到，可在本發明之範疇內做出各種修改。 可鑒於以上詳細說明對本發明做出此等修改。隨附申請專利範圍中所使用之術語不應理解為將本發明限制於本說明書中所揭示之特定實例。而是，本發明之範疇將完全由隨附申請專利範圍來判定，申請專利範圍將根據所創建之請求項解釋原則來加以理解。

100‧‧‧系統

102‧‧‧控制器

104‧‧‧影像感測器

106‧‧‧本機振盪器

108‧‧‧串列匯流排

110‧‧‧串列資料線

112‧‧‧串列時脈線

114‧‧‧匯流排介面

204‧‧‧影像感測器

205‧‧‧像素陣列

206‧‧‧本機振盪器

210‧‧‧串列資料線

211‧‧‧讀出電路

212‧‧‧串列時脈線

214‧‧‧匯流排介面

215‧‧‧功能邏輯

221‧‧‧控制電路

304‧‧‧影像感測器

306‧‧‧本機振盪器

314‧‧‧匯流排介面

330‧‧‧串列匯流排解碼器/串列匯流排解碼器電路/數位核心電路

332‧‧‧比較參考暫存器

334‧‧‧數位校準電路/校準電路

335‧‧‧內部調整暫存器

336‧‧‧振盪器電路/振盪電路

338‧‧‧時脈分頻器電路

400‧‧‧時序圖

C1-Cx‧‧‧行

CLOCK‧‧‧串列時脈線/信號

DATA‧‧‧串列資料線

ENABLE‧‧‧信號

INT CLK‧‧‧內部參考時脈信號/內部時脈參考信號/信號/內部時脈信號

P1-Pn‧‧‧像素

R1-Ry‧‧‧列

參考以下各圖闡述本發明之非限制性及非窮盡性實例，其中除非另有規定，否則相似參考編號貫穿各個視圖指代相似部件。 圖1係根據本發明之一實施例之一系統。 圖2圖解說明根據本發明之一實施例之一影像感測器之一項實例。 圖3係根據本發明之一實施例之一影像感測器之至少一部分之一方塊圖。 圖4係根據本發明之一實施例之一實例性時序圖。 圖5係根據本發明之一實施例之用於基於一串列匯流排時脈信號而校準一影像感測器之一本機振盪器之一程序。 貫穿圖式之數個視圖，對應元件符號指示對應組件。熟習此項技術者將瞭解，圖中之元件係為簡單及清晰起見而圖解說明的，且未必按比例繪製。舉例而言，為幫助改良對本發明之各種實施例之理解，各圖中之元件中之某些元件之尺寸可能相對於其他元件被放大。而且，通常不繪示商業上可行之實施例中有用或必需之常見而被熟知之元件以便促進對本發明之此等各種實施例之一較不受阻礙之觀看。

Claims (19)

1. 一種系統，其包括：一串列匯流排，其包含第一匯流排線及第二匯流排線；一控制器，其經耦合以經由(over)該串列匯流排提供一存取叢發(access burst)，該存取叢發包含複數個資料信號及一相關聯時脈信號，其中該複數個資料信號提供於該第一匯流排線上且該相關聯時脈信號提供於該第二匯流排線上，且其中該相關聯時脈信號係為用於獲取該複數個資料信號之位元之一時序信號；及一影像感測器，其經耦合以經由該串列匯流排接收該複數個資料信號及該相關聯時脈信號，該影像感測器進一步經耦合以校準(calibrate)一內部時脈信號，以回應於在該存取叢發期間出現之該內部時脈信號之循環數目與在該存取叢發期間出現之該相關聯時脈信號之循環數目之一比較，其中該相關聯時脈信號以一第一頻率進行循環且該內部時脈信號以不同於該第一頻率之一第二頻率進行循環。
2. 如請求項1之影像系統，其中該控制器進一步經耦合以提供指示該相關聯時脈信號之一時脈速率之一時脈信號指示符，且其中該影像感測器回應於該時脈信號指示符及在該存取叢發期間出現之該內部時脈信號之該循環數目與在該存取叢發期間出現之該相關聯時脈信號之該循環數目之該比較而判定該內部時脈信號之一有效頻率。
3. 如請求項1之影像系統，其中該影像感測器進一步包含耦合至該串列匯流排之一串列匯流排介面。
4. 如請求項1之影像系統，其中該影像感測器進一步包含一本機振盪器，該本機振盪器經耦合以接收該相關聯時脈信號且進一步經耦合以自該影像感測器之一串列匯流排介面接收一時脈信號指示符，該時脈信號指示符指示該相關聯時脈信號之一時脈速率。
5. 如請求項4之影像系統，其中該本機振盪器包含：一暫存器，其經耦合以接收該時脈信號指示符；一振盪器電路，其經耦合以提供該內部時脈信號；及一校準電路，其經耦合以接收：來自該暫存器之該時脈信號指示符，來自該串列匯流排介面之一啟用信號，來自該振盪器電路之該內部時脈信號，及該相關聯時脈信號，其中該校準電路經耦合以將回饋提供至該振盪器電路以回應於在該存取叢發期間出現之該內部時脈信號之該循環數目與在該存取叢發期間出現之該相關聯時脈信號之該循環數目之該比較而調整該內部時脈信號之一時脈速率。
6. 如請求項5之影像系統，其中該本機振盪器進一步包含經耦合以接收該內部時脈信號之一時脈分頻器電路。
7. 如請求項1之影像系統，其中該串列匯流排係積體電路間串列匯流排。
8. 一種用以基於一不相關(unrelated)時脈信號而校準一內部參考時脈信號之方法，該方法包括：以一影像感測器經由耦合至該影像感測器之一積體電路間(inter-integrated)匯流排接收一存取叢發，其中該存取叢發包含複數個累加循環及一相關聯時脈信號，該相關聯時脈信號提供用於獲取該複數個累加循環中之每一者所包含之資料之時序(timing)資訊；比較在該複數個累加循環期間出現之該相關聯時脈信號之循環數目與在該複數個累加循環期間出現之該內部參考時脈信號之循環數目；基於該比較而判定該內部參考時脈信號之一有效頻率；及以一校準電路基於該有效頻率與該內部參考時脈信號之一目標頻率之間的一差而產生一校準碼。
9. 如請求項8之方法，其中基於該比較而判定該內部參考時脈信號之一有效頻率係進一步基於指示該相關聯時脈信號之一時脈頻率之一時脈頻率指示符。
10. 如請求項8之方法，其進一步包括接收指示該相關聯時脈信號之一時脈頻率之一時脈頻率指示符。
11. 如請求項8之方法，其進一步包括：對在該複數個累加循環中之每一者期間出現之該相關聯時脈信號之該循環數目進行計數；及對在該複數個累加循環中之每一者期間出現之一內部參考時脈信號之該循環數目進行計數。
12. 如請求項8之方法，其進一步包括將該校準碼提供至產生該內部參考時脈信號之一振盪器電路。
13. 如請求項8之方法，其中接收一存取叢發包括接收複數個存取叢發，且其中在該複數個存取叢發中之每一者之後產生一新校準碼。
14. 一種影像感測器，其包括：一串列匯流排介面，其耦合至一串列匯流排；一振盪器電路，其經耦合以提供一內部參考時脈信號；及一校準電路，其耦合至該串列(serial)匯流排介面，該校準電路經耦合以接收：來自該串列匯流排之一串列匯流排時脈信號，來自該振盪器電路之一內部時脈信號，及來自該串列匯流排介面之一串列匯流排時脈信號頻率指示符，其中該校準電路經耦合以判定該內部時脈信號之一有效頻率，以回應於在接收一存取叢發期間出現之該串列匯流排時脈信號之一循環數目與該內部時脈信號之一循環數目之一比較，且其中該校準電路經耦合以回應於該內部時脈信號之該有效頻率與該內部時脈信號之一目標頻率之間的一差而將一校準碼提供至該振盪器電路。
15. 如請求項14之影像感測器，其中該校準電路進一步經耦合以對在該存取叢發期間出現之該串列匯流排時脈信號之一循環數目進行計數，且進一步經耦合以對在該同一存取叢發期間出現之該內部參考時脈信號之一循環數目進行計數。
16. 如請求項14之影像感測器，其中該振盪器電路係一數位控制式振盪器且經耦合以基於該校準碼而調整該內部參考時脈之一頻率。
17. 如請求項14之影像感測器，其進一步包括經耦合以自該串列匯流排介面接收一串列匯流排時脈頻率指示符之一暫存器，該串列匯流排時脈頻率指示符指示該串列匯流排時脈信號之一頻率，且其中該校準單元進一步經耦合以回應於串列匯流排時脈頻率指示符而判定該內部時脈信號之該有效頻率。
18. 如請求項14之影像感測器，其進一步包括經耦合以自該振盪器電路接收該內部參考時脈信號之一時脈分頻器電路。
19. 如請求項14之影像感測器，其中該串列匯流排係一積體電路間串列匯流排。